半導體盲孔的檢測方法
【專利摘要】本發(fā)明公開了一種半導體盲孔的檢測方法，包括提供具有導電區(qū)的半導體基底；形成多個暴露出所述導電區(qū)的盲孔，其中至少一個盲孔的底部區(qū)域具有電阻率大于導電區(qū)的高電阻層，且高電阻層和導電區(qū)間沒有歐姆接觸;在各個盲孔的側壁上形成一層阻檔層，其中阻檔層的電阻率大于導電區(qū)的電阻率;在多個盲孔內填入導電材料，且導電材料位在阻檔層上；進行一熱工藝，使導電材料和半導體基底間的部分區(qū)域形成歐姆接觸；及利用帶電射線照射填滿有導電材料的多個盲孔。
【專利說明】半導體盲孔的檢測方法【技術領域】
[0001]本發(fā)明涉及一種檢測方法，特別是涉及一種半導體盲孔的檢測方法。
【背景技術】
[0002]隨著芯片和封裝器件的不斷微縮及元件集成度的逐漸提升，封裝技術從最初的針腳插入式封裝、球柵陣列端子型封裝(Ball Grid Array, BGA)而發(fā)展到最新的三維封裝技術(3D Package)ο由于三維封裝可以提高互連線的密度、降低封裝尺寸(form factor),因此具有很好的應用前景。一般來說，在晶圓級(wafer-level)三維封裝技術中，是利用穿硅通孔(TSV, Through-Silicon-Via)當作芯片間的內連接路徑。由于各娃通孔垂直于芯片，所以各芯片能夠實現路徑最短和集成度最高的互連.并且能夠減少芯片面積、緩解互連延遲問題、并使邏輯電路的性能大大提高。
[0003]對于前通孔(via first)的硅通孔制作工藝，工藝通常包括盲孔的形成(viaformation)、盲孔的填充(via filling)、晶圓接合(wafer bonding)等等步驟。舉例來說，盲孔會先形成于芯片中，并被填充導電材料，然后再經過硅晶圓減薄(拋光)工藝，使盲孔的另一段被暴露出而成為一通孔。此通孔可以在之后的工藝中和另一芯片連接。為了判斷盲孔的深度和良率，一 般可以利用光學顯微鏡或電子束測試設備的電壓對比模式(electronbeam voltage contrast mode)等檢測設備來判斷。但是，當半導體盲孔的深寬比不斷提高，使其深度超過80微米(ym)時，光學顯微鏡就沒有辦法清楚觀察到盲孔底部。且由于各盲孔的底部都會電連接具有導電性的硅材料，因此也無法利用電子束測試設備的電壓對比模式準確分辨盲孔的深度和盲孔底部是否有殘渣存在。

【發(fā)明內容】

[0004]本發(fā)明提供了一種半導體盲孔的檢測方法，以解決現有技術的檢測缺陷。
[0005]為解決上述問題，本發(fā)明提供了一種一種半導體盲孔的檢測方法，包括提供一包括導電區(qū)的半導體基底；形成多個暴露出所述導電區(qū)的盲孔，其中至少一盲孔的底部區(qū)域具有電阻率大于導電區(qū)的高電阻層，且高電阻層和導電區(qū)間沒有歐姆接觸；于各個盲孔的側壁上形成一層阻檔層，其中阻檔層的電阻率大于導電區(qū)的電阻率；于多個盲孔內填入導電材料，且導電材料位在阻檔層上；進行一熱工藝，使導電材料和半導體基底間的部分區(qū)域形成歐姆接觸；及利用帶電射線照射填滿有導電材料的多個盲孔。
【專利附圖】

【附圖說明】
[0006]圖1是本發(fā)明半導體基底中具有多個盲孔的上視示意圖。
[0007]圖2是沿著圖1中切線2-2’的半導體基底剖面示意圖。
[0008]圖3是多個盲孔中填滿有導電物質的半導體基底剖面示意圖。
[0009]圖4是多個盲孔中填滿有導電物質的上視示意圖。
[0010]圖5是沿著圖4中切線5-5’的半導體基底剖面示意圖。[0011]圖6是類似沿著圖4中切線5-5’的半導體基底剖面示意圖。
[0012]其中，附圖標記說明如下:
[0013]I 半導體基底 10盲孔
[0014]IOa第一盲孔IOb第二盲孔
[0015]IOc第三盲孔IOd第四盲孔
[0016]12 絕緣層 16導電區(qū)
[0017]20 殘渣20a殘渣
[0018]20b殘渣 21熱處理工藝
[0019]30 導電材料 31電子束
[0020]40a接面40b接面
[0021]40c接面50 阻檔層
【具體實施方式】
[0022]雖然本發(fā)明以優(yōu)選實施例公開如下，然而其并非用來限定本發(fā)明，任何本領域的技術人員，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍以權利要求書所界定的為標準，為了不使本發(fā)明的精神難懂，部分公知結構和工藝步驟的細節(jié)將不在此揭露。
[0023]同樣地，附圖所表示為優(yōu)選實施例中的裝置示意圖，但并非用來限定裝置的尺寸，特別是，為使本發(fā)明可更清晰地呈現，部分元件的尺寸可能放大呈現在圖中。而且，多個優(yōu)選實施例中所公開相同的元件將標示相同或相似的符號，以使說明更容易且清晰。
[0024]請參照圖1及圖2，其中圖2是沿著圖1中切線2-2’的剖面示意圖。首先，如圖1，在一個半導體基底I內，例如硅基底或絕緣層上覆硅(silicon-on-1nsulator，SOI)基底形成多個盲孔10。其中，所述盲孔10的形成方式可以利用激光鉆孔(Laser Drilling),等離子體蝕刻或各種濕蝕刻(各向同性或各向異性蝕刻)技術，使得各盲孔10a，10b, 10c, IOd大體上均具有垂直的側壁，但不限于此。而半導體基底I除了是硅基底外，也可以包括其它具有導電性的半導體材料，例如包括I1-VI族、II1-V族、及IV族元素。在這邊需注意的是，本發(fā)明可以應用在硅通孔制作工藝的前通孔(via first)或后通孔(via last)制作工藝。對于前通孔制作工藝來說，半導體基底I上可以具有一層絕緣層12，例如蝕刻停止層或保護層，用來保護半導體基底I ;另一方面，對于后通孔(via last)制作工藝，絕緣層12可以是層間介電層(inter layer dielectric, ILD)或金屬層間介電層(inter metaldielectric, I MD),但不限于此。
[0025]由于各盲孔10a，10b, 10c, IOd的深度較佳會超過80微米(μ m)，因此其底部通常會位在半導體基底I內的導電區(qū)16內，使得所述導電區(qū)16被暴露出。其中，所述的導電區(qū)16具有N型或P型的導電型態(tài)，其可以占半導體基底I的一部份或全部，較佳來說，導電區(qū)16占半導體基底I的全部。在此情形下，由于盲孔10底部均位在導電區(qū)16內，所以若導電區(qū)16具有特定電位時，例如O電位，各盲孔10a，10b, 10c, IOd的底部也會具有所述電位。
[0026]仍如圖2所示。由于制作工藝的技術，盲孔10深度會隨著所存在的區(qū)域而改變，也就是說，各盲孔10a，10b, 10c, IOd底部的深度并非完全相同。舉例來說，第一盲孔10a，第二盲孔IOb和第三盲孔IOc均具有相同深度；第四盲孔IOd的深度則是淺于其它上述盲孔10a，10b, IOc0另外，因為在盲孔10制作過程中會有殘渣，例如高分子，介電材料或其它非導電物質，或缺陷，例如晶格缺陷區(qū)域，形成在盲孔10底部。舉例來說，殘渣20a會覆蓋住第三盲孔IOc的部分底部，而殘渣20b會覆蓋住第四盲孔IOd的全部底部。因此，這些在盲孔10底部的高電阻層20 (包括殘渣或缺陷)會降低后續(xù)制作工藝的良率。
[0027]為了檢測各盲孔10是否殘留有高電阻層20，例如殘渣，或者檢測各盲孔10的在半導體基底I內的深度，本發(fā)明采用電子束掃貓的方式，利用電子束31 (primary beam)轟擊各盲孔10和其鄰近區(qū)域，并檢測各盲孔10產生的二次電子數量或強度，或檢測各個盲孔10的電位。為了讓各盲孔10所產生的二次電子數量有明顯的差異，本發(fā)明的特點是在進行檢測前，先在各盲孔10內填入阻檔層及/或導電材料30后，再進行熱處理工藝，使得各盲孔10內的導電材料30直接接觸對應的導電區(qū)16并產生歐姆接觸。在下文中，會分別對盲孔10內只填入導電材料30及盲孔10內填入導電材料30和阻檔層的兩種優(yōu)選實施例加以描述。
[0028]第一優(yōu)詵實施例
[0029]在形成上述各盲孔10a，10b, 10c, IOd之后，接著會在各盲孔10內填入導電材料30，使得各盲孔10內的導電材料30直接接觸對應的導電區(qū)16。如圖3所示，圖3是多個盲孔中填滿有導電物質的半導體基底剖面示意圖。較佳來說，導電材料30的電阻率會小于導電區(qū)16的電阻率，其中，導電材料30可以包括鎢(W)、招(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、銀(Nb)、鉺(Er)、鑰(Mo)、鈷(Co)、鎳(Ni)、鉬(Pt)或其合金，但不限于此。在這邊要注意的是，若沒有進行適當的處理，此時導電材料30和半導體基底16間通常是肖特基接觸。為了增加之后檢測時各盲孔間的對比強度差異，本優(yōu)選實施例的特點是在填入導電材料30后，再進行一熱處理工藝，使得導電材料30和半導體基底16間具有歐姆接觸的接面。仍如圖3所示，在進行熱處理工藝21后，導電材料30和半導體基底16間的接面40a會具有歐姆接觸性質；而對于殘渣20來說，在熱處理工藝21前后，殘渣20和半導體基底16間的接面40b都不會具有歐姆接觸性質，舉例來說，是具有肖特基接觸性質。
[0030]接著如圖4和圖5所示，其中圖5是沿著圖4中切線5-5’的半導體基底I剖面示意圖。如圖4所示，根據本發(fā)明的第一優(yōu)選實施例，可以將半導體基底I接地，使得導電區(qū)16具有O電位。接著，如圖5所示，利用一檢測機臺，例如電子束芯片缺陷檢測機臺(例如KLA-Tencor公司推出的2900系列或Puma系列)所產生的電子束31，照射填滿有導電材料30的多個盲孔10。舉例來說，當能量小于2千伏特(kV)的電子束31轟擊各盲孔10時，各盲孔10產生的二次電子數量會比電子束31的電子數量還多，因此各盲孔10內的導電材料30會累積有正電荷。所述正電荷會吸引或局限住二次電子而減弱二次電子被偵測到的數量。此外，在導電區(qū)16帶有負電荷的電子受到導電材料30內的累積正電荷的電荷吸引，也會從導電區(qū)16往各盲孔10移動，最后進入導電材料30內。
[0031]在本優(yōu)選實施例中，由于只有導電材料30和導電區(qū)16的接面40a具有歐姆接觸的性質；而高電阻層20和導電區(qū)16的接面40b則沒有歐姆接觸性質。在檢測時，從導電區(qū)16內進入各通孔10的電子數量不會完全相同。精確來說，第一盲孔IOa和第二盲孔IOb具有最大的歐姆接觸接面40a，所以可以產生最多的二次電子數量；至于第三盲孔IOc和第四盲孔10d，因為第三盲孔IOc的部分底部會被高電阻層20a覆蓋住，而第四盲孔IOd的底部會完全被高電阻層20b覆蓋，所以這兩個盲孔10c，IOd產生的二次電子信號強度會低于第一盲孔IOa和第二盲孔IOb的二次電子信號強度。另外，因為大部分的第三盲孔IOc和第四盲孔IOd的側壁和底部都有歐姆接觸性質，所以第三盲孔IOc和第四盲孔IOd產生的二次電子信號強度通常很相近，造成很難分辨兩者的差異。
[0032]為了加強第三盲孔IOc和第四盲孔IOd產生的二次電子信號強度的差別，本發(fā)明另外提出一個第二優(yōu)選實施例，用來解決這個缺陷。
[0033]第二優(yōu)詵實施例
[0034]請參考圖6，其中圖6類似是沿著圖4中切線5-5’的半導體基底I剖面示意圖。圖6的結構和形成方式大部分類似如圖5的結構和形成方式，也就是說，各盲孔10a, 10b, 10c, IOd中同樣有導電材料30，其中，導電材料30可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、銀(Nb)、鉺(Er)、鑰(Mo)、鈷(Co)、鎳(Ni)、鉬(Pt)或其合金，但不限于此。而且在填入導電材料30后，也可以進行一熱處理工藝。但是，和第一優(yōu)選實施例不同的地方是，圖6中的各盲孔10a，10b, 10c, IOd側壁進一步包括一層阻檔層50，例如絕緣層，其中阻檔層50的電阻率會大于導電區(qū)16的電阻率，所以電子沒有辦法通過絕緣接面40c而從導電區(qū)16進入導電材料30。在之后的檢測中，只有鄰近各盲孔10a, 10b, 10c, IOd底部的導電區(qū)16才有可能和導電材料30直接接觸，而具有歐姆接觸性質。
[0035]在這樣的情況下，類似第一優(yōu)選實施例，當檢測機臺，例如電子束芯片缺陷檢測機臺，利用能量小于2千伏特(kV)的電子束照射填滿有導電材料30的多個盲孔10時。各盲孔10內的導電材料30會累積有不同程度的正電荷，也就是說，從導電區(qū)16內進入各盲孔10的電子數量不會完全相同。精確來說，在第二優(yōu)選實施例中，第一盲孔IOa和第二盲孔IOb的底部具有最大的歐姆接觸接面40a，所以可以產生最多的二次電子數量；第三盲孔IOc的部分底部被高電阻層20覆蓋住，所以導電區(qū)16內的電子較不容易進入和消除第三盲孔IOc內的累積正電荷，使得二次電子數量少于第一盲孔IOa和第二盲孔IOb產生的二次電子數量；第四盲孔IOd的底部完全被高電阻層20b覆蓋，所以導電區(qū)16內的電子不會進入第四盲孔IOd內，使其產生最少的二次電子數量。若采用電壓對比模式(Voltage Contrast)比較各盲孔10所產生的二次電子數量，則第一盲孔IOa和第二盲孔IOb具有最強的二次電子信號強度；第三盲孔IOc居次；而第四盲孔IOd則是具有最弱的二次電子信號強度。
[0036]比較于現行的技術，由于現行的檢測技術不會在各盲孔10內填入導電材料30后再進行熱處理工藝21，也不會在各盲孔10a，10b, 10c, IOd的側壁形成一層阻檔層50。所以造成各盲孔10會產生相近強度或數量的二次電子，使得檢測機臺無法明確分辨正常盲孔10a, IOb和異常盲孔10c，IOd0相對照下，本發(fā)明的檢測技術可以明確且輕易的分辨出正常盲孔10a，IOb和異常盲孔10c，IOd間的差別。此外，本發(fā)明的檢測技術也可以用來辨別異常盲孔10c，IOd內高電阻層20的殘留程度。
[0037]上述的各個盲孔10的俯視外形除了是圓孔外，在其它優(yōu)選實施例中，其也可以是橢圓或條狀。此外，上述的檢測方法是采用被動(passive)電壓對比模式(半導體基底I接地)。但是，根據其它優(yōu)選實施例，檢測方法也可以采用有源(active)電壓對比模式的檢測方法，也就是說，半導體基底I會被施加電壓，使得導電區(qū)16具有正電位或負電位。更進一步來說，上述的檢測機臺不限定是電子束芯片缺陷檢測機臺，也可以被替代成聚焦離子束(focused ion beam, FIB)芯片缺陷檢測機臺。也就是說，在檢測時不一定要利用電子束轟擊半導體基底1，電子束也可以被替代成正電荷束，例如鎵離子束或其它離子束，但不限于此。因此在不違背本發(fā)明的精神下，也可以利用聚焦離子束芯片缺陷檢測機臺檢測盲孔中的缺陷。
[0038]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種半導體盲孔的檢測方法，其特征在于，包括: 提供一包括導電區(qū)的半導體基底； 形成多個暴露出所述導電區(qū)的盲孔，其特征在于至少一所述盲孔的底部區(qū)域具有電阻率大于所述導電區(qū)的高電阻層，且所述高電阻層和所述導電區(qū)間沒有歐姆接觸； 于所述各個盲孔的側壁上形成一層阻檔層，其特征在于所述阻檔層的電阻率大于所述導電區(qū)的電阻率； 于所述多個盲孔內填入導電材料，且所述導電材料位在所述阻檔層上； 進行一熱工藝，使所述導電材料和所述半導體基底間的部分區(qū)域形成歐姆接觸；及 利用帶電射線照射填滿有所述導電材料的所述多個盲孔。
2.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，所述阻檔層是一絕緣層。
3.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，所述歐姆接觸位在所述各個盲孔的底部區(qū)域。
4.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，所述歐姆接觸的組成包括金屬娃化物。
5.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，在利用所述帶電射線照射填滿有所述導電材料的所述多個盲孔后，還包括下列步驟之一: 檢測所述各個盲孔產生的二次電子強度；及 檢測所述各個盲孔的電位。
6.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，所述盲孔的全部或部分底部會被所述高電阻層覆蓋。
7.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，所述高電阻層是一晶格缺陷區(qū)域。
8.根據權利要求1所述盲孔的檢測方法，其特征在于，所述高電阻層的組成包括半導體材料或高分子材料。
9.根據權利要求1所述半導體盲孔的檢測方法，其特征在于，所述帶電射線包含電子束或離子束。
【文檔編號】H01L21/768GK103456653SQ201210174089
【公開日】2013年12月18日 申請日期:2012年5月30日 優(yōu)先權日:2012年5月30日
【發(fā)明者】陳逸男, 徐文吉, 葉紹文, 劉獻文 申請人:南亞科技股份有限公司