專利名稱：具有可控補償區(qū)的晶體管的制作方法
技術領域：
本發(fā)明的實施方式涉及晶體管，尤其涉及一種具有補償區(qū)的MOS晶體管。
背景技術：
MOSFET (金屬氧化物半導體場效應晶體管)，尤其是功率M0SFET，被廣泛地用作用于切換電力負載的電子開關或在各種切換轉換器中用作電子開關。功率MOSFET包括均具有第一導電類型的漏區(qū)、鄰接漏區(qū)的漂移區(qū)、源區(qū)，以及第二導電類型的配置在漂移區(qū)和源區(qū)之間的本體區(qū)。柵電極用于控制位于源區(qū)和漂移區(qū)之間的本體區(qū)中的導電溝道。源電極電連接至也與該本體區(qū)相連的源電極，漏區(qū)電連接至漏電極?？赏ㄟ^向柵端子施加適當?shù)尿寗与妱荻鴮ɑ蚪刂筂OSFET。
在一種特定類型的MOSFET (其也被稱作補償型或超結型M0SFET)，補償區(qū)配置在漂移區(qū)中。該補償區(qū)具有與本體區(qū)相同的摻雜類型，并且電連接至本體區(qū)。補償區(qū)包括摻雜電荷(doping charges)，該摻雜電荷是對漂移區(qū)的摻雜電荷的補充，并且當MOSFET處于截止狀態(tài)時該摻雜電荷“補償”漂移區(qū)中的摻雜電荷。得益于補償區(qū)，漂移區(qū)能夠比常規(guī)的MOSFET更高地摻雜,這使得在給定的電壓阻斷能力(blocking capability)下,導通電阻降低。MOSFET包括依賴于電壓的輸出電容(通常稱作CQSS)，其通常包括位于其漏端子和源端子之間的漏源電容CDS，以及位于其柵端子和漏端子之間的柵漏電容CeD。當MOSFET從導通狀態(tài)轉換到截止狀態(tài)時，輸出電容被充電，即，能量被存儲在輸出電容中；當MOSFET從截止狀態(tài)轉換到導通狀態(tài)時，輸出電容被放電。輸出能量Eres (其為存儲在輸出電容中的能量)主要取決于MOSFET處于其截止狀態(tài)時的漏源路徑上的電壓以及取決于輸出電容的電容值。補償型M0SFET，由于連接至本體區(qū)和源電極的補償區(qū)，具有高漏源電容，因此，具有高輸出電容。當MOSFET運轉時損耗出現(xiàn)。這些損耗主要包括(a)電容損耗和(b)歐姆損耗。(a)電容損耗是由存儲在MSOFET的輸出電容中的能量定義的，其中，這些損耗隨著輸出電容的增加而增加。在許多應用中，在通常的負載條件下，電容損耗主導著切換損耗。(b)當MOSFET處于其導通狀態(tài)時，歐姆損耗出現(xiàn)。歐姆損耗是由于MOSFET的導通電阻。此外，當MOSFET從導通狀態(tài)切換到截止狀態(tài)時，切換損耗出現(xiàn)，反之亦然。這些切換損耗由以下事實所引起=MOSFET不會突然地導通或截止，而是逐漸地在導通狀態(tài)(該狀態(tài)下MOSFET的歐姆電阻呈最小值)和截止狀態(tài)(該狀態(tài)下MOSFET阻斷并防止電流)之間變化。歐姆電阻的最小值是導通電阻。歐姆損耗與負載電流的平方成正比，而電容損耗具有較小的負載電流相關性。因此，取決于具體的負載條件，歐姆損耗或電容損耗可能占優(yōu)。例如，當連接至MOSFET的負載吸取低負載電流，使得低電流流過導通狀態(tài)的MOSFET時，電容損耗可主要地決定總損耗。然而，當負載吸取高負載電流時，在轉換階段期間的歐姆損耗和切換損耗可主要地決定總損耗。在轉換階段期間的切換損耗以及電容損耗直接與器件的切換頻率成正比。此外,輸出電荷Qoss,其為存儲在輸出電容中的電荷，對于一些應用是重要的。舉例來說，MOSFET在低負載電流下的截止延遲時間由輸出電荷所支配。這是在晶體管完全截止之前不得不存儲在輸出電容中的電荷。該輸出電荷由負載電流所提供。因此，截止延遲時間與降低的負載電流成反比地增加。因此，需要提供一種具有補償區(qū)的M0SFET，其中，依賴于負載條件，損耗和截止延遲時間能夠被最小化
發(fā)明內容

第一方面涉及一種包括至少一個晶體管單元的半導體器件，具體地，MOSFET0該晶體管單元包括半導體本體中的源區(qū)、漏區(qū)、本體區(qū)以及漂移區(qū)，其中，所述本體區(qū)被配置在所述源區(qū)和所述漏區(qū)之間，并且所述漂移區(qū)被配置在所述本體區(qū)和所述漏區(qū)之間。該晶體管單元還包括補償區(qū)，被配置在所述漂移區(qū)中；源電極，與所述源區(qū)和所述本體區(qū)電接觸；柵電極，被配置為鄰近所述本體區(qū)，并且通過柵電介質與所述本體區(qū)介電絕緣；耦合配置，包括控制端子，并且被構造為根據(jù)在所述控制端子處接收到的控制信號將所述補償區(qū)電耦合至所述本體區(qū)、所述源區(qū)、所述源電極和所述柵電極中的至少一個。第二方面涉及包括至少一個第一類型的晶體管單元和至少一個第二類型的晶體管單元的半導體器件，具體地，MOSFET。所述至少一個第一類型的晶體管單元包括第一源區(qū)、第一漏區(qū)、第一本體區(qū)和第一漂移區(qū)，其中，所述第一本體區(qū)被配置在所述第一源區(qū)和所述第一漂移區(qū)之間，并且所述第一漂移區(qū)被配置在所述第一本體區(qū)和所述第一漏區(qū)之間。所述至少一個第一類型的晶體管單元還包括第一柵電極，被配置為鄰近所述第一本體區(qū)，并且通過第一柵電介質與所述第一本體區(qū)介電絕緣；第一源電極，電接觸所述第一源區(qū)和所述第一本體區(qū)；第一補償區(qū)，被配置在所述第一漂移區(qū)中，并且電連接至所述第一本體區(qū)、所述第一源區(qū)和所述第一柵電極中的至少一個。所述至少一個第二類型的晶體管單元包括第二漏區(qū)、第二本體區(qū)和第二漂移區(qū)，其中，所述第二漂移區(qū)被配置在所述第二本體區(qū)和所述第二漏區(qū)之間；第二補償區(qū)，被配置在所述第二漂移區(qū)中，并且與所述第二本體區(qū)具有距離，第二源電極，電接觸所述第二本體區(qū)。所述至少一個第二類型的晶體管單元還包括耦合配置，包括控制端子，并且被構造為根據(jù)在所述控制端子處接收到的控制信號將所述第二補償區(qū)電耦合至所述第二本體區(qū)和所述第二源電極中的至少一個。第三方面涉及一種半導體器件，其包括柵端子，至少一個控制端子以及第一和第二負載端子，并且包括至少一個器件單元。所述至少一個器件單元包括=MOSFET器件，具有負載路徑和控制端子，該控制端子耦合至所述柵端子JFET器件，具有負載路徑和控制端子，該負載路徑與所述MOSFET器件的負載路徑串聯(lián)連接在所述負載端子之間；第一耦合晶體管，具有負載路徑和控制端子，該負載路徑耦合在所述源端子和所述柵端子中的一個與所述JFET器件的控制端子之間，并且該控制端子耦合至所述晶體管器件的所述至少一個控制端子。


將參照附圖來說明實施例。附圖用于示出基本原理，所以僅示出了對于理解基本原理所必需的方面。附圖未按比例示出。在附圖中，相同的參考標號表示相似的特征。圖I示意性地示出了 MOSFET用作用于切換負載的電子開關；圖2示意性地示出了 MOSFET的輸出電容的電壓相關性；圖3示意性地示出了包括耦合在補償區(qū)和源電極之間的耦合配置的MOSFET的垂直截面視圖；圖4示意性地示出了包括多個晶體管單元的MOSFET的垂直截面視圖；圖5示意性地示出了用細長的晶體管單元實施的MOSFET的水平截面視圖；
圖6示意性地示出了用矩形晶體管單元實施的MOSFET的水平截面視圖；圖7示意性地示出了用六邊形或多邊形晶體管單元實施的MOSFET的水平截面視圖；圖8示意性地示出了包括具有控制電極的稱合配置的MOSFET的垂直截面視圖；圖9示出了當利用細長的晶體管單元實施時根據(jù)圖8的MOSFET的水平截面視圖；圖10示出了當利用矩形晶體管單元實施時根據(jù)圖8的MOSFET的水平截面視圖；圖11示出了當利用六邊形晶體管單元實施時根據(jù)圖8的MOSFET的水平截面視圖；圖12示出了當利用矩形晶體管單元和條形控制電極實施時根據(jù)圖8的MOSFET的水平截面視圖；圖13示出了當利用細長的晶體管單元和矩形控制電極實施時根據(jù)圖8的MOSFET的水平截面視圖；圖14示意性地示出了包括具有控制電極、連接電極和接觸電極的耦合配置的MOSFET的晶體管單元的透視截面圖；圖15示意性地示出了圖14的截面C-C的晶體管單元的垂直截面視圖；圖16示意性地示出了根據(jù)另一實施方式的MOSFET的晶體管單元的透視截面圖；圖17示意性地示出了常規(guī)的晶體管單元的透視截面圖；圖18示意性地示出了在半導體本體(body)中配置具有耦合配置的晶體管單元和常規(guī)晶體管單元的第一實施例；圖19示意性地示出了在半導體本體中配置具有耦合配置的晶體管單元和常規(guī)的晶體管單元的第二實施例；圖20示意性地示出了包括補償區(qū)和耦合配置并且不包括溝道區(qū)的晶體管單元的垂直截面視圖；圖21示出了根據(jù)第一實施方式的包括具有耦合配置的晶體管單元和常規(guī)的晶體管單元的MOSFET的電路圖；圖22示出了根據(jù)第二實施方式的包括具有耦合配置的晶體管單元和常規(guī)的晶體管單元的MOSFET的電路圖；圖23示意性地示出了包括根據(jù)另一實施例的連接在補償區(qū)和源電極之間的耦合配置的MOSFET的垂直截面視圖；圖24示出了根據(jù)第一實施方式的包括具有位于補償區(qū)和源電極之間的JFET的耦合配置的MOSFET的垂直截面視圖；圖25示出了圖24的MOSFET的等效電路圖；圖26示出了根據(jù)第一實施方式的圖24的MOSFET的水平截面視圖；圖27示出了根據(jù)第二實施方式的圖24的水平截面視圖；圖28示出了圖24的MOSFET的變形；圖29示出了根據(jù)第二實施方式的包括具有位于補償區(qū)和源電極之間的JFET的耦合配置的MOSFET的垂直截面視圖；
圖30示出了根據(jù)第三實施方式的包括具有位于補償區(qū)和源電極之間的JFET的耦合配置的MOSFET的垂直截面視圖；圖31示出了根據(jù)第四實施方式的包括具有位于補償區(qū)和源電極之間的JFET的耦合配置的MOSFET的垂直截面視圖；圖32示出了根據(jù)第一實施方式的包括具有位于補償區(qū)和源電極之間的兩個串聯(lián)的JFET的耦合配置的MOSFET的垂直截面視圖；圖33示出了圖32的MOSFET的等效電路圖；圖34示出了圖24的MOSFET的變形；圖35示出了根據(jù)第二實施方式的包括具有位于補償區(qū)和源電極之間的兩個串聯(lián)的JFET的耦合配置的MOSFET的垂直截面視圖；圖36示出了圖35的MOSFET的等效電路圖；圖37示出了根據(jù)第一實施方式的包括具有位于補償區(qū)和源電極之間的兩個JFET的耦合配置的MOSFET的垂直截面視圖；圖38示出了根據(jù)第二實施方式的包括具有位于補償區(qū)和源電極之間的兩個JFET的耦合配置的MOSFET的垂直截面視圖。
具體實施例方式為了易于更好地理解將在下文中進一步解釋的本發(fā)明的實施方式，將參考圖I解釋晶體管部件作為電子開關的使用。圖I示出了用作用于切換通過負載Z的電流的電子開關的晶體管部件I的電路圖。在圖I的實例中被實施為MOSFET的晶體管部件I包括被構造為從驅動電路2接收驅動信號SI的柵端子G以及負載路徑。該負載路徑(還可被稱作內部負載路徑)在晶體管I內的漏極D和源極S之間延伸。負載路徑D-S與負載Z串聯(lián)連接，同時晶體管I和負載Z的串聯(lián)電路連接在第一供給電位V+和第二供給電位GND之間。負載Z可以為諸如燈泡的電阻負載、諸如線圈、變換器或感應電動機的感應負載，或電容負載。晶體管I可以通過在晶體管I的柵端子G處生成合適驅動信號SI的驅動電路2來導通和截止。驅動信號例如為脈寬調制(PWM)信號。這是公知的，所以在此點上不需要進一步的解釋。當MOSFET被導通時，S卩，當MOSFET處于導通狀態(tài)時，負載電流Id流過負載Z和晶體管I的負載路徑，其中，負載電流Id的幅度主要由在第一供給電位V+和第二供給電位GND之間存在的供給電壓和負載Z的特性限定。當晶體管I處于導通狀態(tài)時，在晶體管中發(fā)生歐姆損耗。這些損耗源自晶體管I的導通電阻和流過晶體管I的負載電流ID。當MOSFET將其工作狀態(tài)從導通狀態(tài)變?yōu)榻刂範顟B(tài)時，即，當MOSFET被截止時，或將其工作狀態(tài)從截止狀態(tài)變?yōu)閷顟B(tài)時，損耗在短時間段內增加。這為在導通狀態(tài)和截止狀態(tài)之間的過渡階段中同時存在于晶體管的負載端子D、S之間的高電流和高電壓。晶體管部件(特別是M0SFET)包括在漏端子與源端子之間以及在漏端子與柵端子之間作用的輸出電容，并且通常包括在漏端子D和源端子S之間的漏源電容Q3s以及在柵端子和漏端子之間的柵漏電容CeD。在圖I中，示意性地示出了漏源電容CDS。應當注意，在該點上，漏源電容和漏柵電容可以被認為以小信號等效電路圖并聯(lián)連接，其中，該并聯(lián)電路形成MOSFET的輸出電容。輸出電容的電容值Cqss取決于晶體管的漏端子D和源端子S之間的電壓。在圖2中示意性地示出了該電容至Cres與漏端子D和源端子S之間的電壓的相關性。當晶體管I被截止并且晶體管I的負載路徑上的電壓Vds增大時，輸出電容被充電，即，能量被存儲在輸出電容中。等效地，當MOSFET被導通時，輸出電容放電。當MOSFET被截止時對輸出電容的充電以及當MOSFET被導通時輸出電容的放電引起損耗，這在下文中將被稱作電容損耗。
當晶體管部件I在截止模式操作時(即，晶體管部件I周期性地被導通和截止)產生的損耗包括歐姆損耗、過渡階段的切換損耗以及電容損耗。這些損耗中的哪一個占主導地位取決于晶體管部件I的負載條件。晶體管部件I的負載條件主要由流過處于導通狀態(tài)中的晶體管I的負載電流Id限定，但還由晶體管導通和截止時的切換頻率限定。電容損耗依賴于當晶體管I被截止時存儲在輸出電容中的能量。該能量取決于晶體管處于截止狀態(tài)時晶體管I的負載路徑間的最大電壓以及輸出電容的電容值CQSS。存在輸出電容的電容值Cffis取決于晶體管的負載路徑上的電壓的晶體管部件。圖2示意性地示出了輸出電容與跨晶體管的電壓的這種電壓相關性。在圖2中，Cres表示輸出電容值，并且Vds表示晶體管的漏端子D和源端子S之間的電壓。如從圖2可以看出的，存在輸出電容值Qbs在電壓Vds增大時明顯減小的電壓V·。在圖2中，除了輸出電容值Coss在Vdsci迅速減小的曲線，還示出了電容值在高于V·的電壓處迅速減小以及在低于Vdsci的電壓處迅速減小的另外兩條曲線。Vdsci電壓可以取決于最大電容值，最大電容值出現(xiàn)在低漏源電壓Vds處。根據(jù)實施方式，Vdsci電壓隨著最大電容值Qbs的減小而減小。存儲在輸出電容中的能量Effis由以下公式給出
V DSoffEoss = I Coss (Vm )VmdVDS(Ia)
^DSon其中，Vdsmi為當晶體管I處于導通狀態(tài)時的跨負載路徑的電壓，VDS()ff為當晶體管處于截止狀態(tài)時的跨負載路徑的電壓。Ctjss (Vds)為取決于電壓Vds的輸出電容值。由于處于導通狀態(tài)中的晶體管間的電壓Vdsmi通常非常低并且明顯低于處于截止狀態(tài)時的電壓VDS()ff，所以等式(Ia)可以被簡化為Eisb = Tc0SS(VDSWDSdVmm lb)
O可以從圖2以及分別從等式(Ia)或(Ib)中看出，存儲在輸出電容中的能量Ε<^、并且由此電容損耗可以通過減小輸出電容Cres以及通過降低處于低Vds的平穩(wěn)值(即，最大電容值)來降低。
現(xiàn)在，將參考圖3解釋具有電壓相關輸出電容并且其中可以調節(jié)輸出電容的電壓相關性的晶體管部件10。圖3中所示的晶體管部件10被實施為M0SFET，具體地，被實施為補償型或超結型MOSFET0圖2 (其中，存在輸出電容Coss與漏源電壓Vds的強相關性)中所示的輸出電容Coss的特性曲線通常用于超結型MOSFET。參考圖3 ,MOSFET包括連接至形成源端子S的源電極51的源區(qū)12和連接至漏端子D的漏區(qū)14。漏端子D可以由配置在漏區(qū)14上的漏電極形成。MOSFET還包括漂移區(qū)11和本體區(qū)13，其中，本體區(qū)13被配置在源區(qū)12和漂移區(qū)11之間，并且漂移區(qū)11被配置在本體區(qū)13和漏區(qū)14之間。源區(qū)12、本體區(qū)13、漂移區(qū)11和漏區(qū)14 一體地形成在半導體本體100中。根據(jù)圖3的MOSFET被實施為垂直M0SFET，其為源區(qū)12和漏區(qū)14在半導體本體100的垂直方向上具有距離的MOSFET ;在該情況下，當MOSFET處于導通狀態(tài)時，電流實質上在垂直方向上流過半導體本體100。然而，將MOSFET實施為垂直MOSFET僅為示例。下文中將解釋的基本原理還適用于源區(qū)和漏區(qū)在半導體本體的橫向方向上具有距離的橫向MOSFET。該基本原理還適用漏區(qū)被實施為埋層的M0SFET(未示出)，其中，該埋層被配置為在半導體的垂直方向上與源區(qū)具有距離。埋層可以連接至漏端子，該 漏端子被配置在半導體本體的與源端子相同的表面上或上方。源區(qū)12和本體區(qū)13均連接至形成源端子S的源電極51。這為MOSFET中的通用實踐。MOSFET還包括連接至柵端子G或形成柵端子G的柵電極21。柵電極21與本體區(qū)13相鄰地配置，其中，柵電介質22被配置在柵電極21和本體區(qū)13之間。以公知的方式，柵電極21用于控制源區(qū)12和漂移區(qū)11之間的本體區(qū)13中的第一導電溝道。在圖3中所示的實施方式中，柵電極21為平面電極，即，柵電極21被配置在半導體本體100的表面之一上方。然而，這僅為實例，柵電極21還可以在半導體的溝槽中實施為溝槽電極(未示出)。當施加至柵端子G的電勢適于產生在本體區(qū)13中沿著柵電介質22的第一導電溝道時，MOSFET處于導電狀態(tài)，并且當柵端子G處不存在產生本體區(qū)13中的導電溝道的合適驅動電位時，MOSFET處于截止狀態(tài)。MOSFET可以被實施為增強型M0SFET。在該情況下，與源區(qū)12互補地摻雜本體區(qū)13，使得在本體區(qū)13中產生的并由柵電極15控制的第一導電溝道為反型溝道。然而，MOSFET還可以實施為耗盡型MOSFET。在η型MOSFET中，源區(qū)12和漏區(qū)14為η摻雜型，而在P型MOSFET中，源區(qū)12和漏區(qū)14為P摻雜型。圖3的MOSFET被實施為補償型或超結型M0SFET，并且包括漂移區(qū)11中的補償區(qū)
31。補償區(qū)31具有與漂移區(qū)的摻雜類型互補的摻雜類型，使得在補償區(qū)31和漂移區(qū)11之間形成ρη結。MOSFET還包括被構造為根據(jù)在控制端子G2接收到的控制信號將補償區(qū)31電耦合至本體區(qū)13、源區(qū)12和源電極51中的至少一個的耦合配置40。耦合配置僅被示意性地示出為開關。該開關可以被實施為電子開關，諸如晶體管，連接在補償區(qū)31和源電極51之間。補償區(qū)31可以包括接觸電極(未示出)，開關在該接觸電極處連接至補償區(qū)。在圖3中所示的實施方式中，補償區(qū)31被實施為埋區(qū)，該埋區(qū)在本體區(qū)13下方并且在垂直方向上與半導體的表面具有距離。然而，補償區(qū)可以包括延伸至表面(在不同于圖3中所示的平面的垂直平面中)的部分，在該表面處可以接觸補償區(qū)。下文將解釋用于實現(xiàn)耦合配置的其他實施方式。根據(jù)另一實施方式(未示出)，耦合配置可被連接在補償區(qū)31與柵電極21之間，而不是與本體區(qū)13、源區(qū)12或源電極51之間。在圖3所示的實施方式中，補償區(qū)31 (其摻雜類型與本體區(qū)3相同)與本體區(qū)12分離。具體地，該補償區(qū)設置在本體區(qū)13的下方并且在半導體本體100的垂直方向上與本體區(qū)13具有距離，使得漂移區(qū)11的部分11’設置在本體區(qū)13和補償區(qū)31之間。這允許補償區(qū)31所呈現(xiàn)的電勢不同于本體區(qū)13的電勢。耦合配置40被配置為將補償區(qū)31電耦合至本體區(qū)13，或將補償區(qū)31與本體區(qū)13電隔離。該耦合配置40可以呈現(xiàn)兩種不同的工作狀態(tài)，在第一工作狀態(tài)中，耦合配置40將補償區(qū)31耦合至本體區(qū)13、源區(qū)12以及源電極51中的至少一個；以及，在第二工作狀態(tài)中，耦合配置40將補償區(qū)31和本體區(qū)13/源電極51去耦合(分離)，使得補償區(qū)31浮置。耦合配置40包括控制端子G2，通過該端子可以控制耦合配置40的工作狀態(tài)。耦合配置40的工作狀態(tài)取決于MOSFET是處于其導通狀態(tài)還是處于截止狀態(tài)。因此，MOSFET可以包括兩 個不同切換狀態(tài)，即，導通狀態(tài)和截止狀態(tài)，以及兩個不同的工作狀態(tài)，即，當耦合配置處于第一工作狀態(tài)時的第一工作狀態(tài)，以及當耦合裝置處于第二工作狀態(tài)時的第二工作狀態(tài)?，F(xiàn)在將根據(jù)圖3來說明MOSFET的工作原理。出于說明的目的，假設MOSFET是n型增強型M0SFET。然而，本文在下面所提供的說明同樣適用于p型MOSFET以及耗盡型MOSFET。 類似于常規(guī)M0SFET，通過在柵端子G施加適當?shù)尿寗与妱菘梢詫⒃揗OSFET切換為導通和截止。當MOSFET切換至導通(處于導通狀態(tài))時，沿著柵電介質在源區(qū)12和漂移區(qū)11之間的本體區(qū)13中存在導電溝道。當MOSFET被截止時，沿著柵電介質22的導電溝道中斷。當MOSFET處于截止狀態(tài)并且在漏端子D和源端子S之間施加電壓(在n型MOSFET情況下是正電壓，在P性MOSFET的情況下是負電壓)時，耗盡區(qū)在漂移區(qū)11中擴展。該耗盡區(qū)，或與該耗盡區(qū)相關的電場，也導致補償區(qū)31的載流子損耗。因此，由補償區(qū)31中的補償摻雜物來“補償”漂移區(qū)11中的摻雜物(摻雜電荷)。該機制的發(fā)生與耦合配置40是處于第一還是處于第二工作模式無關，即，與補償區(qū)31是否相應地耦合至本體區(qū)13或源電極51無關。以上解釋的補償效果可以在漂移區(qū)11中提供更高的摻雜濃度，在沒有降低電壓阻斷能力的情況下，產生了比常規(guī)(非超結)部件更低的導通電阻。超結器件的基本工作原理是公知的，因此在這點上不需要進一步的解釋。當MOSFET處于截止狀態(tài)時，補償區(qū)31和漂移區(qū)包括電荷。這些電荷在n摻雜漂移區(qū)中是正電荷(正充電施主中心的形式)并且在P摻雜補償區(qū)中是負電荷(負充電受主中心的形式)，并且使得耗盡區(qū)在漂移區(qū)11和補償區(qū)31中擴展。當MOSFET被驅動為從截止狀態(tài)切換至導通狀態(tài)時，取決于耦合配置是處于第一工作模式還是處于第二工作模式而可能發(fā)生兩種不同的情況。(a)當耦合配置40處于第一工作模式時，使得補償區(qū)31電耦合至源電極51，漂移區(qū)11和補償區(qū)31 “放電”，從而補償區(qū)31和漂移區(qū)11之間的耗盡區(qū)被移除。這相當于常規(guī)超結器件的操作。(b)當耦合配置40處于第二工作模式時，使得補償區(qū)31未電耦合至源電極51 (浮置)，補償區(qū)31未能徹底放電，從而補償區(qū)31和漂移區(qū)11之間的耗盡區(qū)不能被完全移除。這可導致漏區(qū)14和“溝道區(qū)”之間的漂移區(qū)11中的導電溝道被部分地或徹底地掐斷，即使MOSFET處于導通狀態(tài)。該溝道區(qū)是本體區(qū)13的以下區(qū)在該區(qū)中可以控制沿著柵電介質22的導電溝道。根據(jù)圖3的MOSFET具有輸出電容，其具有根據(jù)圖2的特征的輸出電容值Cqss，并且該電容值在電壓達到閾值Vdm時顯著下降。在圖2示出的特征中，輸出電容值Ctjss對于低于閾值Vdsci的電壓具有較高值，對于高于閾值Vdsci的電壓具有較低值，這等價于以下事實電壓低于閾值電壓V■時，需要將比高電壓(S卩，高于閾值電壓V■的電壓)時更高的電荷提供至晶體管的負載通路，從而針對給定電壓值AVds增加跨負載路徑的電壓。低電壓時的電容值可能高達高電壓時的電容值的10倍至100倍。因此，在低電壓時，用于針對AVds增加電壓的電荷高于高電壓時所需電荷的10倍至100倍。圖3中所示類型的MOSFET可以被設計為具有50V至2000V (2kV)之間的擊穿電壓。輸出電容減小時的電壓V■例如在5V至80V之間，更具體地，對于這種M0SFET，在IOV至80V之間?，F(xiàn)在將針對(a)耦合配置40處于第一工作狀態(tài)的情況來說明導致根據(jù)圖3的 MOSFET中的、上述解釋的輸出電容值的電壓相關性的機制。當MOSFET處于截止狀態(tài)時，載流子聚集在漂移區(qū)11和補償區(qū)31。在導通狀態(tài)下，在補償區(qū)31和漂移區(qū)11之間存在具有巨大電容的結電容。該電容器顯著地促成漏源電容Qis，因此，顯著地促成MOSFET的輸出電容Qfist5當MOSFET被關斷時，S卩，當沿著柵電介質16的溝道中斷時，在電壓跨漂移區(qū)11之前，這些結電容必須被充電(這等價于將摻雜電荷從補償區(qū)31和漂移區(qū)11移除)，因此，漏端子D和源端子S之間的電壓顯著增加。當補償區(qū)31和漂移區(qū)11已被充電，耗盡區(qū)在漂移區(qū)11和補償區(qū)中擴展。此時，當補償區(qū)31已被完全充電時，結電容“消失”導致輸出電容Cres的迅速下降。輸出電容Ctfis的下降的斜度是陡的并且在圖2所示的電壓Vdm處發(fā)生，該電壓取決于補償區(qū)31的幾何形狀及其摻雜濃度，例如在5V至80V之間。V■代表漏源電壓Vds的特定值，在該值處漂移區(qū)11被在垂直于MOSFET的電流方向的方向上擴展的空間電荷區(qū)完全消耗。漂移區(qū)11的摻雜濃度例如在IO14 (1E14) cm—3至IO16 (1E16) cnT3的范圍內。補償區(qū)31的摻雜濃度可以在相同范圍內。與常規(guī)MOSFET相比，具有如情況(a)的、在MOSFET切斷時被充電而在MOSFET導通時放電的補償區(qū)31的超結器件具有較高的輸出電容Cres但具有較低的導通電阻。當補償區(qū)31如情況(b)那樣，未電耦合至源電極51，S卩，當補償區(qū)31浮置時，輸出電容Ctfis降低。然而，在該情況下具有增加的導通電阻。因此，通過可控的耦合配置40，M0SFET的輸出電容和導通電阻可以改變。這存在著以下權衡輸出電容的降低(其導致電容損耗降低)關聯(lián)于導通電阻的增加(其導致較高的歐姆損耗)。導通電阻的降低(其導致降低的歐姆損耗)關聯(lián)于輸出電容的增加(其導致較高的電容損耗)。上述針對n型MOSFET所說明的操作原理同樣適用于p型MOSFET，其中，p型MOSFET中，單獨的半導體區(qū)具有互補摻雜類型，并且電壓極性反轉。補償區(qū)31和漂移區(qū)11形成本體區(qū)13和漏區(qū)14之間的JFET (結FET)。在圖3中示出了該FET的電路符號。當MOSFET處于截止狀態(tài)時，存在兩個在漂移區(qū)中擴展的耗盡區(qū)，第一耗盡區(qū)從本體區(qū)13和漂移區(qū)11之間的pn結擴展，第二耗盡區(qū)從補償區(qū)31和漂移區(qū)11之間的pn結擴展?？梢岳枚鄠€相同的結構(其是公知的晶體管單元)來實現(xiàn)根據(jù)圖3的M0SFET。圖3中僅示出了一個晶體管單元。圖4示出了具有多個晶體管單元的MOSFET的示意性截面圖。這些晶體管單元通過將各單元的源區(qū)12連接至公共源電極51、通過將各單元的柵電極21連接至公共柵端子G、以及通過將各單元的漏區(qū)14和漂移區(qū)11連接至公共漏端子D，而并行連接。漂移區(qū)11和漏區(qū)14對于各晶體管單元是公共的。耦合配置40被配置為根據(jù)在控制端子處接收的控制信號將各單元的補償區(qū)31耦合至本體區(qū)13、源區(qū)12以及源電極51中的至少一個。對于此，耦合配置包括多個耦合單元，其中，各耦合單元用于將至少一個晶體管單元的補償區(qū)31耦合至晶體管單元的本體區(qū)13、源區(qū)12以及源電極51。圖4中，示出了兩個耦合單元40i、40n，其中，各耦合單元用于將一個補償區(qū)31耦合至一個本體區(qū)13、源區(qū)12以及源電極51。在圖4所示的示例中，一個補償區(qū)31和一個本體區(qū)13對于兩個晶體管單元是公共的。然而，這僅是示例。還有可能 將晶體管單元實施為僅一個補償區(qū)31、僅一個本體區(qū)13以及僅一個耦合單元分配給一個晶體管單元。該耦合配置可以被實施為使得所有耦合單元都以相同工作狀態(tài)(其是第一工作狀態(tài)或第二工作狀態(tài))進行操作。然而，也可能將耦合配置40實施為各耦合單元可以獨立地以第一或第二工作狀態(tài)進行操作，使得一些晶體管單元可以進行操作而具有浮置的補償區(qū)31，而其他晶體管單元可以進行操作而具有連接至源電極51的補償區(qū)31?？梢岳贸Ｒ?guī)的晶體管單元集合形狀來實現(xiàn)各晶體管單元。圖5示出了具有細長或條形單元的MOSFET的示意性水平截面圖。在這種情況下，各單元中的源區(qū)12和本體區(qū)13具有條形的幾何形狀。參照圖6和圖7，還可以將晶體管單元實施為矩形或正方形幾何形狀(參見圖6 )或以六邊形(參見圖7)或任何其他多邊形幾何形狀。在該情況下，本體區(qū)13具有矩形或正方形、六邊形或多邊形幾何形狀。圖5至圖7示出了圖4所示的截面A-A中MOSFET的水平截面視圖。在這些圖5至圖7中沒有示出補償區(qū)31。水平面內補償區(qū)的幾何形狀可以對應于本體區(qū)13的幾何形狀。因而，在具有條形單元的MOSFET中，補償區(qū)31可以具有條形幾何形狀，在具有矩形或正方形幾何形狀的MOSFET中，補償區(qū)31可具有矩形或正方形幾何形狀，以及在具有六邊形或多邊形單元的MOSFET中，補償區(qū)31可具有六邊形或多邊形幾何形狀。在這些情況中的每一個中，補償區(qū)31可在半導體本體100的垂直方向上配置在本體區(qū)13的下方，如圖4中所示。然而，還可以將補償區(qū)31的幾何形狀實施為不同于本體區(qū)13的幾何形狀。例如，可以將補償區(qū)31實施為條形幾何形狀，而晶體管單元具有矩形、正方形、六邊形或多邊形幾何形狀。此外，可以將補償區(qū)31布置為不與本體區(qū)13對準，即，補償區(qū)31不是必須地配置在本體區(qū)13的下方。圖8示出了說明實現(xiàn)耦合配置40的一個示例的MOSFET的示意性垂直截面圖。在該示例中，補償區(qū)31配置在本體區(qū)13的下方并且在半導體本體100的垂直方向上與本體區(qū)13具有距離。耦合配置40 (圖8中示出從其僅一個耦合單元)包括控制電極41，該控制電極通過控制電極電介質42與半導體本體100介電絕緣。控制電極41從本體區(qū)13延伸或延伸入補償區(qū)31。控制電極41延伸穿過將本體區(qū)13與補償區(qū)31分離的漂移區(qū)22的部分11’。在漂移區(qū)22的該部分11’中，在本體區(qū)13與補償區(qū)31之間沿著控制電極電介質42形成耦合配置的溝道區(qū)43?？刂齐姌O41以圖8中未詳細示出的方式電連接至控制電極G2。控制電極41能夠以常規(guī)電極材料(諸如金屬)或高摻雜多晶硅半導體材料(諸如多晶硅)來實現(xiàn)。控制電極電介質42能夠以常規(guī)電介質材料來實現(xiàn)，諸如氧化物、氮化物或高k電介質?？刂齐姌O41用于控制補償區(qū)31與本體區(qū)13之間的溝道區(qū)43中的反型溝道。該溝道在補償區(qū)31和本體區(qū)13為p型摻雜時是用于p型載流子的溝道，而在補償區(qū)31和本體區(qū)13是n型摻雜時是用于n型載流子的導電溝道。當通過向控制端子G2施加合適的驅動電位來驅動控制電極41以在溝道區(qū)43中產生反型溝道時，耦合配置40處于第一工作狀態(tài)。在其中源區(qū)13是n型摻雜并且本體區(qū)13是p型摻雜的n型MOSFFT中，當分別向控制端子G2、源區(qū)12以及源極電極51施加比作為本體區(qū)13的電位的源電位低的電位時，在本體區(qū)13與補償區(qū)31之間的溝道區(qū)43中產生反型溝道。根據(jù)一個實施方式，為了產生導電 溝道而將在控制端子G2與源極電極51或源端子S之間施加的電壓在-0. IV與-15V之間的范圍內。在其中源區(qū)12是p型摻雜并且本體區(qū)13是n型摻雜的p型MOSFET中，為了在溝道區(qū)13中產生導電溝道而將施加至控制端子G2的電位相對于源極電位為正電位。將施加于控制端子G2與源端子S之間的電壓例如在0. IV與15V之間的范圍內。當將控制電極41驅動為在本體區(qū)13與補償區(qū)31之間沿著控制電極電介質42不存在導電溝道時，耦合配置40處于第二工作狀態(tài)。在該情況下，補償區(qū)31是浮置的。當在控制端子G2與源端子S之間施加的電壓的絕對值低于閾值時，耦合配置40處于第二工作狀態(tài)。該閾值例如在0. 5V與2V之間。根據(jù)圖3至圖8的MOSFET可像常規(guī)MOSFET —樣用作用于切換電子負載的電子開關，如參照圖I已經(jīng)說明的。然而，根據(jù)圖3至圖8的MOSFET除了具有柵端子G之外還具有至少一個控制端子，通過該控制端子可以改變工作狀態(tài)，從而分離地調節(jié)輸出電容和導通電阻。當耦合配置40處于第一工作狀態(tài)下時，該MOSFET像常規(guī)超結MOSFET那樣工作。在該情況下，補償區(qū)31通過溝道區(qū)13中沿著控制電極電介質42的導電溝道而電耦合至本體區(qū)13。此外，當耦合配置40工作在第二工作狀態(tài)下而使得本體區(qū)13與補償區(qū)31之間的導電溝道被夾斷并且補償區(qū)31處于浮置狀態(tài)時，該MOSFET能夠以減小的輸出電容而增大的導通電阻工作。在該第二工作狀態(tài)下，該MOSFET仍能夠像常規(guī)超結器件工作，但是是具有另一組電氣數(shù)據(jù)的器件，具體地為具有另一輸出電容和另一導通電阻。控制電極41和控制電極電介質42在水平面內的幾何形狀可以對應于晶體管單元幾何形狀。這將參照圖9至圖11進行解釋說明，其中圖9和圖11示出了在對應于圖8所示的水平截面B-B的水平截面中具有不同單元幾何形狀的MOSFET的示意性水平截面圖。圖9示出了具有條形單元幾何形狀的MOSFET的水平截面視圖，從而本體區(qū)13具有條形幾何形狀。截面B-B所進行的切分并不穿過本體區(qū)13。然而，為了更好地進行理解，在圖9至圖11中還以虛線示出了本體區(qū)13的位置和幾何形狀。參照圖9，補償區(qū)31、控制電極41以及控制電極電介質42也具有條形幾何形狀。在圖9所示的實施方式中，補償區(qū)31的寬度小于本體區(qū)13的寬度。該連接的“寬度”指的是在與補償區(qū)31和本體區(qū)13的軸向方向垂直的方向上補償區(qū)31和本體區(qū)13的幾何尺寸。然而，補償區(qū)31的寬度小于本體區(qū)的寬度僅僅是示例。還可以將補償區(qū)31和本體區(qū)13實施為具有相同的寬度，或將補償區(qū)31的寬度實施為大于本體區(qū)13的寬度。這還可以應用于以下將參照圖10和圖11說明的其他示例中。圖10示出了具有矩形(特別是正方形)單元幾何形狀的MOSFET的水平截面視圖。在該示例中，本體區(qū)13具有矩形，具體是正方形幾何形狀。補償區(qū)31也具有矩形，具體是正方形幾何形狀。控制電極41也具有矩形，具體是正方形幾何形狀。圖11示出了其中晶體管單元具有六邊形幾何形狀，補償區(qū)31具有六邊形幾何形狀以及控制電極41具有六邊形幾何形狀的示例。在該連接中，應當注意，除了六邊形幾何形狀之外，還可以使用任何其他多邊形幾何形狀。將本體區(qū)13、補償區(qū)31以及控制電極41實施為相同的幾何形狀并不是強制性的。補償區(qū)31的幾何形狀也可以不同于本體區(qū)13的幾何形狀，控制電極41的幾何形狀也可以不同于補償區(qū)31的幾何形狀。例如，可以為本體區(qū)13、補償區(qū)31以及控制電極41分別獨立地使用以下各個幾何形狀矩形、正方形、六邊形、多邊形以及圓形。 圖12示出了其中各個晶體管單元具有矩形幾何形狀(S卩，本體區(qū)13具有矩形幾何形狀，其中補償區(qū)31也具有矩形幾何形狀)的MOSFET的水平截面視圖?？刂齐姌O41具有條形幾何形狀，使得一個控制電極41為幾個晶體管單元共用。將補償區(qū)31實施為與本體區(qū)13具有相同的幾何形狀僅僅是示例。還可以將本體區(qū)13和補償區(qū)31實施為具有不同的幾何形狀。圖13示出了其中補償區(qū)31具有條形幾何形狀以及其中均具有矩形幾何形狀的若干個控制電極41耦合至一個補償區(qū)31的實施方式。代替矩形幾何形狀，還可以為控制電極41使用圓形、六邊形或任何其他多邊形幾何形狀。圖8中僅僅是示意性地示出了控制電極41至控制端子G2的連接?？刂贫俗覩2可被實施為配置在半導體本體100的上方并且在圖8所示的垂直截面視圖中未示出的位置控制電極41連接至其的電極。圖14示意性地示出了具有條形晶體管單元的MOSFET的透視截面視圖，以示出接觸(埋入的)控制電極41的一種可行方式。在圖14中，僅僅示出了 MOSFET的一個晶體管單元。該晶體管單元具有條形幾何形狀，并且補償區(qū)31和控制電極41也具有條形幾何形狀。控制電極41在補償區(qū)31與本體區(qū)13之間實質上平行于補償區(qū)31和本體區(qū)13延伸。在該示例中，控制電極41包括在半導體本體的垂直方向上延伸穿過本體區(qū)13以及源區(qū)12至接觸電極45的連接電極44，其中接觸電極45連接至控制端子G2或形成控制端子G2。圖15示出了穿過其中布置有連接電極44和接觸電極45的MOSFET的區(qū)域切割出的截面C-C中MOSFET的示意性垂直截面視圖。從圖14中可以看出，控制電極41和連接電極44通過控制電極電介質42與本體區(qū)13以及源區(qū)12介電絕緣。接觸電極45配置在半導體本體100的上方并且與柵電極21電絕緣。接觸電極45與柵電極21之間的電絕緣可以由同一絕緣層或配置在柵電極21與源極電極51之間的電介質層23提供?？蛇x地，控制電極電介質42還可以配置在接觸電極45與柵電極21之間。源電極51被配置為在橫向方向上與接觸電極45具有距離，并且通過絕緣層與源電極51電絕緣。參考圖15，源區(qū)12和柵電極21也可以配置為低于接觸電極。但是，在低于接觸電極處提供源區(qū)12和柵電極21是可選的。根據(jù)另一示例，源區(qū)12和柵電極21沒有擴展到低于接觸電極45處?？刂齐姌O41、連接電極44和接觸電極45可以由諸如金屬或高摻雜多晶半導體材料的相同半導體材料形成。但是，也可以以不同的電極材料形成電極41、44和45。在一未詳細說明的方式中，接觸電極45可以通過連接電極44連接至多個晶體管單元的控制電極41。在圖14中示出的示例中，控制電極41具有細長的(條形)幾何形狀并且沿著補償區(qū)31和本體區(qū)延伸，從而補償區(qū)31能夠沿其完全縱向長度與本體區(qū)13電連接。但是，這僅僅是一個可能的示例。參考圖16，可以只在一個位置設置控制電極41，或者沿著補償區(qū)31在不同位置設置多個控制電極41。圖16示出了控制電極41沒有沿著補償區(qū)31完全擴展而僅僅配置于低于連接電極44處的MOSFET的示意的透視部分示圖。根據(jù)一個示例，MOSFET包括通過耦合配置40分別耦合至本體區(qū)13和源電極51的晶體管單元以及常規(guī)晶體管單元。所謂“常規(guī)晶體管”是使其補償區(qū)永久地連接到本體區(qū)的晶體管單元。僅為了說明的目的，在圖17中示出了具有條形幾何形狀的常規(guī)晶體管單元
的示意的透視部分示圖。當然，也可以采用任何其他幾何形狀。在圖18的晶體管單元中，補償區(qū)31鄰接本體區(qū)13并且因此與源電極51電連接。在圖17的常規(guī)單元中，相似的參考符號表示參考圖3到圖16所說明的晶體管單元的相似的區(qū)。以下，常規(guī)晶體管電源被表示為第一類型的晶體管單元，而具有耦合配置的晶體管單元將被表示為第二類型的晶體管單元。單個的晶體管單元可以被實施為包括一個公共漂移區(qū)和一個公共漏區(qū)。第一類型的晶體管單元和第二類型的晶體管單元可以以許多不同的方式配置在半導體本體100中。根據(jù)圖19示出的第一實施方式，交替地配置第一類型的晶體管單元和第二類型的晶體管單元。圖18示出了和圖8中的截面B-B相對應的截面中的、并且穿過補償區(qū)31和31’的水平截面圖。在圖19的實施方式中，晶體管單元和補償區(qū)31和31’具有條形幾何圖形。但是，也可以使用其他任何單元幾何圖形和補償區(qū)幾何圖形。根據(jù)圖19示出的另一實施方式，其也示出了半導體本體的水平截面圖，一組幾個第二類型的單元(具有補償區(qū)31)被配置為臨近一組幾個第一類型的單元(具有補償區(qū)31，)。根據(jù)一個實施方式，在包括第一類型的晶體管單元的MOSFET中，第二類型的晶體管單元被實施為沒有溝道區(qū)，這意味著沒有源區(qū)12和/或沒有柵電極21。在圖21中示出了不包括源區(qū)的第二類型的晶體管單元的垂直截面圖。在本情況中，柵電極21 (以短線示出)是可選的。在具有第一和第二類型的晶體管單元的MOSFET中，第二類型的晶體管單元(其是通過耦合配置使其補償區(qū)耦合至源區(qū)或本體區(qū)的單元)在其被實現(xiàn)為沒有溝道區(qū)時僅用于調節(jié)輸出電容和導通電阻。在MOSFET處于其導通狀態(tài)時，僅通過第一類型的晶體管單元的溝道區(qū)來提供流經(jīng)漂移區(qū)11的電流。常規(guī)單元的“溝道區(qū)”是本體區(qū)12中沿著常規(guī)單元的柵電介質22從源到漂移區(qū)11的區(qū)域(參加圖17)?，F(xiàn)在將參考圖21說明具有第一和第二類型的晶體管單元的MOSFET的操作原理。圖21示出了表示MOSFET 10的電路圖。該電路圖包括n個第一晶體管I11,…，Iln，每個對應于第一類型的晶體管單元或者一組第一類型的晶體管單元jPm個第二晶體管121，…，I2m，每個對應于第二類型的晶體管單元或者一組第二類型的晶體管單元。單個單元可以實施為前面說明的方式的其中一個。
單個的晶體管單元并聯(lián)連接。其在圖21中表示，其中，晶體管ln，-Iln, I21,…，I2ffl的漏源路徑是并聯(lián)的，并且晶體管使其柵端子耦合到一起以形成柵端子G。表示第二類型的晶體管單元的晶體管除了柵端子還具有用于調節(jié)輸出電容和導通電阻的控制端子。在圖21中示出的實施方式中，第二類型的單元使其控制端子耦合到一起以形成MOSFET的控制端子G2。當操作第二類型的單元使得耦合配置處于第一工作狀態(tài)時，MOSFET可以以第一導通電阻和第一輸出電容工作，從而第二類型的單元的補償區(qū)與一個本體區(qū)、源區(qū)和源電極是電連接的。當操作第二類型的單元使得耦合配置處于第二工作狀態(tài)時，MOSFET可以以高于第一導通電阻的第二導通電阻和低于第一導通電容的第二導通電容工作，從而第二類型的單元的補償區(qū)浮置。第一導通電阻和第二導通電阻之間的比率以及第一導通電容和第二導通電容之間的比率取決于第一類型的晶體管單元的有效(active)面積的整體尺寸與第二類型的晶體管單元的有效面積的整體尺寸的比率。例如，假設單個單元具有同一尺寸。在這種情況下，第一類型的單元的有效面積的整體尺寸和第二類型的單元的有效面積的整體尺寸分別和第一類型的單元和第二類型的單元的數(shù)量成正比。根據(jù)一個實施方式，第一類 型的晶體管單元的有效面積的整體尺寸與第二類型的晶體管單元的有效面積的整體尺寸之間的Acon/Aca尺寸比在10 I和I : 10之間，特別是2 I和I : 2之間，或者甚至I. 5 I 和 I : I. 5 之間。參考圖22示出的另一示例，MOSFET包括p (p彡2)個控制端子G2i和G2p。每個控制端子G2i和G2P用于控制一組第二類型的單元的耦合配置的工作狀態(tài)，其中，每個組包括至少一個第二類型的單元。在圖22示出的MOSFET中，通過調節(jié)在第一工作狀態(tài)和第二工作狀態(tài)操作的第二類型的單元的數(shù)量，導通電阻和導通電容可以分別調節(jié)為P+1個不同的值。在前面說明的實施方式中，耦合配置40的作用類似開關，其根據(jù)施加到控制端子的驅動信號將補償區(qū)31電連接至本體區(qū)13、源區(qū)12和源電極51中的一個或者使補償區(qū)浮置。根據(jù)圖23示出的另一實施方式，耦合配置40還控制可在補償區(qū)31和本體區(qū)13、源區(qū)12和源電極51中的一個之間流動的電流。因此，耦合配置40也可被實施為具有受控于施加到控制端子G2的控制信號的電阻的可變電阻器。當可變電阻器的電阻被控制為很高，補償區(qū)31在MOSFET導通時不放電或者非常慢地放電，而在電阻為低時補償區(qū)31快速放電。該可變電阻器可被實施為具有圖8中示出的控制電極41和電介質，其中，可以通過適當?shù)剡x擇施加到控制電極41的驅動電位來調節(jié)補償區(qū)31與本體區(qū)13或源電極之間的電阻。MOSFET的輸出電容Cqss不僅影響MOSFET的開關損耗，而且還影響MOSFET的動態(tài)行為，諸如，在MOSFET導通和截止時，通過MOSFET的負載電流和漏源電壓的上升和下降沿的坡度，其中，低輸出電容Cres可以產生陡峭的坡度。將可以從補償區(qū)31流出的放電電流的最大值調節(jié)到一個低值，可以產生在開關時的低的輸出電容，并且因此可以產生陡峭的開關坡度。然而補償區(qū)31過一會放電，使得在開關后一個延遲時間之后的低導通電阻。耦合配置還可以實施為具有能夠根據(jù)施加到控制端子G2的控制信號而控制和限制補償區(qū)31與源電極51、本體區(qū)13、源區(qū)12和柵電極21中的一個之間的電流的電路元件。具體地，耦合配置可被構造為將流到或流自補償區(qū)的電流限制到取決于控制端子上的控制信號的最大值。常規(guī)的可控限流器可以在該連接中使用。參考前面所說明的，在電阻損失和電容損失之間存在折衷，其中，折衷取決于晶體管的負載情況。例如，負載情況是由流經(jīng)處于其導通狀態(tài)的晶體管的電流所限定的，和/或是由晶體管操作的開關頻率所限定的。例如，在負載電流較高時，需要降低導通電阻以降低電阻損耗，即使這使得總開關損耗小幅增加。雖然電容損耗和電流無關，但過渡階段中的開關損耗在導通期間或者在截止期間在聞負載電流時會增加。歐姆損耗主占聞負載電流時的總損耗，因為他們以負載電流的平方增大。因此，根據(jù)一個實施方式，MOSFET被操作為隨著負載電流增加，導通電阻降低，而隨著開關頻率增加，輸出電容降低。導通電阻能夠通過驅動第二類型的晶體管單元而降低，從而以第一工作狀態(tài)工作的單元的數(shù)量增加。輸出電容能夠通過驅動第二類型的晶體管單元而降低，從而以第二工作狀態(tài)工作的單元的數(shù)量增加。圖24示出了包括多個器件單元(晶體管單元)的晶體管器件(具體是垂直M0SFET) 的一部分的垂直截面圖。在本實施方式中，每個晶體管單元包括漏區(qū)14、漂移區(qū)11、源區(qū)12、以及鄰接源區(qū)12并將源區(qū)12與漂移區(qū)11分隔的本體區(qū)13。在圖24中以點劃線表示一個晶體管單元(根據(jù)圖24點劃線中的結構也可以表示一個“半單元”)。單個的晶體管單元共享漂移區(qū)11和漏區(qū)14。漏區(qū)14可以鄰接漂移區(qū)11 (如圖所示)。根據(jù)另一實施方式(未示出)，與漂移區(qū)11摻雜類型相同但是摻雜程度更高的場停止(field-stop)區(qū)可被配置在漂移區(qū)11和漏區(qū)14之間。每個晶體管單元還包括臨近本體區(qū)13并且通過柵電介質22與本體區(qū)13絕緣的柵電極21。柵電極21在圖24的實施方式中是溝槽電極，它是配置在半導體本體100的溝槽中，并且在半導體本體100的垂直方向上沿著本體區(qū)13從源區(qū)12擴展進漂移區(qū)11的柵電極21。各晶體管單元的柵電極21電連接至柵端子G (只在圖24中示意性地示出)。在圖24的半導體器件中，如同前面解釋的和后面解釋的每一個半導體器件，漂移區(qū)11，可以在漏區(qū)14和補償區(qū)31之間具有與在兩個相鄰補償區(qū)31之間的漂移區(qū)11的摻雜濃度不同的摻雜濃度的漂移區(qū)部分11’。根據(jù)一個實施方式，漂移區(qū)部分11’中的摻雜濃度低于兩個相鄰補償區(qū)31之間的漂移區(qū)11的摻雜濃度。參考圖24，每個晶體管單元還包括補償區(qū)31。補償區(qū)31具有與漂移區(qū)11的摻雜類型互補的摻雜類型，并且與漂移區(qū)11形成p_n結。兩個(或更多)晶體管單元可以共享一個補償區(qū)31。這在圖24中示出，其中，兩個相鄰晶體管單元共享一個補償區(qū)31。另外，兩個以上晶體管單元可以共享一個柵電極21。在圖24的實施方式中，兩個晶體管單元共享一個柵電極21。每個晶體管單元的源區(qū)12和本體區(qū)13連接至源端子S。在圖24中，示意性地示出了電連接到一個晶體管單元的源區(qū)12和本體區(qū)13的源電極51。可選地，與本體區(qū)13摻雜類型相同但是摻雜程度更高的接觸區(qū)15配置在本體區(qū)13和源電極51之間。參考圖24，耦合配置40連接在補償區(qū)31和源端子S之間。每個耦合配置40包括與補償區(qū)31相同摻雜類型并且連接在補償區(qū)31和源端子S之間的溝道區(qū)43?？蛇x地，與溝道區(qū)43相同摻雜類型但是比溝道區(qū)43更高地摻雜的接觸區(qū)46被用于連接溝道區(qū)43至源端子S。溝道區(qū)43的摻雜濃度例如介于lE14cm_3和lE17cm_3之間，而接觸區(qū)46的摻雜濃度例如介于IElScnT3和lE21cm_3之間?？刂贫俗?1臨近溝道區(qū)43并且通過電極電介質42與溝道區(qū)43電絕緣。在本實施方式中，控制電極41包括在半導體本體100的水平方向上具有距離的至少兩個控制電極部分，并且溝道區(qū)41位于兩者之間。耦合配置被配置在半導體本體100的表面的區(qū)域中，其中，溝道區(qū)43在該表面上與源端子S電連接。從該表面上看去，補償區(qū)31位于低于溝道區(qū)43處。此外，在圖24的實施方式中，本體區(qū)13通過控制電極41和控制電極電介質42與溝道區(qū)43分離，并且補償區(qū)31與本體區(qū)13具有距離?？刂齐姌O41、控制電極電介質42和溝道區(qū)43形成晶體管，具體地說，耗盡晶體管，其連接在補償區(qū)31與控制端子G2之間。該晶體管通過連接至控制電極41的控制端子G2來控制。盡管耦合區(qū)的晶體管實施為圖24的實施方式中以及以下說明的其他實施方式中的耗盡晶體管，但是該晶體管不限于實施為耗盡晶體管，而是也可以實施為任何其他類型的晶體管，諸如增強晶體管或JFET (結型FET)。該晶體管在下文中將被稱作耦合晶體管，其可以操作為當溝道區(qū)43被耗盡(夾斷)時將補償區(qū)31與源端子S隔離、或當溝道區(qū)43未被耗盡(未夾斷)時將補償區(qū)31與源端子 S耦合的開關。在n型MOSFET中，耦合配置40的耦合晶體管是p型晶體管。該耦合晶體管可以通過將以源端子S為基準的控制電壓施加至控制端子G2來控制。以下說明了耦合晶體管的操作原理。僅僅是為了說明的目的，假設該晶體管是P型耗盡晶體管。耦合晶體管具有閾值電壓，該閾值電壓是當施加在控制端子G2與源端子S之間時使耦合晶體管開始導通的電壓。P型耗盡晶體管的閾值電壓是當控制電壓低于閾值電壓時使晶體管導通的正電壓。耦合晶體管可以操作為開關，其或者截止，或者利用低導通電阻導通。當耦合晶體管截止時，補償區(qū)31浮置，而當耦合晶體管導通時，補償區(qū)連接至源端子。p型耗盡型晶體管可以通過施加比閾值電壓高的控制電壓(截止電壓)而截止，并且可以通過施加明顯低于閾值電壓并且在飽和區(qū)操作晶體管的控制電壓(導通電壓)、以低導通電阻而導通。根據(jù)一個實施方式，截止電壓是O。耦合晶體管的閾值電壓可以通過溝道區(qū)43的摻雜濃度、溝道區(qū)43的寬度和控制電極電介質42的厚度來調節(jié)。溝道區(qū)43的寬度對應于控制電極41的相對部分之間的距離。當摻雜濃度增加時，閾值電壓增大，并且當溝道區(qū)43的寬度增加時，閾值電壓增大。閾值電壓例如是5V與15V之間的電壓。根據(jù)另一實施方式，耦合配置的晶體管不操作為開關，而是操作為參考圖23所述的方式的可變電阻器。耦合晶體管可以通過施加在導通電壓與截止電壓之間的控制電壓而操作為可變電阻器，其中電阻隨著控制電壓接近閾值電壓而增大。圖25示出了圖24的晶體管器件的一個晶體管單元的等效電路圖。該等效電路圖包括增強型MOSFET 2。參考圖24，該增強型MOSFET由柵電極21、柵電介質22、源區(qū)12、本體區(qū)13和漂移區(qū)11中鄰接本體區(qū)13的部分形成。JFET 3與增強型MOSFET 2的漏源路徑串聯(lián)連接。JFET 3由漂移區(qū)11、補償區(qū)31和漏區(qū)14形成，其中補償區(qū)31形成JFET 3的柵區(qū)。增強型MOSFET 2和第一 JFET 3串聯(lián)連接在晶體管器件的負載端子(在圖24的實施方式中為源和漏端子S、D)之間。參考圖25，耗盡型晶體管，具體地說，耗盡型M0SFET，連接在源端子S與JFET 3的柵極之間。該耗盡型晶體管是耦合配置的耦合晶體管，并且由控制電極41、控制電極電介質42和溝道區(qū)43構成。該耗盡型晶體管4的柵連接至控制端子G2。該耗盡型晶體管是圖25的實施方式中的p型耗盡型晶體管。
參考圖24，可以在晶體管器件中實現(xiàn)多個晶體管單元(其中各個晶體管單元均具有根據(jù)圖25的等效電路圖)。根據(jù)一個實施方式，連接在補償區(qū)31與源端子S之間的耦合晶體管具有相同的閾值電壓。根據(jù)另一實施方式，具有至少兩組不同的補償區(qū)31，其中將一組的補償區(qū)耦合至源端子S的耦合晶體管具有與將另一組的補償區(qū)31耦合至源端子S的耗盡型晶體管的閾值電壓不同的閾值電壓。由此實現(xiàn)的晶體管器件的操作原理與圖22的晶體管器件的操作原理類似，不同之處在于根據(jù)圖24的晶體管器件僅需要一個控制電壓，其中各個耦合晶體管根據(jù)控制電壓是低于還是高于各個耦合晶體管的閾值電壓而被導通或截止。如同圖22的晶體管器件中，圖24的晶體管器件可以選擇性地包括將它們的補償區(qū)永久耦合至源和柵端子之一的常規(guī)晶體管單元。根據(jù)又一實施方式，各個晶體管單元的耦合晶體管均具有相同的閾值電壓，并且設置了至少兩個用于施加不同的控制電壓的控制端子。以此實現(xiàn)的晶體管器件的操作原理對應于圖21的晶體管器件的操作原理。
圖26和圖27示出了圖24的晶體管器件的兩個不同的實施方式的橫截面圖。在各個實施方式中，晶體管單元是具有細長的源區(qū)12并且具有細長的柵電極21的細長的晶體管器件。在圖26所示的實施方式中，各個耦合晶體管的控制電極部41是細長的電極。因此，溝道區(qū)46也是細長的半導體區(qū)，其基本上與源區(qū)12平行。在該實施方式中，補償區(qū)31(圖26中看不見)也是細長的半導體區(qū)。在圖27的實施方式中，補償區(qū)31 (圖27中的虛線所示)是細長的半導體區(qū)。然而，一個補償區(qū)31通過幾個耦合晶體管耦合至源端子S，其中各個耦合晶體管具有環(huán)形的控制電極41，各個控制電極41圍繞一個溝道區(qū)46?？刂齐姌O的環(huán)的具體形式是任意的。圖28示出了圖24的晶體管器件的變形。在圖28的實施方式中，溝道區(qū)43通過具有與溝道區(qū)43和補償區(qū)31相同的摻雜類型、但是摻雜濃度更高的連接區(qū)47電連接至補償區(qū)31。連接區(qū)47的摻雜濃度例如是約lE17cm_3。在圖28中，以及在以下說明的其他截面圖中，晶體管器件的漏區(qū)未示出。圖29示出了包括帶有耦合晶體管的耦合配置的晶體管器件的又一實施方式。在該實施方式中，耦合配置40連接在本體區(qū)13與補償區(qū)31之間，其中，在半導體本體的垂直方向上將補償區(qū)31配置在本體區(qū)13以下。溝道區(qū)43的一端鄰接本體區(qū)13，而溝道區(qū)43的另一端鄰接補償區(qū)31或可選擇的連接區(qū)47?？蛇x擇的連接區(qū)47具有與補償區(qū)31和溝道區(qū)43相同的摻雜類型，但其具有更高摻雜濃度。參照圖29，將耦合晶體管的控制電極41實施為一溝槽電極，該溝槽電極從半導體本體100分別貫穿本體區(qū)13和溝道區(qū)43，一直延伸至或延伸進補償區(qū)31或可選擇的連接區(qū)47。控制電極41通過控制電極電介質42與這些半導體區(qū)介電絕緣。在圖29的實施方式中，將(增強型MOSFET的)柵電極21實施為一平面電極，該平面電極位于半導體本體100的表面上，并在半導體本體100的橫向上從源區(qū)12沿著本體區(qū)13延伸至漏區(qū)11，而且通過柵電介質22與這些半導體區(qū)介電絕緣。在該實施方式中，漏區(qū)11的一部分延伸至半導體本體100的表面。圖29的晶體管器件的工作原理相當于圖24和圖28的晶體管器件的工作原理。即，帶有耦合晶體管的耦合配置40提供開關或者提供源端子S與補償區(qū)31之間的可變電阻器，而源端子S通過接觸區(qū)15電連接至本體區(qū)13，其中，該可變電阻器的電阻可通過施加在控制端子G2與源端子S之間的控制電壓來調節(jié)。當該控制電壓的大小高于耗盡型晶體管的閾值電壓時，補償區(qū)31浮置(與本體區(qū)13電隔離)。當控制電壓低于閾值電壓時，耗盡型晶體管充當如參照圖23和圖24所闡述的電阻器。圖30示出了帶有包括耦合晶體管的耦合配置40的晶體管器件的又一實施方式。在該實施方式中，將柵電極21實施為一溝槽電極,該溝槽電極從半導體本體100的表面貫穿源區(qū)12和本體區(qū)13，一直延伸至或延伸進漏區(qū)11。補償區(qū)31在半導體本體100的橫向上與柵電極21具有距離。將耦合配置40的控制電極41實施為一平面電極，該平面電極位于半導體本體100的表面上，并在半導體本體100的橫向上從接觸區(qū)15沿著溝道區(qū)43延伸至補償區(qū)31?？蛇x擇地，在半導體本體100的表面區(qū)域中，與溝道區(qū)43相同摻雜類型的但摻雜濃度更高的連接區(qū)47鄰接溝道區(qū)43。與之前所闡述的實施方式類似，本體區(qū)13與補償區(qū)31具有距離。圖31示出了晶體管器件的又一實施方式。圖31的晶體管器件基于圖24的晶體管器件，并且與圖24的晶體管器件的不同之處在于電連接至源端子S的場電極25和48分別位于柵電極21和控制電極41以下。場電極25和48通過場電極電介質26和49與周圍 的半導體區(qū)介電絕緣。在柵電極21以下的場電極26與漏區(qū)11鄰近，而在控制電極41以下的場電極48在一側上與補償區(qū)31鄰近，并在另一側上與漏區(qū)11鄰近。場電極25和48具有屏蔽功能，且在晶體管器件處于截止狀態(tài)時保護柵電介質22和控制電極電介質42不受介電場作用。場電極25和48與源端子S之間的連接僅在圖31中示意性示出。援引參照圖24提供的說明，耦合配置40的耦合晶體管可作為可變電阻器來工作，該可變電阻器不完全夾斷補償區(qū)31與源端子S之間的電連接。在補償區(qū)31與源端子S之間提供可變電阻器的效果已參照圖23進行了說明。援引該描述，當晶體管器件從截止狀態(tài)切換至導通狀態(tài)時，補償區(qū)31放電的速率可通過施加至控制端子G2的控制電壓來調節(jié)。當可變電阻器被調節(jié)為具有很高電阻值時，諸如當耦合晶體管將溝道區(qū)43完全夾斷時，補償區(qū)31在晶體管器件開啟時無法放電。然而，當補償區(qū)31與源端子S之間的溝道區(qū)未被完全夾斷時(即當控制電壓低于耦合晶體管的閾值電壓時)，補償區(qū)31在MOSFET開啟時放電，其中，該動態(tài)放電過程由(可實施為耗盡型晶體管的)可變電阻器的電阻值來限定。在該情況下，可變電阻器決定了在預定時段內可從補償區(qū)向源端子流動的電荷量，其中，電荷流向補償區(qū)31，直到補償區(qū)31被完全放電。圖32示出了晶體管器件的又一實施方式。在該晶體管器件中，在已開啟晶體管器件之后的預定時段內，不僅能控制可流向補償區(qū)31的電荷量，而且從補償區(qū)31流出的電荷總量也能受控制。在已開啟晶體管器件之后，控制從補償區(qū)31流出的電荷可以調節(jié)輸出電容，并因此調節(jié)晶體管器件的導通電阻。盡管在之前所闡述的實施方式中，補償區(qū)31或者被留作浮置(導致低輸出電容但高導通電阻)或者放電(其中，補償區(qū)31放電的速率可以改變)，但圖32的晶體管器件的補償區(qū)31可部分放電。因此，可以連續(xù)改變晶體管器件的輸出電容和導通電阻。在已開啟晶體管器件之后，從補償區(qū)31流出的電荷量通過耦合配置中的兩個耦合晶體管，即之前所闡述的耦合晶體管(以下將稱其為第一耦合晶體管)和第二耦合晶體管來控制。在圖32的實施方式中，將第一耦合晶體管實施為耗盡型晶體管。圖32的實施方式基于圖24的實施方式，從而已闡述的關于圖24的晶體管器件的單個特征的一切均因此而適用于圖32的晶體管器件。與圖24的晶體管器件類似，可采用具有同等閾值電壓的第一耦合晶體管、采用具有不同閾值電壓的第一耦合晶體管、以及采用一個或多個控制端子G2來實現(xiàn)圖32的晶體管器件。在圖32的實施方式中，第二耦合晶體管也被實施為耗盡型晶體管，且其包括鄰近第二溝道區(qū)63并通過第二控制電極電介質62與第二溝道區(qū)63介電絕緣的第二控制電極61。第二溝道區(qū)63鄰接溝道區(qū)43 (以下將稱其為第一溝道區(qū))。在圖32的實施方式中，第二控制電極61在半導體本體100的垂直方向上位于第一控制電極41以下，并通過電介質層與第一控制電極41介電絕緣。第一溝道區(qū)43直接或通過可選擇的接觸區(qū)46連接至源端子S，以及第二溝道區(qū)63連接在第一溝道區(qū)43與補償區(qū)31之間。然而，可將具有連接在源端子S與補償區(qū)31之間的第一和第二溝道區(qū)43和63的順序變?yōu)楸疚南旅孢€將闡述的那樣。第一和第二耦合晶體管可以是相同類型的晶體管。然而，也可將這些耦合晶體管實施為不同類型的晶體管。在圖32的實施方式中，晶體管器件還包括連接至源端子S且位于柵電極21以下的場電極25。然而，該場電極25是可選的。 圖33示出了圖32的晶體管器件的一個晶體管單元的等效電路圖。圖33的等效電路圖基于圖25的等效電路圖，且另外還包括在JFET 3的柵區(qū)與源端子S之間與第一耦合晶體管4串聯(lián)的第二耦合晶體管6。也將第二耦合晶體管6實施為耗盡型晶體管，具體地，實施為P型耗盡型晶體管。參照圖32，該第二耦合晶體管6由第二控制電極61、第二控制電極電介質62和第二溝道區(qū)63來形成。第二溝道區(qū)63的摻雜濃度可相當于第一溝道區(qū)43的摻雜濃度，或者可與第一溝道區(qū)43的摻雜濃度不同。第二耦合晶體管的閾值電壓可通過第二溝道區(qū)63和/或第二控制電極61的至少兩個相對部分之間的距離和/或電介質層62的厚度來調節(jié)，而第二控制電極63配置在這兩個相對部分之間。以下將闡述圖32和圖33的晶體管器件的工作原理。出于闡述的目的，假設晶體管器件處于截止狀態(tài)，從而已給補償區(qū)31充電。當通過在柵端子G與源端子S之間施加合適的驅動電壓來開啟晶體管器件時，控制端子G2與源端子S之間的控制電壓決定了第一耦合晶體管的電阻，并因此限定了在預定時段內可在補償區(qū)31與源端子S之間流動的電荷量。第二耦合晶體管6限定了可在補償區(qū)31與源端子S之間轉移電荷的時段的持續(xù)時間。該第二耦合晶體管6通過柵端子G來控制，并在柵端子G與源端子S之間的電壓達到第四晶體管6的閾值電壓時關閉。當晶體管器件處于導通狀態(tài)時，調節(jié)第四晶體管6的閾值電壓，使得其低于最終施加在柵端子G與源端子S之間的電壓。例如，在晶體管器件的導通狀態(tài)下，施加在柵端子G與源端子S之間的電壓(柵源電壓)在5V與20V之間，特別地，在IOV與15V之間。耦合配置40的第二耦合晶體管的閾值電壓低于該電壓。當要開啟該晶體管器件時，將柵源電壓從截止值增大到導通值。該截止值例如在n型晶體管器件中為0V，以及該導通值相當于之前所闡述的最終值。當柵源電壓增加時，耦合配置的第二晶體管開啟，直到柵源電壓達到該第二耦合晶體管的閾值。在第二耦合晶體管夾斷之前的時段內，補償區(qū)31可放電，其中，在預定時段內從補償區(qū)31流向源端子S的電荷量由耦合配置40的第一耦合晶體管限定。在第二晶體管已夾斷之后，補償區(qū)31獨立于施加在控制端子G2與源端子S之間的控制電壓而不再放電。這樣，在該實施方式中，當已開啟晶體管器件之后，保持在補償區(qū)中的電荷量可通過第一和第二耦合晶體管來控制。圖34示出了根據(jù)另一實施方式的晶體管器件的垂直截面視圖。圖34的晶體管器件以圖32的晶體管器件為基礎，另外包括處于第二溝道區(qū)63和補償區(qū)31之間的連接區(qū)47。該連接區(qū)47與補償區(qū)31以及第一溝道區(qū)43和第二溝道區(qū)63的摻雜類型相同，不過摻雜程度更高。圖35示出了根據(jù)另一實施方式的晶體管器件的垂直截面視圖。在該實施方式中，第一溝道區(qū)43被配置在第二溝道區(qū)63和補償區(qū)31之間。溝道區(qū)63或直接或介由可選的接觸區(qū)65而連接至源極端子S，其中該可選的接觸區(qū)65與第二溝道區(qū)63的摻雜類型相同，但程度更高。第一溝道區(qū)43和補償區(qū)31之間的連接區(qū)47是可選的。圖36中示出了圖35的晶體管器件的一個晶體管單元的等效電路圖。該等效電路圖對應于圖33的等效電路圖，區(qū)別在于，在源極端子S與JFET3的柵區(qū)(補償區(qū)31)之間具 有兩個耦合晶體管的串聯(lián)電路中，第一和第二耦合晶體管4、6的順序互換。圖37示出了晶體管器件的另一實施方式。在該實施方式中，柵電極21被實施為溝槽電極，并在該溝槽的一側鄰近體區(qū)13，在溝槽的另一側鄰近第二溝道區(qū)63。因此，柵電極21同時用作MOSFET的柵電極和該稱合配置(coupling arrangement) 40的第二稱合晶體管的第二控制電極。第一控制電極41定位于柵電極21以下，并鄰接第一溝道區(qū)43。第一溝道區(qū)43鄰接第二溝道區(qū)63，并且或直接或介由可選的連接區(qū)47而連接至補償區(qū)31。與參照圖32、34和35說明的實施方式一樣，補償區(qū)31與半導體本體100的表面具有距離。圖38示出了具有包含兩個晶體管的耦合配置40的晶體管器件的另一實施方式。在該實施方式中，與圖37的實施方式一樣,柵電極21形成MOSFET的柵電極和該稱合配置的第二晶體管的第二控制電極。柵電極21和耦合配置40的第一晶體管的控制電極41在半導體本體100的橫向方向上隔開，均被實施為溝槽電極。柵電極21在溝槽的一側上鄰近體區(qū)13，并在溝槽的另一側上鄰近第二溝道區(qū)63。第二溝道區(qū)63在半導體本體100的橫向方向上鄰接第一溝道區(qū)43。第一和第二溝道區(qū)43、63都在源極端子S和補償區(qū)31之間連接，其中，溝道區(qū)43、63與源極端子之間以及溝道區(qū)43、63與補償區(qū)31之間的連接區(qū)46和47分別是可選的。在該半導體器件中，控制電極41控制在該半導體器件處于截止狀態(tài)時的第一溝道區(qū)43中的溝道，具體來說，控制該溝道的電阻(阻抗)?？刂齐姌O41和柵電極21之間的距離、第一和第二溝道區(qū)43、63的摻雜濃度以及介電層42的厚度可進行選擇，以使在半導體器件處于導通狀態(tài)時，柵電極21夾斷第一溝道區(qū)43和第二溝道區(qū)63。雖然上文已經(jīng)披露了本發(fā)明的各種示例性實施方式，但對于本領域技術人員來說容易明白，在不脫離本發(fā)明的精神和范圍的情況下，可做出各種改變和變更來實現(xiàn)本發(fā)明的某些優(yōu)勢。對于本領域技術人員來說顯而易見的是，實現(xiàn)相同功能的其他部件是可以適當?shù)靥鎿Q的。應該指出，即便沒有明確提及，參照特定

的特征也可與其他附圖中的特征相結合。此外，本發(fā)明的方法既可以完全通過采用合適的處理器指令的軟件實現(xiàn)，也可以通過利用硬件邏輯與軟件邏輯結合來達成相同結果從而混合實現(xiàn)。對本發(fā)明做出的這些改變都落入本發(fā)明權利要求的保護范圍以內。
權利要求
1.一種半導體器件，至少包括一個器件單元，所述器件單元包括 半導體本體(100)中的源區(qū)(12)、漏區(qū)(14)、本體區(qū)(13)以及漂移區(qū)(11)，其中，所述本體區(qū)(13)被配置在所述源區(qū)(12)和所述漏區(qū)(14)之間，并且所述漂移區(qū)(11)被配置在所述本體區(qū)(13)和所述漏區(qū)(14)之間； 補償區(qū)(31)，鄰接所述漂移區(qū)(11)； 源電極(51)，與所述源區(qū)(12)和所述本體區(qū)(13)電接觸； 柵電極(21)，被配置為鄰近所述本體區(qū)(13)，并且通過柵電介質(22)與所述本體區(qū)(13)介電絕緣； 耦合配置(40)，包括控制端子(G2)，并且被構造為根據(jù)在所述控制端子(G2)處接收到的控制信號將所述補償區(qū)(31)電耦合至所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個。
2.根據(jù)權利要求I所述的半導體器件，其中，所述耦合配置還包括 電子開關，連接在所述本體區(qū)(13)和所述源電極(51)之間。
3.根據(jù)權利要求I所述的半導體器件，其中，所述耦合配置還包括 控制電極(41 )，電連接至所述控制端子(G2 )，并且穿過所述漂移區(qū)(11)的一部分在所述本體區(qū)(13)和所述補償區(qū)(31)之間延伸； 控制電極電介質(42)，使所述控制電極(41)與所述漂移區(qū)(11)、所述本體區(qū)(13)和所述補償區(qū)(31)介電絕緣。
4.根據(jù)權利要求I所述的半導體器件，其中，所述耦合配置(40)被構造為調節(jié)或控制所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個與所述補償區(qū)(31)之間的電流。
5.根據(jù)權利要求I所述的半導體器件，其中，所述耦合配置(40)還包括可變電阻器。
6.根據(jù)權利要求I所述的半導體器件，其中，所述耦合配置(40)被構造為將所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個與所述補償區(qū)(31)之間的電流限制至依賴于所述控制信號的最大電流。
7.根據(jù)權利要求I所述的半導體器件，還包括 多個器件單元，所述多個晶體管單元具有公共漂移區(qū)(11 )、公共漏區(qū)(14)，并且將它們的柵電極(21)連接至公共柵端子(G)。
8.根據(jù)權利要求7所述的半導體器件，其中，所述多個器件單元的耦合配置將它們的控制端子連接至公共控制端子(G2 )。
9.根據(jù)權利要求7所述的半導體器件，其中，所述多個器件單元被細分為p組器件單元，p ^ 2，每組器件單元具有組控制端子，并且每組中的器件單元將它們的控制端子連接至相應的組控制端子。
10.根據(jù)權利要求I所述的半導體器件，還包括至少一個另外的器件單元，所述至少一個另外的器件單元包括 另外的源區(qū)、另外的漏區(qū)、另外的本體區(qū)和另外的漂移區(qū)，其中，所述另外的本體區(qū)被配置在所述另外的源區(qū)和所述另外的漂移區(qū)之間，并且所述另外的漂移區(qū)被配置在所述另外的本體區(qū)和所述另外的漏區(qū)之間； 另外的源電極，電接觸所述源區(qū)和所述本體區(qū)；另外的柵電極，被配置為鄰近所述本體區(qū)，并且通過另外的柵電介質與所述另外的本體區(qū)介電絕緣； 另外的補償區(qū)，被配置在所述漂移區(qū)中，并且電連接至所述另外的源區(qū)、所述另外的本體區(qū)、所述另外的源電極和所述另外的柵電極中的一個。
11.根據(jù)權利要求10所述的半導體器件，其中，所述至少一個器件單元和所述至少一個另外的器件單元將所述柵電極和所述另外的柵電極連接至公共柵端子。
12.根據(jù)權利要求10所述的半導體器件， 其中，所述至少一個晶體管單元的漂移區(qū)和所述至少一個另外的晶體管單元的另外的漂移區(qū)構成公共漂移區(qū)；并且 其中，所述至少一個晶體管單元的漏區(qū)和所述至少一個另外的晶體管單元的另外的漏區(qū)構成公共漏區(qū)。
13.根據(jù)權利要求I所述的半導體器件，其中，所述耦合配置還包括 至少一個第一耦合晶體管(4)，具有耦合在所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個與所述補償區(qū)(31)之間的第一溝道區(qū)(43)，并且具有耦合至所述控制端子的第一控制電極(41)。
14.根據(jù)權利要求I所述的半導體器件，其中，所述至少一個第一耦合晶體管(4)是耗盡型晶體管。
15.根據(jù)權利要求I所述的半導體器件，其中，所述至少一個第一耦合晶體管(4)是耗盡型 MOSFET。
16.根據(jù)權利要求13所述的半導體器件，其中，所述柵電極(21)和所述控制電極(41)中的至少一個是在所述半導體本體(100)的垂直方向上延伸的溝槽電極。
17.根據(jù)權利要求13所述的半導體器件，其中，所述柵電極(21)和所述第一控制電極(41)中的至少一個是被配置在所述半導體本體(100)的表面上方的平面電極。
18.根據(jù)權利要求13所述的半導體器件， 其中，所述補償區(qū)(31)在所述半導體本體的垂直方向上鄰近所述溝道區(qū)(43)。
19.根據(jù)權利要求18所述的半導體器件， 其中，所述第一溝道區(qū)(43)在所述半導體本體的垂直方向上鄰近所述本體區(qū)(13)。
20.根據(jù)權利要求18所述的半導體器件，其中，所述第一溝道區(qū)(43)在所述半導體本體(100)的橫向方向上鄰近所述本體區(qū)(13)，并且通過所述第一控制電極(41)與所述本體區(qū)(13)分隔開。
21.根據(jù)權利要求13所述的半導體器件， 其中，所述補償區(qū)(31)在所述半導體本體(100)的橫向方向上鄰近所述溝道區(qū)(43)。
22.根據(jù)權利要求13所述的半導體器件，其中，所述多個第一耦合晶體管被耦合在所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個與所述補償區(qū)(31)之間，并且具有耦合至所述控制端子的第一控制電極(41)。
23.根據(jù)權利要求13所述的半導體器件，還包括， 至少一個第二耦合晶體管(6)，具有耦合在所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個與所述補償區(qū)(31)之間的第二溝道區(qū)(63)，并且具有耦合至所述柵電極(21)的第二控制電極(61)。
24.根據(jù)權利要求23所述的半導體器件，其中，所述至少一個第二耦合晶體管(4)是耗盡型晶體管。
25.根據(jù)權利要求24所述的半導體器件，其中，所述至少一個第二耦合晶體管(4)是耗盡型 MOSFET。
26.根據(jù)權利要求23所述的半導體器件，其中，所述第一和第二耦合晶體管(4，6)的溝道區(qū)(43，63)被串聯(lián)配置在所述本體區(qū)(13)、所述源區(qū)(12)、所述源電極(51)和所述柵電極(21)中的至少一個與所述補償區(qū)(31)之間。
27.根據(jù)權利要求23所述的半導體器件，其中，一個電極構成所述柵電極(21)和所述第二耦合晶體管(6)的所述第二控制電極。
28.根據(jù)權利要求13所述的半導體器件，還包括 并聯(lián)連接的多個晶體管單元。
29.根據(jù)權利要求28所述的半導體器件，其中，至少兩個不同晶體管單元的第一耦合 晶體管具有不同的閾值電壓。
30.一種半導體器件，包括至少一個第一類型的晶體管單元和至少一個第二類型的晶體管單元， 所述至少一個第一類型的晶體管單元包括 第一源區(qū)、第一漏區(qū)、第一本體區(qū)和第一漂移區(qū)，其中， 所述第一本體區(qū)被配置在所述第一源區(qū)和所述第一漂移區(qū)之間，并且所述第一漂移區(qū)被配置在所述第一本體區(qū)和所述第一漏區(qū)之間； 第一柵電極，被配置為鄰近所述第一本體區(qū)，并且通過第一柵電介質與所述第一本體區(qū)介電絕緣； 第一源電極，電接觸所述第一源區(qū)和所述第一本體區(qū)； 第一補償區(qū)，被配置在所述第一漂移區(qū)中，并且電連接至所述第一本體區(qū)、所述第一源區(qū)和所述第一柵電極中的至少一個， 并且，所述至少一個第二類型的晶體管單元包括 第二漏區(qū)、第二本體區(qū)和第二漂移區(qū)，其中，所述第二漂移區(qū)被配置在所述第二本體區(qū)和所述第二漏區(qū)之間； 第二補償區(qū)，被配置在所述第二漂移區(qū)中，并且與所述第二本體區(qū)具有距離， 第二源電極，電接觸所述第二本體區(qū)； 耦合配置，包括控制端子，并且被構造為根據(jù)在所述控制端子處接收到的控制信號將所述第二補償區(qū)電耦合至所述第二本體區(qū)和所述第二源電極中的至少一個。
31.根據(jù)權利要求30所述的半導體器件，其中，至少一個所述第二類型的晶體管單元還包括 第二源區(qū)，被配置在所述第二本體區(qū)中，并且與所述第二漂移區(qū)具有距離； 第二柵電極，被配置為鄰近所述第二本體區(qū)，并且通過第二柵電介質與所述第二本體區(qū)介電絕緣。
32.根據(jù)權利要求30所述的半導體器件，其中，所述第一和第二類型的晶體管單元的所述第一和第二漂移區(qū)由公共漂移區(qū)形成。
33.根據(jù)權利要求30所述的半導體器件，其中，所述第一和第二類型的晶體管單元的所述第一和第二漏區(qū)由公共漏區(qū)形成。
34.根據(jù)權利要求30所述的半導體器件，其中，所述第一和第二類型的晶體管單元的所述第一和第二漂移區(qū)由公共漂移區(qū)形成。
35.根據(jù)權利要求30所述的半導體器件，其中，所述第一和第二類型的晶體管單元的所述第一和第二漏區(qū)由公共漏區(qū)形成。
36.根據(jù)權利要求30所述的半導體器件，其中，所述第一和第二類型的晶體管單元的所述第一和第二柵電極被連接至公共柵端子。
37.根據(jù)權利要求30所述的半導體器件，還包括 多個第一類型的n晶體管單元，n彡2 ;以及 多個第二類型的m晶體管單元，m彡2。
38.根據(jù)權利要求37所述的半導體器件，其中，所述第二類型的晶體管單元將它們的控制端子連接至公共控制端子。
39.根據(jù)權利要求38所述的半導體器件，其中，所述多個第二類型的m晶體管單元被細分為P組第二類型的晶體管單元，P ^ 2，每組晶體管單元具有組控制端子，并且每組中的晶體管單元將它們的控制端子連接至相應的組控制端子。
40.根據(jù)權利要求30所述的半導體器件，其中，至少一個所述第一類型的晶體管單元與一個所述第二類型的晶體管單元具有公共本體區(qū)。
41.根據(jù)權利要求30所述的半導體器件，其中，所述耦合配置被構造為調節(jié)或控制所述本體區(qū)、所述源區(qū)、所述源電極和所述柵電極中的至少一個與所述補償區(qū)之間的電流。
42.一種半導體器件，包括柵端子(G)，至少一個控制端子(G2)以及第一和第二負載端子(D，S)，并且包括至少一個器件單元，所述至少一個器件單元包括 MOSFET器件(2)，具有負載路徑和控制端子，該控制端子耦合至所述柵端子(G)； JFET器件(3)，具有負載路徑和控制端子，該負載路徑與所述MOSFET器件的負載路徑串聯(lián)連接在所述負載端子(D，S)之間； 第一耦合晶體管(4)，具有負載路徑和控制端子，該負載路徑耦合在所述源端子(S)和所述柵端子(G)中的一個與所述JFET器件的控制端子之間，并且該控制端子耦合至所述晶體管器件的所述至少一個控制端子(G2 )。
43.根據(jù)權利要求42所述的半導體器件，其中，所述第一耦合晶體管是耗盡型M0SFET。
44.根據(jù)權利要求43所述的半導體器件，其中，所述MOSFET器件(2)和所述耗盡型MOSFET具有相反的導電類型。
45.根據(jù)權利要求42所述的半導體器件，還包括 第二耦合晶體管(6)，具有負載路徑和控制端子，該負載路徑耦合在所述源端子(S)和所述柵端子(G)中的一個與所述JFET器件的控制端子之間，并且該控制端子耦合至所述晶體管器件的所述至少一個控制端子(G2 )。
46.根據(jù)權利要求45所述的半導體器件，其中，所述第二耦合晶體管是耗盡型M0SFET。
47.根據(jù)權利要求45所述的半導體器件，其中，所述第一耦合晶體管(4)和所述第二耦合晶體管(6 )將它們的負載路徑串聯(lián)連接。
48.根據(jù)權利要求42所述的半導體器件，還包括 并聯(lián)連接的多個器件單元。
全文摘要
本發(fā)明提供了一種具有可控補償區(qū)的晶體管，其包括至少一個晶體管單元，該晶體管單元包括半導體本體中的源區(qū)、漏區(qū)、本體區(qū)以及漂移區(qū)，其中，本體區(qū)被配置在源區(qū)和漏區(qū)之間，并且漂移區(qū)被配置在本體區(qū)和漏區(qū)之間。該晶體管單元還包括補償區(qū)，被配置在漂移區(qū)中；源電極，與源區(qū)和本體區(qū)電接觸；柵電極，被配置為鄰近本體區(qū)，并且通過柵電介質與本體區(qū)介電絕緣；耦合配置，包括控制端子，并且被構造為根據(jù)在控制端子處接收到的控制信號將補償區(qū)電耦合至本體區(qū)、源區(qū)、源電極和柵電極中的至少一個。
文檔編號H01L27/06GK102810552SQ20121017791
公開日2012年12月5日 申請日期2012年5月31日 優(yōu)先權日2011年5月31日
發(fā)明者弗朗茨·赫爾萊爾, 阿明·維爾梅羅特 申請人:英飛凌科技股份有限公司