專利名稱：大尺寸器件及其在后柵極工藝中的制造方法
技術領域：
本發(fā)明涉及一種集成電路器件及其制造方法。
背景技術：
半導體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速的成長。在IC發(fā)展的期間內(nèi)，當幾何 尺寸(即利用制造工藝制作的最小部件(或線))縮小時，功能密度(即，在單位芯片面積內(nèi)的互連元件數(shù))已普遍地增加。通過提高生產(chǎn)效率并且降低關聯(lián)成本，這種縮減的工藝普遍地產(chǎn)生了效益。這種按比例縮減還增加了處理和制造IC的復雜性，并且對于這些將要實現(xiàn)的改進，還需要對IC制造做出類似的改進。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供一種集成電路器件，包括設置在襯底上的柵結構；設置在襯底中的源區(qū)和漏區(qū)，其中所述柵結構介于所述源區(qū)和所述漏區(qū)之間；以及嵌入在所述柵結構中的至少一個柱狀部件。優(yōu)選地，所述柱狀部件的頂部表面與所述柵結構的頂部表面基本在同一平面上。優(yōu)選地，所述柱狀部件包括電介質(zhì)部件。優(yōu)選地，所述電介質(zhì)部件包括層間介電層的一部分、間隔件、以及前述的組合之
O優(yōu)選地，所述電介質(zhì)部件是氧化物部件。優(yōu)選地，所述柱狀部件的長度沿著與所述柵結構的長度基本垂直的方向延伸，并且所述柱狀部件的寬度沿著與所述柵結構的寬度基本垂直的方向延伸。優(yōu)選地，所述源區(qū)和所述漏區(qū)之間的所述襯底中的所述柵結構下方限定了溝道，并且所述柱狀部件的長度沿著平行于所述溝道的方向延伸。優(yōu)選地，所述柵結構包括設置在所述半導體襯底上方的柵介電層，以及設置在所述柵介電層上方的柵電極；以及所述柱狀部件延伸穿過所述柵介電層和所述柵電極。優(yōu)選地，在至少一個摻雜部件下方設置摻雜區(qū)。根據(jù)本發(fā)明的另一方面，本發(fā)明提供一種晶體管，包括柵堆疊件，所述柵堆疊件設置在半導體襯底上方；源區(qū)和漏區(qū)，所述源區(qū)和所述漏區(qū)設置在所述襯底中，其中所述柵堆疊件介于所述源區(qū)和所述漏區(qū)之間；以及電介質(zhì)部件，所述電介質(zhì)部件嵌入在所述柵堆疊件中，所述電介質(zhì)部件的頂部表面與所述柵堆疊件的頂部表面基本在同一平面上。
優(yōu)選地，嵌入在所述柵堆疊件中的所述電介質(zhì)部件延伸穿過所述柵堆疊件的柵電極和柵介電層。優(yōu)選地，所述電介質(zhì)部件的長度沿著與所述柵堆疊件的長度基本垂直的方向延伸，以及所述電介質(zhì)部件的寬度沿著與所述柵堆疊件的寬度基本垂直的方向延伸。優(yōu)選地，其中所述電介質(zhì)部件包括氧化物材料。根據(jù)本發(fā)明的又一方面，提供一種方法，包括提供半導體襯底；在所述半導體襯底上方形成具有開口的柵堆疊件；在所述柵堆疊件的所述開口中形成柱狀部件；以及利用金屬層替換所述柵堆疊的偽層。優(yōu)選地，在所述柵堆疊件的所述開口中形成所述柱狀部件包括形成用于所述柵堆疊件的間隔件，其中所述間隔件部分地填充所述開口 ；以及在所述半導體襯底上方形成層間介電層，其中所述層間介電層填充所述開口。
優(yōu)選地，其中在所述半導體襯底上方形成具有開口的柵堆疊件包括在半導體襯底上方形成柵介電層；在所述柵介電層上方形成多晶硅層；在所述多晶硅層上方形成硬掩模層；圖案化所述硬掩模層，其中所述圖案化的硬掩模層露出部分所述多晶硅層；以及蝕刻所述露出的多晶硅層以及在所述露出的多晶硅層下面的所述柵介電層，以便余留的硬掩模層、多晶硅層、以及柵介電層中包括所述開口。優(yōu)選地，其中圖案化所述硬掩模層包括在所述硬掩模層上執(zhí)行第一圖案化工藝；以及在所述硬掩模層上執(zhí)行第二圖案化工藝，其中所述第二圖案化工藝限定所述柵堆疊件中的所述開口。優(yōu)選地，所述第二圖案化工藝限定了所述開口，所述開口的長度沿著與所述柵堆疊件的長度垂直的方向延伸，并且所述開口的寬度沿著與所述柵堆疊件的寬度垂直的方向延伸。優(yōu)選地，在所述柵堆疊件的開口中形成柱狀部件包括在所述余留的硬掩模層、多晶硅層、以及柵介電層的所述開口中形成電介質(zhì)部件。優(yōu)選地，利用金屬層替換所述柵堆疊件的偽層包括利用所述金屬層替換所述多晶娃層。


當組合附圖閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。圖I是根據(jù)本公開的多個方面的集成電路器件的部分或整體俯視圖；圖2A是根據(jù)本公開的多個方面的金屬氧化物半導體電容器(MOSCAP)實施例的部分或整體俯視圖；圖2B是圖2A中的MOSCAP沿線2B-2B截取的示意性截面圖；圖2C是圖2A中的MOSCAP沿線2C-2C截取的示意性截面圖；圖3是圖2A的MOSCAP的另一實施例的俯視圖；圖4A是根據(jù)本公開的多個方面的MOSCAP的另一實施例的部分或整體俯視圖；圖4B是圖4A中的MOSCAP沿線4B-4B截取的示意性截面圖4C是圖4A中的MOSCAP沿線4C-4C截取的示意性截面圖；圖5A是根據(jù)本公開的多個方面的晶體管的部分或整體俯視圖；圖5B是圖5A中的晶體管沿線5B-5B截取的示意性截面圖；圖5C是圖5A中的晶體管沿線5C-5C截取的示意性截面圖；圖6A-11A是在制造的各個階段，圖2A-2C中MOSCAP的整體或其部分俯視圖；圖6B-11B和6C-11C分別是圖6A-11A中MOSCAP的整體或部分示意性截面圖；圖12A-15A是在制造的各個階段，圖4A-4C中MOSCAP的整體或部分俯視圖；圖12B-15B分別是圖12A-15A中MOSCAP的整體或部分示意性截面圖；以及圖15C是圖15A-15B中MOSCAP的整體或部分示意性截面圖； 圖16A-21A是在制造的各個階段，圖4A-4C中晶體管的整體或部分俯視圖；以及圖16B-21B和圖16C-21C分別是圖6A-11A中晶體管的部分或整體示意性截面圖。
具體實施例方式以下公開提供了多種不同實施例或示例，用于實現(xiàn)本公開的不同特征。以下將描述組件和布置的特定實例以簡化本公開。當然，這些僅是實例并且不旨在限制本公開。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實施例。另外，本公開可以在多個實例中重復參考符號和/或字符。這種重復用于簡化和清楚，并且其本身不表示所述多個實施例和/或配置之間的關系。此外，在此可使用諸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空間關系術語，以描述如圖中所示的一個元件或部件與另一元件或部件的關系。應當理解，除圖中所示的方位之外，空間關系術語將包括使用或操作中的裝置的各種不同的方位。例如，如果翻轉(zhuǎn)圖中所示的裝置，則被描述為在其他元件或部件“下面”或“之下”的元件將被定位為在其他元件或部件的“上面”。因此，示例性術語“在…下面”包括在上面和在下面的方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過在此使用的空間關系描述符進行相應地解釋。圖I是根據(jù)本公開的多個方面的集成電路器件100的整體或部分俯視圖。集成電路器件100是集成電路(IC)芯片、片上系統(tǒng)(SoC)、或其部分，該器件包括多個無源和有源微電子器件，例如電阻器、電容器、電感器、二極管、金屬氧化物半導體場效應晶體管(MOSFET)、互補式金屬氧化物半導體(CMOS)晶體管、高壓晶體管、高頻晶體管、其他合適的元件、或前述的組合。為清楚起見，對圖I做了簡化，以便更好理解本公開的創(chuàng)新性概念。集成電路器件100中還可以添加其他部件，并且對于集成電器件100的其他實施例，還可以替換或省略部分以下描述的部件。集成電路器件100包括至少一個有源區(qū)110，在該有源區(qū)上形成集成電路器件100的多個無源微電子器件。有源區(qū)110可以是摻雜區(qū)，例如設置在襯底(晶片)(例如硅襯底)中的η-型阱或P-型阱。通常，通過絕緣材料(例如氧化物材料)限定有源區(qū)110的邊界。例如，使集成電路器件100的有源區(qū)110由設置在襯底中的隔離結構限定，該隔離結構例如淺溝槽隔離(STI)部件和/或硅的局部氧化(LOCOS)部件。在描述的實施例中，在有源區(qū)110上設置至少一個金屬氧化物半導體電容器(MOSCAP) 120。MOSCAP 120具有半導體電極(在描述的實施例中，其由襯底形成)、金屬電極130(圖I的俯視圖中示出)、以及設置在半導體電極和金屬電極之間的介電層。介電層通常包括氧化物材料，例如氧化硅，因此使得電容器120被稱為M0SCAP。可選地，也可以利用其他介質(zhì)材料形成MOSCAP 120的介電層。相應地，雖然電容器120被稱為M0SCAP，應該理解的是，電容器可以使用設置在電容器120的電極之間的任意適合的介質(zhì)材料，而不是必須使用氧化物材料。多個觸點140和145與MOSCAP 120的多個部分連接。觸點140與有源區(qū)110中的MOSCAP 120的部分連接，并且觸點145與MOSCAP 120的金屬電極130連接。觸點140和145包括導電材料。MOSCAP 120以具有尺寸X和尺寸Y的陣列設置，其中MOSCAP陣列覆蓋集成電路器件100的區(qū)域XX Y。尺寸X約大于100 μ m。尺寸Y約大于或等于3 μ m。在一個示例中，MOSCAP陣列覆蓋約300 μ mX 20 μ m的區(qū)域。進一步，每個MOSCAP 120都被認為是一個具有尺寸X和尺寸y的大區(qū)域M0SCAP。在描述的實施例中，尺寸x的范圍約為O. 5μπι至約1“111，并且尺寸7的范圍約為34 111至約64 111。用于MOSCAP 120的其他尺寸提供取決于集成電路器件100的設計要求的“大區(qū)域M0SCAP”。 大區(qū)域MOSCAP 120提供了芯片效率。這種MOSCAP能夠提供用于能量和信號傳送或模擬、數(shù)字信號處理(DSP)、和/或無線射頻(RF)設計的噪音隔離。對于大區(qū)域M0SCAP，例如MOSCAP 120，當在后柵極工藝中制造這些MOSCAP時，出現(xiàn)了問題，其中在后柵極工藝中先形成偽柵結構(例如偽多晶硅柵)，然后去除偽柵結構并且用金屬柵結構(M0SCAP的金屬電極)代替。例如，由于MOSCAP占用了較大區(qū)域，在隨后的工藝(例如在多個化學機械拋光(CMP)工藝)中，在金屬電極中有時會出現(xiàn)凹陷。凹陷會使MOSCAP的柵極高度(M0SCAP金屬電極的高度)低于期望值。這種凹陷還會引起金屬電極功函數(shù)的改變，這會導致MOSCAP的電容-電壓(C-V)特性的改變。還會降低與MOSCAP的多個部分連接的金屬互連結構中的景深(DOF, depth of focus),造成較低的器件成品率。以下討論提供了多個MOSCAP結構，可以實現(xiàn)這些結構以減少制造MOSCAP結構期間產(chǎn)生的凹陷。圖2A是MOSCAP 200實施例的整體或其部分俯視圖，其可以被包括在圖I的集成電路器件中，例如替換MOSCAP 120。圖2B是圖2A中的MOSCAP 200沿線2B-2B截取的整體或其部分示意性截面圖；以及圖2C是圖2A中的MOSCAP 200沿線2C-2C截取的整體或其部分示意性截面圖?，F(xiàn)在同時討論圖2A-2C，為清楚起見，簡化了圖2A-2C，以更好的理解本公開的創(chuàng)新性概念。進一步，MOSCAP 200中可以添加其他部件，并且，對于MOSCAP 200的其他實施例來說，可以替換或省略以下描述的部分部件。MOSCAP 200包括襯底(晶片)210。襯底210用作MOSCAP 200的電極。在描述的實施例中，襯底210是包括硅的半導體襯底?？蛇x地或附加地，襯底210包括另一基礎半導體，例如鍺；化合物半導體，包括碳化硅、鎵砷、磷化鉀、磷化銦、砷化銦、和/或銻化銦；合金半導體，包括 SiGe、GaAsP> AlInAs、AlGaAs> GaInAs> GaInPjP / 或 GaInAsP ;或前述組合。半導體襯底210可以包括摻雜外延(epi)層、梯度半導體層、和/或覆蓋另一個不同類型的半導體層的半導體層，例如娃鍺層上的娃層。在描述的實施例中，襯底210是p-型摻雜娃襯底。襯底210摻雜的P-型摻雜物包括硼、鎵、銦、其他合適的P-型摻雜物、或前述的組合。由于描述的MOSCAP 200包括P-型摻雜襯底，以下描述的摻雜結構將統(tǒng)一理解為P-摻雜襯底。MOSCAP 200可選地包括η-型摻雜襯底，在這種情況下，以下描述的摻雜結構將統(tǒng)一理解為η-型摻雜襯底(例如，理解為具有相反導電性的摻雜結構)。襯底210可以摻雜的η-型摻雜物包括磷、砷、其他適合的η-型摻雜物、或前述的組合。取決于MOSCAP 200的設計要求，襯底210包括多個摻雜區(qū)域(例如ρ-型阱或η-型阱)。摻雜區(qū)可以摻雜ρ-型摻雜物，例如硼或BF2 ;η-型摻雜物，例如磷或砷；或前述的組合。在P-阱結構、N-阱結構、雙-阱結構中，或利用凸起結構，直接在襯底210上形成摻雜區(qū)。摻雜區(qū)可以由離子注入工藝、擴散工藝、其他適合的工藝、或前述工藝的組合形成。在描述的實施例中，襯底210包括摻雜區(qū)215和摻雜區(qū)220。摻雜區(qū)215限定襯底210的有源區(qū)。雖然摻雜區(qū)220不用作源區(qū)和漏區(qū)，但其可以限定源區(qū)和漏區(qū)。例如，MOSCAP 200的摻雜區(qū)220可以同時形成有集成電路器件100的晶體管的源區(qū)和漏區(qū)。在描述的實施例中，摻雜區(qū)215是ρ-型阱，并且摻雜區(qū)220是η-型阱。硅化物部件225與摻雜區(qū)220連接。硅化物部件225包括金屬硅化物，包括鎳硅化物、鈷硅化物、鎢硅化物、鉭硅化物、鈦硅化物、鉬硅化物、鉺硅化物、鈀硅化物、其他適合的硅化物、或前述的組合。硅化物部件225可以由自對準多晶硅化物工藝或其他適合的工 藝形成。隔離部件230設置在襯底210中。在描述的實施例中，隔離部件230限定摻雜(有源)區(qū)215的邊界。隔離部件230利用隔離技術(例如硅的局部氧化(LOCOS)和/或淺溝槽隔離(STI))限定并且電隔離多個區(qū)，例如摻雜(有源)區(qū)215。在描述的實施例中，隔離部件230是溝槽，特別是淺溝槽隔離溝槽，該溝槽中填充有介質(zhì)材料，例如氧化硅、氮化硅、氮氧化硅、其他適合的材料、或前述材料的組合?？梢杂萌我膺m合的工藝形成隔離部件230。作為示例，形成STI包括光刻工藝，在襯底中蝕刻溝槽(例如，通過利用干蝕刻和/或濕蝕刻)，并且利用一種或多種介質(zhì)材料填充溝槽(例如通過利用化學氣相沉積工藝)。例如，填充的溝槽可以具有多層結構，例如填充有氮化硅或氧化硅的熱氧化襯層。介電層235設置在包括氧化硅的襯底210上方。要說明的是，圖2Α中未示出介電層235?？蛇x地或附加地，介電層235包括氮化硅、氮氧化硅、TEOS氧化物、硅酸磷玻璃(PSG)、硼磷娃玻璃(BPSG)、氟化娃玻璃(FSG)、摻碳氧化娃、Black Diamond (California的Santa Clara的應用材料)、干凝膠、氣凝膠、氟化非晶碳、聚對二甲苯、BCB (雙苯并環(huán)丁烯)、SiLK(Michigan的Midland的Dow Chemical)、聚酰亞胺、其他適合的材料、或者前述材料的組合。介電層235可以是層間(或級間)介質(zhì)(ILD)層。介電層235由適合的工藝形成。之后，對介電層235執(zhí)行化學機械拋光工藝。觸點240延伸穿過介電層235以連接MOSCAP 200的多個部件。例如，觸點240通過硅化物部件225電連接摻雜區(qū)220。觸點240包括導電材料，例如金屬。金屬包括鋁、鋁合金(例如鋁/硅/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶硅、金屬硅化物、其他適合的金屬、或前述的組合。在示例中，觸點240是設置在襯底210上方的多層互連(MLI)的一部分。MLI與MOSCAP 200和集成電路器件100的多個部件連接，以便該多個部件分別可操作地起到MOSCAP 200和集成電路器件100的設計要求指定的作用。MLI包括多個導電部件，其可以是垂直互連件(例如觸點和/或過孔)，和/或水平互連件(例如線)。多個導電部件包括與觸點240類似的材料。在描述的實施例中，摻雜區(qū)220通過觸點240 (以及硅化物部件225)連接在一起，以形成MOSCAP 200的端子245。在MOSCAP 200運行期間，通過端子245向摻雜區(qū)220施加電壓。
MOSCAP 200包括材料層堆疊250。材料層堆疊250具有尺寸D1和尺寸D2。在描述的實施例中，尺寸D1的范圍約為O. 5μπι至I約μ m，并且尺寸D2的范圍約為3μπι至約
6μ m。材料層堆疊250包括介電層255和電極260。介電層255和電極260分別用作MOSCAP200的介質(zhì)材料和另一個電極。介電層255包括介質(zhì)材料，例如氧化硅、高_k介質(zhì)材料、其他適合的介質(zhì)材料、或前述的組合。高_k介質(zhì)材料的示例包括Hf02、HfSi0、HfSi0N、HfTa0、HfTiO, HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的高_k介質(zhì)材料、和/或前述的組合。電極260包括多晶硅和/或金屬，該金屬包括Al、Cu、Ti、Ta、W、Mo、TaN, NiSi、CoSi、TiN, WN、TiAl、TiAlN, TaCN, TaC, TaSiN、其他導電材料、或前述的組合。材料層堆疊250可以包括數(shù)個其它層，例如覆蓋層、界面層、擴散層、勢壘層、或前述的組合。在示例中，材料層堆疊250包括設置在襯底210上方的界面層(例如熱生長氧化層)、設置在界面層上方的高_k介電層、設置在高_k介電層上方的勢壘層(例如TiN層)、以及設置在高_k介電層上方的金屬層(例如鋁層)。要說明的是，在描述的實施例中，材料層堆疊250類似于晶體管的柵堆疊件(例如，介電層255類似于晶體管的柵介電層，并且電極260類似于晶體管的柵電極)。相應地，有材料層堆疊250可以同時形成有晶體管的柵堆疊 件。形成材料層堆疊250的工藝包括沉積、光刻圖案化、和/或蝕刻工藝。沉積工藝包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子CVD (HDPCVD)、金屬有機CVD (MOCVD)、遠距等離子CVD (RPCVD)、等離子增強CVD (PECVD)、低壓CVD (LPCVD)、原子層CVD (ALCVD)、大氣壓力CVD (APCVD)、噴鍍、其他適合的沉積方法、或前述的組合。光刻圖案化工藝包括光致抗蝕劑涂敷(例如，旋涂)、軟烘烤、掩模對齊、曝光、曝光后烘烤、顯影光致抗蝕劑、漂洗、干燥(例如硬烘烤)、其他適合的光刻圖案化工藝、或前述的組合?？蛇x地，可以利用其他方法執(zhí)行或替換光刻曝光工藝，其他方法包括無掩模光亥IJ、電子束成像、和/或離子束成像。仍然是另一種可選的，光刻圖案化工藝可以執(zhí)行納米壓印技術。蝕刻工藝包括干蝕刻、濕蝕刻、和/或其他蝕刻法。電介質(zhì)部件265設置在材料層堆疊250的介電層255和電極260的側(cè)壁上。電介質(zhì)部件265包括介質(zhì)材料，例如氧化硅、氮化硅、氮氧化硅、其他適合的材料、或前述材料的組合。電介質(zhì)部件265可以包括多層結構,例如包括氮化娃層和氧化娃層的多層結構。利用適合的工藝將電介質(zhì)部件265形成到適合的厚度。例如，可以沉積氮化硅和氧化硅層，然后干蝕刻這些層形成間隔件，從而形成電介質(zhì)部件265。要說明的是，電介質(zhì)部件265類似于沿晶體管的柵堆疊件的側(cè)壁設置的間隔件。相應地，電介質(zhì)部件265可以同時形成有用于晶體管的間隔件，并且因此也可以將電介質(zhì)部件稱為間隔件。觸點270延伸穿過介電層235以連接MOSCAP 200的多個部件。例如，觸點270與材料層堆疊250的電極260電連接。觸點270包括導電材料，例如金屬。金屬包括鋁、鋁合金(例如鋁/硅/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶硅、金屬硅化物、其他適合的金屬、或前述的組合。在一個示例中，觸點270是MLI (如上所述，其設置在襯底210的上方)的一部分。在描述的實施例中，材料層堆疊250形成MOSCAP 200的另一個端子275。端子275包括與材料層堆疊250連接的觸點270。在MOSCAP 200運行期間，通過端子275向材料層堆疊250施加電壓。MOSCAP 200包括設置在材料層堆疊250中的至少一個柱狀部件280。柱狀部件280延伸穿過材料層堆疊250，具體地，穿過描述的實施例中的電極260和介電層255。柱狀部件280具有頂部表面，該表面與材料層堆疊250的頂部表面(例如電極260)基本共面。在描述的實施例中，柱狀部件280包括介質(zhì)材料。介質(zhì)材料包括氧化硅、氮化硅、氮氧化硅、其他適合的材料、或前述材料的組合。例如，在描述的實施例中，柱狀部件280包括介電層235的一部分和電介質(zhì)部件(間隔件)265。因此，柱狀部件280可以同時形成有介電層235和間隔件265。設計柱狀部件280的尺寸，以便在制造MOSCAP 200期間，柱狀部件280會延遲拋光工藝，例如化學機械拋光工藝，同時使得電容損失最小。例如，設計柱狀部件280以使得MOSCAP 200中產(chǎn)生小于約6%的電容損失。柱狀部件280具有尺寸Cl1和d2。在描述的實施例中，尺寸Cl1約大于或等于0. I m，并且尺寸d2的范圍約為0. 3 m至約I m。尺寸(I1表示每個柱狀部件280的寬度，并且尺寸d2表示每個柱狀部件280的長度。在描述的實施例中，柱狀部件280的寬度(Cl1)沿著與材料層堆疊250的寬度(D1)基本平行的方向延伸，并且柱狀部件280的長度(d2)沿著與材料層堆疊250的長度(D2)基本平行的方向延伸。
在圖2A-2C中，MOSCAP 200，具體地，MOSCAP結構200的材料層堆疊250包括兩個柱狀部件280?？蛇x地，材料層堆疊250可以包括更多或更少的柱狀部件280。例如，圖3是MOSCAP 200的實施例的另一個整體或部分俯視圖，其可以包括在圖I的集成電路器件中。在圖3中，M0SCAP200包括四個柱狀部件280。每個柱狀部件280具有尺寸(I1和尺寸d2。每個柱狀部件280與材料層堆疊250的邊緣之間的垂直間距為a表示的值，與另一個柱狀部件280之間的垂直間距為b表示的值，并且與材料層堆疊250的邊緣之間的水平間距為c表示的值，與另一個柱狀部件280之間的水平間距為d表示的值。在描述的實施例中，
a、b、C、以及d中每個值均大于或等于約0. 5 y m。如上所述，設計柱狀部件，以使得MOSCAP200中產(chǎn)生約少于6%的電容損失。在圖3中，在柱狀部件280被插入之前，柱狀部件280的面積與材料層堆疊250面積的比率小于或等于約XY/(0. 6X+0. 5) (0. 8Y+0. 5)，其中X是柱狀部件陣列中柱狀部件380的行數(shù)，并且Y是柱狀部件陣列中柱狀部件380的列數(shù)。在一個示例中，該比率小于或等于約1/16,或約6. 25%。圖4A是MOSCAP 300實施例的整體或部分俯視圖，該MOSCAP可以包括在圖I的集成電路器件中，例如，替換MOSCAP 120。圖4B是圖4A中的MOSCAP 300沿線4B-4B截取的整體或部分示意性截面圖；圖4C是圖4A中MOSCAP 300的沿線4C-4C截取的整體或部分示意性截面圖?，F(xiàn)在同時討論圖4A-4C，并且為清楚起見，簡化了圖4A-4C，以更好的理解本公開的創(chuàng)新性概念。圖4A-4C的實施例在多個方面都類似于圖2A-2C的實施例。相應地，為清楚和簡化起見，圖2A-2C和圖4A-4C中類似的部件由相同的參考標號限定。MOSCAP 300中可以添加其他的部件，并且對于MOSCAP 300的其他實施例，還可以替換或省略部分下述部件。MOSCAP 300包括設置在材料層堆疊250中的至少一個柱狀部件380。在描述的實施例中，柱狀部件380延伸穿過電極260。可選地，柱狀部件380可以延伸穿過材料層堆疊250，穿過電極260和介電層255。柱狀部件380具有頂部表面，該表面與材料層堆疊250 (例如電極260)的頂部表面基本在同一平面上。在描述的實施例中，柱狀部件380包括多晶娃部件385。設計柱狀部件380的尺寸，以便在制造MOSCAP 300期間，柱狀部件380延遲拋光工藝(例如，化學機械拋光工藝)，同時使得電容損失量最小。例如，柱狀部件380越大，MOSCAP 300中經(jīng)歷的電容損失就越多。相應地，選擇尺寸Cl1和d2，以得到最小的電容損失，同時延遲拋光工藝。在描述的實施例中，尺寸(I1約大于或等于600nm,并且尺寸d2約大于或等于200nm。尺寸(I1表示每個柱狀部件380的寬度，并且尺寸d2表示每個柱狀部件380的長度。在描述的實施例中，柱狀部件380的寬度(Cl1)沿著與材料層堆疊250的寬度(D1)基本平行的方向延伸，并且柱狀部件380的長度(d2)沿著與材料層堆疊件250的長度(D2)基本平行的方向延伸。類似于MOSCAP 200,MOSCAP 300中可以包括比圖4A-4C中描繪的更多或更少的柱狀部件380。還可以將此處描述的柱狀部件引入到其他集成電路器件中。例如，可以將柱狀部件引入至晶體管的柵結構中。圖5A是晶體管400的實施例的整體或部分俯視圖，該晶體管可以包括在圖I的集成電路器件中。圖5B是圖5A中的晶體管400沿線5B-5B截取的整體或部分示意性截面圖；圖5C是圖5A中的晶體管400沿線5C-5C截取的整體或部分示意 性截面圖?，F(xiàn)在討論圖5A-5C，并且為清楚起見，簡化了圖5A-5C，以更好的理解本公開的創(chuàng)新性概念。圖5A-5C的實施例在多方面都類似于圖2A-2C的實施例。相應地，為清楚和簡化起見，圖2A-2C和圖5A-5C中相似的部件以相同的參考標號表示。晶體管400中還可以添加其他部件，并且對于晶體管400的其他實施例，還可以替換或省略部分下述部件。正如所述，圖5A-5C中，描繪的器件是晶體管400，而不是M0SCAP。在晶體管400中，摻雜區(qū)220是源區(qū)和漏區(qū)，并且材料層堆疊件250被柵堆疊件450代替，柵堆疊件450具有柵介電層455和柵電極460。柵堆疊件450類似于材料層堆疊件250，柵介電層455類似于介電層455,并且柵電極460類似于電極260。在描述的實施例中，摻雜區(qū)220未連接在一起，并且每個摻雜區(qū)形成晶體管400的端子445。因此，晶體管400包括由摻雜區(qū)220 (例如源區(qū))形成的端子、由另一個摻雜區(qū)220(例如漏區(qū))形成的端子445、以及由柵堆疊件450形成的端子475。在晶體管400運行期間，可以通過相應的端子445和475向摻雜區(qū)220和柵堆疊件450施加電壓。晶體管400包括設置在柵堆疊件450中的至少一個柱狀部件480。在描述的實施例中，柱狀部件480延伸穿過柵堆疊件450，具體地，穿過柵電極460和柵介電層455。柱狀部件480具有頂部表面，該表面與柵堆疊件450的頂部表面(例如柵電極460)基本在同一平面。在描述的實施例中，柱狀部件480包括介質(zhì)材料。介質(zhì)材料包括氧化硅、氮化硅、氮氧化硅、其他適合的材料、或前述材料的組合。例如，在描述的實施例中，柱狀部件480包括介電層235和間隔件265的一部分。因此，柱狀部件480可以同時由介電層235和間隔件265形成。設計柱狀部件480的尺寸，以便在制造晶體管400期間，柱狀部件480延遲拋光工藝(例如，化學機械拋光工藝)，并且不會影響整體器件性能。通過延遲拋光工藝，柱狀部件480還能夠確保在處理期間，保持柵堆疊件450的高度，從而改進晶體管400的器件性能，例如增加驅(qū)動電流。柱狀部件480具有尺寸Cl1和尺寸d2。在描述的實施例中，尺寸Cl1約大于或等于0. I m，并且尺寸d2的范圍為約0. 3 m至約I m。尺寸(I1表示每個柱狀部件480的寬度，并且尺寸d2表示每個柱狀部件480的長度。在描述的實施例中，與MOSCAP 200和300相反，柱狀部件480的寬度(Cl1)沿與柵堆疊件450的寬度(D1)基本垂直的方向延伸，并且柱狀部件480的長度(d2)沿與柵堆疊件450的長度(D2)基本垂直的方向延伸。換言之，柱狀部件480的長度沿與晶體管400的溝道方向平行的方向延伸。進一步，每個柱狀部件480與柵堆疊件450的邊緣之間的垂直間距為a表示的值，與另一個柱狀部件480之間的垂直間距為b表示的值，并且與柵堆疊件450的邊緣之間的水平間距為c表示的值。在描述的實施例中，a、b、以及c中每個值均大于或等于約0.5 iim。晶體管400中還可以包括比圖5A-5C描繪的更多或更少的柱狀部件480。圖6A-11A是在制造的多個階段的MOSCAP 200的整體或部分的俯視圖。圖6B-11B和6C-11C分別是圖6A-11A中MOSCAP 200的整體或部分的示意性截面圖?，F(xiàn)在討論圖6A-11A、6B-11B、以及6C-11C，并且為清楚起見，簡化了圖6A_11A、6B_11B、以及6C-11C，以更好的理解本公開的創(chuàng)新性概念。正如上述，MOSCAP 200中可以添加其他部件，并且對于MOSCAP 200的其他實施例，可以替換或省略部分下述部件。進一步，對于制造MOSCAP 200的其他實施例，在圖6A-11A、6B-11B、以及6C-11C中描繪的步驟之前、期間、以及之后，還可以提供其他步驟，并且可以替換或省略所描述的一些步驟。在圖6A-6C、7A-7C、8A-8C、以及9A-9C中，在襯底的摻雜區(qū)上方形成材料層堆疊。例如，在圖6A-6C中，如以上參照圖2A-2C的描述，在半導體襯底210中形成摻雜區(qū)215和 隔離部件230?？梢栽趽诫s區(qū)215之前形成隔離部件230，以便隔離部件230限定在半導體襯底210中形成摻雜區(qū)215的位置。之后，在半導體襯底210上方形成介電層255，在介電層255上形成偽層505,并且在偽層505上形成硬掩模層510。在描述的實施例中，偽層505是多晶硅層。硬掩模層510包括適合的材料，例如氮化硅、氮氧化硅、其他適合的材料、或前述材料的組合。利用例如此處所述的合適的工藝形成偽層505和硬掩模層510。在圖7A-7C中，使硬掩模層510經(jīng)受圖案化工藝，從而使部分偽層505曝光，并且在圖8A-8C中，使硬掩模層510經(jīng)受另一圖案化工藝，從而使偽層505的其他部分曝光。在一個示例中，用于獲得圖7A-7C中圖案化的硬掩模層510的圖案化工藝是用于圖案化柵堆疊件的第一切割(cut)工藝(例如第一多晶硅切割)，該柵堆疊件用于集成電路器件(例如晶體管)的其它器件，并且用于獲得圖8A-8C中圖案化的硬掩模層510的圖案化工藝是用于圖案化柵堆疊件的第二切割工藝(例如第二多晶硅切割)。圖案化工藝包括光刻圖案化和蝕刻工藝。光刻圖案化工藝包括光致抗蝕劑涂敷(例如旋涂)、軟烘烤、掩模對齊、曝光、曝光后烘烤、顯影光致抗蝕劑、漂洗、干燥(例如硬烘烤)、其他適合的光刻圖案化工藝、或前述的組合?？蛇x地，可以利用其他方法實施或替換光刻曝光工藝，其他方法例如無掩模光亥IJ、電子束成像、和/或離子束成像。另一種可選的是，光刻圖案化工藝可以執(zhí)行納米壓印技術。蝕刻工藝包括干蝕刻、濕蝕刻、和/或其他蝕刻法。在圖9A-9C中，通過適合的工藝(例如蝕刻工藝)去除被圖案化的硬掩模層510露出的且覆蓋介電層255的偽層505。蝕刻工藝可以是干蝕刻、濕蝕刻、其他蝕刻法、或前述方法的組合。去除露出的偽層505，形成其中具有開口 512的材料層堆疊250 (包括硬掩模層510、偽層505、以及介電層255)。在描述的實施例中，開口 512中露出半導體襯底210。開口 512的長度沿著與材料層堆疊250的長度平行的方向延伸，并且其寬度沿著與材料層堆疊250的寬度平行的方向延伸。在圖10A-10C中，通過合適的工藝形成MOSCAP 200的多個部件。例如，利用保持在偽層505和介電層255上方的硬掩模層510,按照上述形成電介質(zhì)部件265。電介質(zhì)部件265部分地填充材料層堆疊250中的開口 512。在襯底210中形成摻雜區(qū)220。材料層堆疊250 (包括硬掩模層510)可以用作用于限定襯底210的形成有摻雜區(qū)220的區(qū)域的掩模。通過自對準多晶硅化物工藝形成硅化物部件225。之后，去除硬掩模層510，并且在襯底210上方形成介電層235。介電層235填充開口 512的剩余部分，以便在材料層堆疊250的開口 512中形成柱狀部件280 (包括電介質(zhì)部件265和介電層235)。執(zhí)行化學機械拋光工藝平面化介電層235。在圖11A-11C中，電極260替換了偽層505，以便材料層堆疊250包括介電層255和電極260。例如，利用蝕刻工藝，例如從材料層堆疊250中去除偽層505，在其中留下填充有金屬層的開口。在一個示例中，金屬層包括具有P-型功函數(shù)(也就是，P-金屬)的材料。相應地，電極260可以同時形成有P-型晶體管(例如P-型MOS晶體管)的金屬柵極?？蛇x地，金屬層包括具有n-型功函數(shù)的材料。利用化學機械拋光工藝對金屬層平面化，從而形成電極260。在化學機械拋光工藝期間，柱狀部件280能夠延遲拋光工藝以防止電極260中的凹陷。之后，利用例如此處所述的適合工藝形成觸點240和275。要說明的是，可以使電極260經(jīng)受另一拋光工藝，例如用于使n-型MOS晶體管的金屬層平面化的化學機械拋光工藝。柱狀部件280再次用于延遲拋光工藝以防止電極260中的凹陷。
圖12A-15是在制造的多個階段的MOSCAP 300的整體或部分俯視圖。圖12B-15B分別是圖12A-15A中MOSCAP 300的整體或部分示意性截面圖；并且圖15C圖15A中MOSCAP300的整體或部分示意性截面圖?，F(xiàn)在討論圖12A-15AU2B-15B、以及15C，并且為清楚起見，簡化了圖12A-15AU2B-15B、以及15C，以更好的理解本公開的創(chuàng)新性概念。正如上述，MOSCAP 300中可以添加其他部件，并且對于MOSCAP 300的其他實施例，可以替換或省略部分下述部件。進一步，對于制造MOSCAP 300的其他實施例，可以在圖12A-15A、12B-15B、以及15C描繪的步驟之前、期間、之后提供其他步驟，并且可以替換或省略部分描述的步驟。在圖12A和12B中，提供襯底210，并且以任意合適的工藝(例如此處所述的)形成摻雜區(qū)215、摻雜區(qū)220、硅化物部件225、隔離部件230、介電層235、介電層255、電介質(zhì)部件265、以及偽層505。在描述的實施例中，偽層505包括多晶硅。材料層堆疊250包括偽層505和介電層255。在圖13A-13B和圖14A-14B中，從材料層堆疊250中去除部分偽層505以形成柱狀部件380。例如，在圖13A-13B中，在露出部分偽層505的襯底210上方形成圖案化的光刻膠層515。利用光刻圖案化工藝形成圖案化的光刻膠層505，該工藝包括光致抗蝕劑涂敷(例如旋涂)、軟烘烤、掩模對齊、曝光、曝光后烘烤、顯影光致抗蝕劑、漂洗、干燥(例如硬烘烤)、其他適合的光刻圖案化工藝、或前述工藝的組合?？蛇x地，可以利用其他方法執(zhí)行或替換光刻曝光工藝，其他方法例如無掩模光刻、電子束成像、和/或離子束成像。另一可選地，光刻圖案化工藝可以執(zhí)行納米壓印技術。在圖14A-14B中，接著通過適合的工藝(例如蝕刻工藝)去除偽層505的露出部分。蝕刻工藝包括干蝕刻、濕蝕刻、和/或其他蝕刻法。其中去除偽層505，通過圖案化的光刻膠層212露出介電層255。偽層505的余留部分(設置在圖案化的光刻膠層515之下)形成包括多晶硅部件385的柱狀部件380。柱狀部件380的長度沿著與材料層堆疊250的長度平行的方向延伸，其寬度沿著與材料層堆疊250的寬度平行的方向延伸。之后,在圖15A-15C中，在露出的介電層255上形成金屬層。利用化學機械拋光工藝使金屬層平面化，從而形成電極260，以便材料層堆疊250包括介電層255和電極260。在示例中，金屬層包括具有P-型功函數(shù)(也就是，P-金屬)的材料。相應地，電極260可以與P-型晶體管(例如P-型MOS晶體管)的金屬柵極同時形成?？蛇x地，金屬層包括具有n-型功函數(shù)的材料。在化學機械拋光工藝期間，柱狀部件380，具體地，多晶硅部件385能夠延遲拋光工藝以防止電極260中的凹陷。之后，利用例如此處所述的適合工藝形成觸點240和275。要說明的是，可以使電極260經(jīng)受另一種拋光工藝，例如用于平面化n-型MOS晶體管的金屬層的化學機械拋光工藝。柱狀部件380再次用于延遲拋光工藝以防止電極260中的凹陷。圖16A-21A是在制造的多個階段的晶體管400的整體或部分俯視圖。圖16B-21B和圖16C-21C分別是圖16A-21A中晶體管400的整體或部分的示意性截面圖?，F(xiàn)在討論圖16A-21A、圖16B-21B、以及圖16C-21C，并且為清楚起見，簡化了圖16A-21A、圖16B-21B、以及圖16C-21C，以更好的理解本公開的創(chuàng)新性概念。正如上述，晶體管400中可以添加其他部件，并且對于晶體管400的其他實施例，可以替換或省略部分下述部件。進一步，在制造晶體管400的其他實施例中，可以在圖16A-21A、圖16B-21B、以及圖16C-21C中描繪的步驟之前、期間、以及之后，提供其他步驟，并且可以替換或省略部分所述步驟。
在圖16A-16C、圖17A-17C、圖18A-18C、以及圖19A-19C中，在襯底上方形成柵堆疊件。例如，在圖16A-16C中，在半導體襯底210中形成摻雜區(qū)215和隔離部件230?？梢栽趽诫s區(qū)215之前形成隔離部件230，以便隔離部件230限定半導體襯底210中形成摻雜區(qū)215的位置。之后,在半導體襯底210上方形成柵介電層455,在柵介電層455上方形成偽層505,并且在偽層505上方形成硬掩模層510。在描述的實施例中，偽層505是多晶娃層。在圖17A-17C中，使硬掩模層510經(jīng)受圖案化工藝，從而露出部分偽層505，并且在圖18A-18C中，使硬掩模層510經(jīng)受另一圖案化工藝，從而露出偽層505的其他部分。在一個示例中，用于得到圖17A-17C中圖案化的硬掩模層510的圖案化工藝是用于圖案化柵堆疊件的第一切割工藝(例如第一多晶硅切割)，并且用于得到圖18A-18C中圖案化的硬掩模層510的圖案化工藝是用于圖案化柵堆疊件的第二切割工藝(例如第二多晶硅切割)。圖案化工藝包括光刻圖案化和蝕刻工藝。光刻圖案化工藝包括光致抗蝕劑涂敷(例如旋涂)、軟烘烤、掩模對齊、曝光、曝光后烘烤、顯影光致抗蝕劑、漂洗、干燥(例如硬烘烤)、其他適合的光刻圖案化工藝、或前述工藝的組合?？蛇x地，可以用其他方法(例如無掩模光刻、電子束成像、和/或離子束成像)執(zhí)行或替換光刻曝光工藝。又一可選的是，光刻圖案化工藝能夠執(zhí)行納米壓印技術。蝕刻工藝包括干蝕刻、濕蝕刻、和/或其他蝕刻法。在圖19A-19C中，通過適合的工藝，例如蝕刻工藝，去除由圖案化的硬掩模層510露出的并在柵介電層455下面的偽層505。蝕刻工藝可以是干蝕刻、濕蝕刻、其他蝕刻法，或前述方法的組合。去除露出的偽層505，留下其中具有開口 514的柵堆疊件450 (包括硬掩模層510、偽層505、以及柵介電層455)。在描述的實施例中，開口 514中露出半導體襯底210。開口 514的長度沿著與柵堆疊件450的長度垂直的方向延伸，并且其寬度沿著與柵堆疊件450的寬度垂直的方向延伸。在圖20A-20C中，通過適合的工藝形成晶體管400的多個部件。例如，通過留在偽層505和柵介電層255上方的硬掩模層510,按照上述形成電介質(zhì)部件(間隔件)265。電介質(zhì)部件265部分地填充柵堆疊件450中的開口 514。在襯底210中形成摻雜區(qū)220。柵堆疊件450 (包括硬掩模層510)可以用作用于限定襯底210的形成有摻雜區(qū)220的區(qū)域的掩模。通過自對準多晶硅化物工藝形成硅化物部件225。之后，去除硬掩模層510，并且在襯底210上方形成介電層235。介電層235填充開口 514的余留部分，以便在柵堆疊件450的開口 514中形成柱狀部件480 (包括電介質(zhì)部件265和介電層235)。執(zhí)行化學機械拋光工藝平面化介電層235。在圖21A-21C中，利用柵電極460代替?zhèn)螌?05，以便柵堆疊件450包括柵介電層255和柵電極460。例如，通過蝕刻工藝，例如從柵堆疊件450中去除偽層505，留下其中填滿金屬層的開口。在一個示例中，金屬層包括具有P-型功函數(shù)(也就是，P-金屬)的材料。可選地，金屬層包括具有n-型功函數(shù)的材料。利用化學機械拋光工藝平面化金屬層，從而形成柵電極460。在化學機械拋光工藝期間，柱狀部件480能夠延遲拋光工藝以防止柵電極460中的凹陷。之后，利用例如此處描述的適合工藝形成觸點240和275。要說明的是，可以使柵電極460經(jīng)受另一拋光工藝，例如用于平面化n-型MOS晶體管的金屬層的化學機械拋光工藝。柱狀部件480再次用于延遲拋光工藝以防止柵電極460中的凹陷。此處描述的器件和工藝與傳統(tǒng)集成電路器件和制造完全相容，并且因此，可以執(zhí)行此處描述的器件和工藝而不需要額外的制造成本。正如上述，通過將此處所述的柱狀部 件插在器件中，能夠減少或消除電極(例如金屬電極)中的凹陷。這能夠改進器件性能，例如通過保持電極高度。進一步，柱狀部件對器件性能的影響最小。不同的實施例具有不同的優(yōu)勢，并且不是每個實施例都必須具有特定優(yōu)勢。以上概述了多個實施例的特征以便本領域技術人員可以更好地理解本公開的多個方面。本領域技術人員應該認識到，可以容易地使用本公開作為設計或修改用于實現(xiàn)與在此介紹的實施例的目的和/或優(yōu)點相同的其他工藝和結構的基礎。本領域技術人員還應該認識到，這種等效結構不脫離本公開的精神和范圍，并且在不脫離本公開的精神和范圍的情況下，在此可以作出多種改變、替換和修改。
權利要求
1.一種集成電路器件，包括 設置在襯底上的柵結構； 設置在襯底中的源區(qū)和漏區(qū)，其中所述柵結構介于所述源區(qū)和所述漏區(qū)之間；以及 嵌入在所述柵結構中的至少一個柱狀部件。
2.根據(jù)權利要求I所述的集成電路器件，其中所述柱狀部件的頂部表面與所述柵結構的頂部表面基本在同一平面上， 其中所述柱狀部件包括電介質(zhì)部件，其中所述電介質(zhì)部件包括層間介電層的一部分、間隔件、以及前述的組合之一，或者 其中所述電介質(zhì)部件是氧化物部件。
3.根據(jù)權利要求I所述的集成電路器件，其中所述柱狀部件的長度沿著與所述柵結構的長度基本垂直的方向延伸，并且所述柱狀部件的寬度沿著與所述柵結構的寬度基本垂直的方向延伸， 其中所述源區(qū)和所述漏區(qū)之間的所述襯底中的所述柵結構下方限定了溝道，并且所述柱狀部件的長度沿著平行于所述溝道的方向延伸。
4.根據(jù)權利要求I所述的集成電路器件，其中 所述柵結構包括設置在所述半導體襯底上方的柵介電層，以及設置在所述柵介電層上方的柵電極；以及 所述柱狀部件延伸穿過所述柵介電層和所述柵電極， 其中在至少一個摻雜部件下方設置摻雜區(qū)。
5.一種晶體管，包括 柵堆疊件，所述柵堆疊件設置在半導體襯底上方； 源區(qū)和漏區(qū)，所述源區(qū)和所述漏區(qū)設置在所述襯底中，其中所述柵堆疊件介于所述源區(qū)和所述漏區(qū)之間；以及 電介質(zhì)部件，所述電介質(zhì)部件嵌入在所述柵堆疊件中，所述電介質(zhì)部件的頂部表面與所述柵堆疊件的頂部表面基本在同一平面上。
6.根據(jù)權利要求5所述的晶體管，其中嵌入在所述柵堆疊件中的所述電介質(zhì)部件延伸穿過所述柵堆疊件的柵電極和柵介電層，其中所述電介質(zhì)部件的長度沿著與所述柵堆疊件的長度基本垂直的方向延伸，以及所述電介質(zhì)部件的寬度沿著與所述柵堆疊件的寬度基本垂直的方向延伸，其中所述電介質(zhì)部件包括氧化物材料。
7.一種方法，包括 提供半導體襯底； 在所述半導體襯底上方形成具有開口的柵堆疊件； 在所述柵堆疊件的所述開口中形成柱狀部件；以及 利用金屬層替換所述柵堆疊的偽層。
8.根據(jù)權利要求7所述的方法，其中在所述柵堆疊件的所述開口中形成所述柱狀部件包括 形成用于所述柵堆疊件的間隔件，其中所述間隔件部分地填充所述開口 ；以及 在所述半導體襯底上方形成層間介電層，其中所述層間介電層填充所述開口。
9.根據(jù)權利要求7所述的方法，其中在所述半導體襯底上方形成具有開口的柵堆疊件包括 在半導體襯底上方形成柵介電層； 在所述柵介電層上方形成多晶硅層； 在所述多晶硅層上方形成硬掩模層； 圖案化所述硬掩模層，其中所述圖案化的硬掩模層露出部分所述多晶硅層；以及蝕刻所述露出的多晶硅層以及在所述露出的多晶硅層下面的所述柵介電層，以便余留的硬掩模層、多晶硅層、以及柵介電層中包括所述開口， 其中圖案化所述硬掩模層包括 在所述硬掩模層上執(zhí)行第一圖案化工藝；以及 在所述硬掩模層上執(zhí)行第二圖案化工藝，其中所述第二圖案化工藝限定所述柵堆疊件中的所述開口， 其中所述第二圖案化工藝限定了所述開口，所述開口的長度沿著與所述柵堆疊件的長度垂直的方向延伸，并且所述開口的寬度沿著與所述柵堆疊件的寬度垂直的方向延伸。
10.根據(jù)權利要求9所述的方法，其中在所述柵堆疊件的開口中形成柱狀部件包括在所述余留的硬掩模層、多晶硅層、以及柵介電層的所述開口中形成電介質(zhì)部件， 其中利用金屬層替換所述柵堆疊件的偽層包括利用所述金屬層替換所述多晶硅層。
全文摘要
本公開提供了一種集成電路器件及其制造方法。在示例中，集成電路器件包括設置在襯底上方的柵結構；設置在襯底中的源區(qū)和漏區(qū)，其中柵結構介于源區(qū)和漏區(qū)之間；以及插在柵結構中的至少一個柱狀部件。
文檔編號H01L21/8232GK102832215SQ20121018036
公開日2012年12月19日 申請日期2012年6月1日 優(yōu)先權日2011年6月16日
發(fā)明者莊學理, 朱鳴 申請人:臺灣積體電路制造股份有限公司