專利名稱：鈍化后互連結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本公開涉及半導體器件的制造，更具體地，涉及鈍化后互連(PPI)結(jié)構(gòu)的制造。
背景技術(shù)：
現(xiàn)代集成電路由數(shù)百萬個有源器件(諸如晶體管和電容器)組成。這些器件開始相互隔離，但是隨后互連在一起以形成功能電路。典型的互連結(jié)構(gòu)包括諸如金屬線(配線)的橫向互連以及諸如通孔和接觸件的垂直互連?；ミB越來越多地確定現(xiàn)代集成電路的性能和密度的限制。在互連結(jié)構(gòu)的頂部，在對應芯片的表面上形成并露出接合焊盤。通過接合焊盤進行電連接以將芯片連接至封裝襯底或另一管芯。接合焊盤用于引線接合或倒裝芯片封裝。倒裝芯片封裝利用凸塊來建立芯片的輸入/輸出(I/o)焊盤和封裝襯底或封裝件的引線框之間的電接觸。在結(jié)構(gòu)上，凸塊實際包含凸塊本身以及位于凸塊和I/o焊盤之間的“凸塊底部金屬化層”(UBM)。晶圓級芯片尺寸封裝(WLCSP)目前由于與其他封裝工藝相比較低的成本和相對簡單的工藝而被廣泛使用。在典型的WLCSP中，諸如再分布線(RDL)的鈍化后互連(PPI)線被形成在鈍化層上方，隨后形成聚合物膜和凸塊。然而，凸塊和聚合物層之間的界面具有較差的粘合性并遭受濕氣侵襲，這會引起聚合物層中的分層?！?br>
發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種半導體器件，包括:半導體襯底；鈍化層，覆蓋所述半導體襯底；互連層，覆蓋所述鈍化層；介電層，形成為覆蓋所述互連層但不覆蓋所述互連層的第一部分，其中，所述介電層包括氮化物；保護層，形成為覆蓋所述介電層但不覆蓋所述互連層的第一部分；以及凸塊，形成為覆蓋所述互連層的第一部分并與所述互連層的第一部分電連接。在該半導體器件中，所述介電層包括氮化硅層。該半導體器件還包括:金屬化層，位于所述凸塊和所述互連層的第一部分之間。在該半導體器件中，所述金屬化層包括含鈦層和含銅層。在該半導體器件中，所述保護層包括聚合物層。在該半導體器件中，所述互連層包括銅層或銅合金層。該半導體器件還包括:另一保護層，位于所述互連層和所述鈍化層之間。 在該半導體器件中，所述另一保護層包括聚合物層。在該半導體器件中，所述介電層延伸到所述另一保護層的表面。在該半導體器件中，所述凸塊包括直徑大于200 μ m的焊料凸塊。根據(jù)本發(fā)明的另一方面，提供了一種封裝組件，包括通過焊料接合結(jié)構(gòu)電連接至襯底的半導體器件，其中，所述半導體器件包括:鈍化后互連(PPI)結(jié)構(gòu)；介電層，形成在所述PPI結(jié)構(gòu)上方，但不覆蓋所述PPI結(jié)構(gòu)的第一部分；以及保護層，形成在所述介電層上方，但不覆蓋所述PPI結(jié)構(gòu)的第一部分，其中，所述襯底包括導電區(qū)域；以及其中，所述焊料接合結(jié)構(gòu)形成在所述PPI結(jié)構(gòu)的第一部分和所述襯底的導電區(qū)域之間。在該封裝組件中，所述介電層包括氮化硅層。在該封裝組件中，所述PPI結(jié)構(gòu)包括銅層或銅合金層。該封裝組件還包括:金屬化層，位于所述焊料接合結(jié)構(gòu)和所述PPI結(jié)構(gòu)的第一部分之間。在該封裝組件中，所述金屬化層包括含鈦層和含銅層。在該封裝組件中，所述保護層包括聚合物層。根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:形成覆蓋半導體襯底的第一聚合物層；形成覆蓋所述第一聚合物層的互連層；在所述互連層的露出表面和所述第一聚合物層上方形成介電層；在所述介電層上方形成第二聚合物層；在所述第二聚合物層中形成開口以露出所述介電層的一部分；去除所述介電層的露出部分，以露出所述互連層的第一部分；以及在所述互連層的第一部分的上方形成凸塊。在該方法中，所述介電層包括氮化硅。該方法還包括:在所述凸塊和所述互連層的第一部分之間形成金屬化層。在該方法中，所述互連層包括銅。


圖1至圖6是示出根據(jù)示例性實施例的形成具有鈍化后互連(PPI)結(jié)構(gòu)的半導體器件的方法的各個中間階段的截面圖；以及圖7是根據(jù)示例性實施例的封裝組件的截面圖。
具體實施例方式以下詳細描述本公開內(nèi)容的實施例的制造和使用。然而，應該理解，實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用發(fā)明概念。所討論的具體實施例僅僅是制造和使用實施例的具體方式而不限制公開內(nèi)容的范圍。本文所描述的實施例涉及用于半導體器件的凸塊結(jié)構(gòu)的使用。如以下所討論的，公開了利用將一個襯底附接至另一襯底的凸塊結(jié)構(gòu)的實施例，其中，每個襯底都可以為管芯、晶圓、插入襯底、印刷電路板、封裝襯底等，從而實現(xiàn)管芯與管芯、晶圓與管芯、晶圓與晶圓、管芯或晶圓與插入襯底或印刷電路板或封裝襯底等的接合。在各個附圖和所示實施例中，類似的參考標號用于指定類似的元件?，F(xiàn)在詳細參照附圖所示的示例性實施例的細節(jié)。在任何可能的情況下，在附圖和說明書中使用相同的參考標號來表示相同或類似的部件。在附圖中，為了清楚和方便可以放大形狀和厚度。尤其將針對形成根據(jù)本公開的裝置的一部分或者更加直接與該裝置協(xié)作的元件來進行該描述。應該理解，沒有具體示出或描述的元件可以采取本領(lǐng)域已知的各種形式。此外，當一層被稱為位于另一層上方或位于襯底上方時，則其可以直接位于另一層或襯底上上方，或者可以存在中間層。本說明書中的“一個實施例”或“實施例”是指結(jié)合實施例描述的特定部件、結(jié)構(gòu)或特性包括在至少一個實施例中。因此，本說明書中出現(xiàn)的“在一個實施例中”或“在實施例中”不是必須指相同的實施例。此外，可以在一個或多個實施例中以任何適當?shù)姆绞浇M合特定部件、結(jié)構(gòu)或特性。應該理解，以下附圖沒有按比例繪制，并且這些附圖僅用于示意 的目的。
圖1至圖6示出了根據(jù)一些實施例的形成半導體器件的方法的各個中間階段。首先參照圖1，根據(jù)一些實施例，示出了其上形成電路的襯底10的一部分。例如，襯底10可以包括摻雜或未摻雜的體硅、或者絕緣體上半導體(SOI)襯底的有源層。襯底10可以設(shè)置為晶圓級規(guī)模或芯片級規(guī)模。還可以使用其他襯底，諸如多層或梯度襯底。形成在襯底10上的電路12可以為任何類型的適合于具體應用的電路。在一個實施例中，電路12包括形成在襯底10上方的電子器件，其中，一個或多個介電層覆蓋電子器件。金屬層可以形成在介電層之間，以在電子器件之間傳送電信號。電子器件還可以形成在一個或多個介電層中。例如，電路12可以包括各種N型金屬氧化物半導體(NMOS)和/或P型金屬氧化物半導體(PMOS)器件，諸如晶體管、電容器、電阻器、二極管、光電二極管、熔絲等，互連這些器件以執(zhí)行一個或多個功能。功能可以包括存儲結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、配電、輸入/輸出電路等。本領(lǐng)域的技術(shù)人員應該意識到，為了示意的目的提供了上述實例，以進一步解釋一些示意性實施例的應用并且不以任何方式來限制本公開。可以針對給定應用適當使用其他電路。在圖1中還示出了層間介電(ILD)層14。例如，ILD層14可以通過任何適當?shù)姆椒?諸如旋涂、化學汽相沉積(CVD)和/或等離子體增強CVD(PECVD))由低K介電材料(諸如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氟化硅玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其合成物、其組合等)形成。在一些實施例中，ILD層14包括多個介電層?？梢孕纬纱┻^ILD層14的接觸件(未示出)以提供與電路12的電接觸。一個或多個金屬間介電(MD)層16以及相關(guān)的金屬層形成在ILD層14的上方。通常，一個或多個MD層16和相關(guān)的金屬層(諸如金屬線18和通孔19)用于使電路12互連并提供外部電連接。頂D層16可以由低K介電材料形成，諸如通過PECVD技術(shù)或高密度等離子體CVD (HDPCVD )等形成的FSG，并且可以包括中間蝕刻停止層。在一些實施例中，一個或多個蝕刻停止層(未示出)位于相鄰的介電層(例如，ILD層14和IMD層16)之間。通常，蝕刻停止層提供當形成通孔和/接觸件時停止蝕刻工藝的機構(gòu)。蝕刻停止層由介電材料形成，其中，介電材料具有與相鄰層(例如，下面的半導體襯底10、上面的ILD層14和上面的MD層16)不同的蝕刻選擇性。在一些實施例中，蝕刻停止層由通過CVD或PECVD技術(shù)沉積的SiN、SiCN, SiCO, CN、它們的組合等形成。在一些實施例中，包括金屬線18和通孔19的金屬層由銅或銅合金或者其他金屬形成。此外，金屬化層包括在最上面的MD層中或上方形成和圖案化的頂部金屬層20，以提供外部電連接并且保護下面的層免受各種環(huán)境污染。在一些實施例中，最上面的MD層由介電材料形成，諸如氮化硅、氧化硅、未摻雜硅玻璃等。在后面的附圖中，沒有示出半導體襯底10、電路12、ILD層14以及金屬化層18和19。在一些實施例中，頂部金屬層20形成為最上面的MD層上的頂部金屬層的一部分。此后，形成并圖案化導電焊盤22以與頂部金屬層20接觸或者可選地經(jīng)由通孔電連接至頂部金屬層20。在一些實施例中，導電焊盤22由鋁、鋁銅、鋁合金、銅、銅合金等形成。參照圖1，在導電焊盤22的上方形成并圖案化諸如鈍化層24的一個或多個鈍化層。在一些實施例中，通過任何適當?shù)姆椒?諸如CVD、PVD等)，鈍化層24由介電材料形成，諸如未摻雜硅酸鹽玻璃(USG)、氮化硅、氧化硅、氮氧化硅或非多孔材料。鈍化層24被形成為覆蓋導電焊盤22的外圍部分，并通過鈍化層24中的開口露出導電焊盤22的中間部分。鈍化層24可以為單層或疊層。在圖1中，僅為了說明的目的示出了導電焊盤22和鈍化層24的單層。因此，其他實施例可以包括任何數(shù)量的導電層和/或鈍化層。接下來，在鈍化層24的上方形成并圖案化第一保護層26。在一些實施例中，例如，保護層26為聚合物層，將該保護層圖案化以形成開口 27，通過開口 27露出導電焊盤22。在一些實施例中，聚合物層由諸如環(huán)氧樹脂、聚酰亞胺、苯并環(huán)丁烯(BCB)、聚苯并惡唑(PBO)等的聚合物材料形成，但是還可以使用其他相對較軟的有機介電材料。形成方法包括旋涂或其他方法。第一保護層26的厚度在大約Ιμπι和大約ΙΟμπι之間的范圍內(nèi)。例如，厚度在大約5 μ m和大約8 μ m之間。參照圖2，至少一個金屬層形成在第一保護層26上方并填充開口 27。然后，將至少一個金屬層圖案化為互連層28，該互連層電連接至導電焊盤22并且可以露出下面的第一保護層26的一部分。在至少一個實施例中，互連層28為鈍化后互連(PPI)結(jié)構(gòu)，該互連層還可以用作導線、再分布線(RDL)、電感器、電容器或任何無源部件。PPI結(jié)構(gòu)28包括互連線區(qū)域281和接合焊盤(landing pad)區(qū)域28P。在一些實施例中，互連線區(qū)域281和接合焊盤區(qū)域28P同時形成，并且由相同的導電材料形成。在后續(xù)工藝中，凸塊部件形成在接合焊盤區(qū)域28P的上方并且與其電連接。在一些實施例中，使用電鍍、無電鍍、濺射、化學汽相沉積方法等，PPI結(jié)構(gòu)28可以包括銅、鋁、銅合金或其它遷移率的導電材料。在一個實施例中，PPI結(jié)構(gòu)28包括銅層或銅合金層。在圖2的實施例中，接合區(qū)域28P不直接位于導電焊盤22的上方。在其他實施例中，通過PPI結(jié)構(gòu)28的布線，接合焊盤區(qū)域28P直接位于導電焊盤22的上方。參照圖3，介電層34隨后形成在整個表面上以覆蓋PPI結(jié)構(gòu)28和第一保護層26的露出部分。在一些實施例中，介電層34為氮化物層，例如，氮化硅層、氮氧化硅層等。在一些實施例中，介電層34用作抗氧化層以防止PPI結(jié)構(gòu)28的表面在后續(xù)工藝期間被氧化，從而避免泄露并增加了器件可靠性。在一些實施例中，在后續(xù)蝕刻工藝期間，介電層34還用作蝕刻停止層。在一些實施 例中，介電層34的厚度小于或等于大約3μπι，例如，從大約
0.1ym至大約3 μ m的厚度。介電層34的形成方法包括化學汽相沉積(CVD)工藝，諸如低壓CVD工藝。參照圖4，第二保護層30隨后形成在襯底10上方以覆蓋介電層34。使用光刻和/或蝕刻工藝，第二保護層30被圖案化以在PPI結(jié)構(gòu)28的接合焊盤區(qū)域28P內(nèi)形成露出介電層34的至少一部分的開口 32a。開口 32a的形成方法包括光刻、濕蝕刻或干蝕刻、激光鉆孔等。在一些實施例中，第二保護層30由聚合物層形成，諸如環(huán)氧樹脂、聚酰亞胺、苯并環(huán)丁烯(BCB)、聚苯并惡唑(PBO)等，但是還可以使用其他相對較軟的有機介電材料。在一些實施例中，第二保護層30由非有機材料形成,其中，從未摻雜娃酸鹽玻璃(USG)、氮化娃、氮氧化硅、氧化硅和它們的組合中選擇該非有機材料。接下來，如圖5所示，去除露出的介電層34，使得開口 32b露出接合焊盤區(qū)域28P的部分28P1。將蝕刻工藝用于通過自對準方式去除露出的介電層34。如圖6所示，在接合焊盤區(qū)域28P的露出部分28P1上方順序形成凸塊底部金屬化(UBM)層35和凸塊36。通過使用金屬沉積、光刻和蝕刻方法在開口 32b中形成UBM層35。UBM層35可以延伸到第二保護層30上方。在一些實施例中，UBM層35包括至少一個金屬化層，其包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)J^ (Cu)、銅合金、鎳(Ni)、錫(Sn)、金(Au)或它們的組合。在一些實施例中，UBM層35包括至少一個含Ti層和至少一個含Cu層。凸塊36可以為焊料凸塊、Cu凸塊或包括Ni或Au的金屬凸塊。在一些實施例中，凸塊36為通過將焊球附接至開口 32b中的UBM層35、然后熱回流焊球形成的焊料凸塊。在一些實施例中，焊料凸塊包括無鉛預焊料層、SnAg或者包括錫、鉛、銀、銅、鎳、鉍或它們的組合的合金的焊料材料。在一些實施例中，通過用光刻技術(shù)電鍍焊料層然后進行回流工藝來形成焊料凸塊。在一些實施例中，凸塊36的直徑為大約200 μ m至大約300 μ m。在其他實施例中，凸塊36的直徑為大約100 μ m至大約200 μ m。在又一些實施例中，凸塊36的直徑為大約50 μ m至大約100 μ m。在又一些實施例中，凸塊36的直徑為大約10 μ m至大約50 μ m。在一些實施例中，凸塊36包括“微凸塊”。在凸塊形成之后，可以形成密封劑，可以實施分切工藝來切割獨立管芯，并且可以執(zhí)行晶圓級或管芯級堆疊等。然而，應該注意，可以在許多不同的情況下使用實施例。例如，可以在管芯與管芯接合結(jié)構(gòu)、管芯與晶圓接合結(jié)構(gòu)、晶圓與晶圓接合結(jié)構(gòu)、管芯級封裝、晶圓級封裝等中使用實施例。圖7是示出倒裝組件300的示例性實施例的截面圖。圖6所示器件10上下翻轉(zhuǎn)并附接至另一襯底200上。在一些實施例中，襯底200為封裝襯底、板(例如，印刷電路板(PCB))、晶圓、管芯、插入襯底或其它適當?shù)囊r底。凸塊結(jié)構(gòu)通過各種導電附接點連接至襯底200。例如，在襯底100上形成并圖案化導電區(qū)域202。導電區(qū)域202為接觸焊盤或者導電跡線的一部分，通過掩模層204中的開口露出該導電區(qū)域。在一些實施例中，掩模層204為襯底200上形成并圖案化的阻焊層以露出導電區(qū)域202。掩模層204具有掩模開口，該掩模開口提供用于焊點形成的窗。例如，可以在導電區(qū)域202上設(shè)置包括錫、鉛、銀、銅、鎳、鉍或它們的組合的合金的焊料層。在一些實施例中，器件100可以連接至襯底200以在接合焊盤區(qū)域28P和導電區(qū)域202之間形成接合結(jié)構(gòu)206。在一些實施例中，接合結(jié)構(gòu)206為焊料接合結(jié)構(gòu)。例如，焊料接合結(jié)構(gòu)可以通過包括焊劑應用、芯片放置、熔化焊點的回流和/或焊料殘留的清洗的接合工藝來形成。器件100、接合結(jié)構(gòu)206和襯底200可以稱為封裝組件300，或者在本實施例中·為倒裝芯片封裝組件。根據(jù)示例性實施例的一個方面，一種半導體器件包括:半導體襯底；鈍化層，覆蓋半導體襯底；互連層，覆蓋鈍化層；介電層，形成為覆蓋互連層但不覆蓋互連層的第一部分；保護層，形成為覆蓋介電層但不覆蓋互連層的第一部分；以及凸塊，形成為覆蓋互連層的第一部分并與互連層的第一部分電連接。在一些實施例中，介電層包括氮化硅層，并且互連層包括銅。根據(jù)示例性實施例的另一方面，封裝組件包括半導體器件，通過焊料接合結(jié)構(gòu)電連接至襯底。半導體器件包括:鈍化后互連(PPI)結(jié)構(gòu)；介電層，形成在PPI結(jié)構(gòu)上方但不覆蓋PPI結(jié)構(gòu)的第一部分；以及保護層，形成在介電層上方但不覆蓋PPI結(jié)構(gòu)的第一部分。襯底包括導電區(qū)域；以及焊料接合結(jié)構(gòu)形成在PPI結(jié)構(gòu)的第一部分與襯底的導電區(qū)域之間。根據(jù)示例性實施例的其他方面，一種方法包括:形成覆蓋半導體襯底的第一聚合物層；形成覆蓋第一聚合物層的互連層；在互連層和第一聚合物層的露出表面上方形成介電層；在介電層上方形成第二聚合物層；在第二聚合物層中形成開口以露出介電層的一部分；去除介電層的露出部分以露出互連層的第一部分；以及在互連層的第一部分的上方形成凸塊。在前面的詳細描述中，參照其具體示例性實施例描述了本公開內(nèi)容。然而，應該明白，在不背離本公開內(nèi)容的精神和范圍的情況下可以進行各種修改、結(jié)構(gòu)、工藝和變化。因此，說明書和附圖被認為是示意性而不是限制性的。應該理解，本公開內(nèi)容能夠使用各種其他組合情況以及能夠 在本文所揭示發(fā)明概念的范圍內(nèi)進行改變或修改。
權(quán)利要求
1.一種半導體器件，包括: 半導體襯底； 鈍化層，覆蓋所述半導體襯底； 互連層，覆蓋所述鈍化層； 介電層，形成為覆蓋所述互連層但不覆蓋所述互連層的第一部分，其中，所述介電層包括氮化物； 保護層，形成為覆蓋所述介電層但不覆蓋所述互連層的第一部分；以及 凸塊，形成為覆蓋所述互連層的第一部分并與所述互連層的第一部分電連接。
2.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述介電層包括氮化硅層。
3.根據(jù)權(quán)利要求1所述的半導體器件，還包括:金屬化層，位于所述凸塊和所述互連層的第一部分之間。
4.根據(jù)權(quán)利要求3所述的半導體器件，其中，所述金屬化層包括含鈦層和含銅層。
5.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述保護層包括聚合物層。
6.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述互連層包括銅層或銅合金層。
7.根據(jù)權(quán)利要求1所述的半導體器件，還包括:另一保護層，位于所述互連層和所述鈍化層之間。
8.根據(jù)權(quán)利要求7所述的半導體器件，其中，所述另一保護層包括聚合物層。·
9.一種封裝組件，包括通過焊料接合結(jié)構(gòu)電連接至襯底的半導體器件， 其中，所述半導體器件包括: 鈍化后互連(PPI)結(jié)構(gòu)； 介電層，形成在所述PPI結(jié)構(gòu)上方，但不覆蓋所述PPI結(jié)構(gòu)的第一部分；以及 保護層，形成在所述介電層上方，但不覆蓋所述PPI結(jié)構(gòu)的第一部分， 其中，所述襯底包括導電區(qū)域；以及 其中，所述焊料接合結(jié)構(gòu)形成在所述PPI結(jié)構(gòu)的第一部分和所述襯底的導電區(qū)域之間。
10.一種方法，包括: 形成覆蓋半導體襯底的第一聚合物層； 形成覆蓋所述第一聚合物層的互連層； 在所述互連層的露出表面和所述第一聚合物層上方形成介電層； 在所述介電層上方形成第二聚合物層； 在所述第二聚合物層中形成開口以露出所述介電層的一部分； 去除所述介電層的露出部分，以露出所述互連層的第一部分；以及 在所述互連層的第一部分的上方形成凸塊。
全文摘要
半導體器件包括形成在鈍化后互連(PPI)結(jié)構(gòu)的表面上的介電層。聚合物層形成在介電層上方并且將該聚合物層圖案化為具有開口以露出介電層的一部分。然后去除介電層的露出部分以露出PPI結(jié)構(gòu)的一部分。然后在PPI結(jié)構(gòu)的第一部分的上方形成焊料凸塊并且焊料凸塊與PPI結(jié)構(gòu)的第一部分電連接。本發(fā)明還提供了鈍化后互連結(jié)構(gòu)及其形成方法。
文檔編號H01L21/768GK103247593SQ201210192129
公開日2013年8月14日 申請日期2012年6月11日 優(yōu)先權(quán)日2012年2月10日
發(fā)明者陳憲偉, 吳逸文 申請人:臺灣積體電路制造股份有限公司