專(zhuān)利名稱(chēng)：Io esd器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造，具體而言，涉及輸入/輸出(IO)靜電放電(ESD)器件及其形成方法。
背景技術(shù)：
在輸入/輸出(IO)電路中，需要占據(jù)大芯片面積的大二極管來(lái)進(jìn)行靜電放電(ESD)保護(hù)。對(duì)ESD 二極管而言，釋放ESD電流的能力部分地取決于二極管的尺寸。因此，二極管被設(shè)計(jì)成盡可能大。另外，根據(jù)設(shè)計(jì)規(guī)則的需要，二極管的陽(yáng)極和陰極的尺寸影響著位于相應(yīng)的陽(yáng)極和陰極正上方的金屬線(xiàn)的寬度。因此，為了使位于二極管正上方的金屬線(xiàn)獲得良好的電遷移性能，ESD 二極管被設(shè)計(jì)成具有大的陽(yáng)極拾取區(qū)域(pickup region)和/或大的陰極拾取區(qū)域，而不將其設(shè)計(jì)成包括多個(gè)窄陽(yáng)極拾取區(qū)域和/或窄陰極拾取區(qū)域。當(dāng)形成ESD 二極管的工藝與形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)的工藝結(jié)合起來(lái)時(shí)，可以通過(guò)從半導(dǎo)體鰭片外延生長(zhǎng)拾取區(qū)域來(lái)形成大的陽(yáng)極拾取區(qū)域和/或大的陰極拾取區(qū)域，并且將從相鄰的鰭片生長(zhǎng)的外延區(qū)域合并以形成大的拾取區(qū)域。然而，可以發(fā)現(xiàn)，大的外延區(qū)域中的一些可以具有比同時(shí)形成的小的外延區(qū)域小得多的厚度。結(jié)果，在ESD 二極管中產(chǎn)生明顯的泄漏電流。

發(fā)明內(nèi)容
一方面，本發(fā)明提供了一種方法，包括:形成靜電放電(ESD) 二極管，所述形成包括:實(shí)施外延生長(zhǎng)以形成包含硅并且基本上不包含鍺的外延區(qū)域；以及利用P型雜質(zhì)摻雜所述外延區(qū)域，從而形成P型區(qū)域，其中，所述P型區(qū)域形成所述ESD 二極管的陽(yáng)極。所述的方法進(jìn)一步包括:形成第一半導(dǎo)體鰭片；以及蝕刻所述第一半導(dǎo)體鰭片的一部分以形成第一凹槽，其中，從所述第一凹槽生長(zhǎng)所述外延區(qū)域。所述的方法進(jìn)一步包括:形成與所述第一半導(dǎo)體鰭片鄰近并且平行的第二半導(dǎo)體鰭片；以及蝕刻所述第二半導(dǎo)體鰭片的一部分以形成第二凹槽，其中，將從所述第一凹槽和所述第二凹槽生長(zhǎng)的半導(dǎo)體材料合并以形成所述外延區(qū)域。在所述的方法中，同時(shí)實(shí)施蝕刻所述第一半導(dǎo)體鰭片的所述一部分的步驟和蝕刻所述第二半導(dǎo)體鰭片的所述一部分的步驟。所述的方法進(jìn)一步包括:形成另一半導(dǎo)體鰭片；蝕刻所述另一半導(dǎo)體鰭片的一部分以形成另一凹槽；在所述另一凹槽中實(shí)施另一外延生長(zhǎng)以形成包含硅并且基本上不包含鍺的另一外延區(qū)域，其中，同時(shí)實(shí)施所述外延生長(zhǎng)和所述另一外延生長(zhǎng)；以及利用η型雜質(zhì)摻雜所述另一外延區(qū)域，從而形成η型區(qū)域。在所述的方法中，所述η型區(qū)域形成η型晶體管的源極/漏極區(qū)域。在所述的方法中，所述外延區(qū)域位于η-阱區(qū)域上方并且與所述η-阱區(qū)域相接觸，并且其中，所述η-阱區(qū)域形成所述ESD 二極管的陰極區(qū)域。另一方面，本發(fā)明還提供了一種方法，包括:形成彼此平行的多個(gè)第一半導(dǎo)體鰭片；形成彼此平行的多個(gè)第一柵電極，其中，所述多個(gè)第一柵電極的縱長(zhǎng)方向垂直于所述多個(gè)第一半導(dǎo)體鰭片的縱長(zhǎng)方向，并且其中，所述多個(gè)第一柵電極位于部分所述多個(gè)第一半導(dǎo)體鰭片的頂面和側(cè)壁上；形成第二半導(dǎo)體鰭片；在部分所述第二半導(dǎo)體鰭片的頂面和側(cè)壁上形成第二柵電極；蝕刻所述多個(gè)第一半導(dǎo)體鰭片的未被所述多個(gè)第一柵電極覆蓋的部分，從而形成第一凹槽；蝕刻所述第二半導(dǎo)體鰭片的未被所述第二柵電極覆蓋的部分，從而形成第二凹槽；實(shí)施外延生長(zhǎng)以同時(shí)生長(zhǎng)第一外延區(qū)域和第二外延區(qū)域，其中，從所述第一凹槽生長(zhǎng)所述第一外延區(qū)域，其中，將所述第一外延區(qū)域合并以形成大的外延區(qū)域，并且其中，在所述第二凹槽中生長(zhǎng)所述第二外延區(qū)域；利用P型雜質(zhì)摻雜所述大的外延區(qū)域，從而形成P型區(qū)域，其中，所述P型區(qū)域形成靜電放電(ESD)二極管的陽(yáng)極；以及利用η形雜質(zhì)摻雜所述第二外延區(qū)域，從而形成η型器件的源極和漏極區(qū)域。在所述的方法中，同時(shí)實(shí)施蝕刻所述多個(gè)第一半導(dǎo)體鰭片的所述部分的步驟和蝕刻所述第二半導(dǎo)體鰭片的所述部分的步驟。在所述的方法中，所述η型器件是η型鰭式場(chǎng)效應(yīng)晶體管(FinFET)。在所述的方法中，所述第一凹槽和所述第二凹槽的底面低于所述多個(gè)第一半導(dǎo)體鰭片的底面和所述第二半導(dǎo)體鰭片的底面。在所述的方法中，所述第一外延區(qū)域和所述第二外延區(qū)域包含硅并且基本上不包含鍺。所述的方法進(jìn)一步包括:形成第三半導(dǎo)體鰭片；在部分所述第三半導(dǎo)體鰭片的頂面和側(cè)壁上形成第三柵電極；蝕刻所述第三半導(dǎo)體鰭片的未被所述第三柵電極覆蓋的部分，從而形成第三凹槽；實(shí)施另一外延生長(zhǎng)以生長(zhǎng)第三外延區(qū)域，其中，在分開(kāi)的工藝步驟中生長(zhǎng)所述第一外延區(qū)域和所述第三外延區(qū)域，并且其中，所述第三外延區(qū)域包含硅鍺；以及利用P型雜質(zhì)摻雜所述第三外延區(qū)域，從而形成P型器件的源極和漏極區(qū)域。又一方面，本發(fā)明提供了一種器件，包括:半導(dǎo)體襯底；n_阱區(qū)域，位于所述半導(dǎo)體襯底中；以及P型半導(dǎo)體區(qū)域，位于所述η-阱區(qū)域上方，其中，所述P型半導(dǎo)體區(qū)域和所述η-阱區(qū)域形成靜電放電(ESD) 二極管的ρ-η結(jié)，并且其中，所述P型半導(dǎo)體區(qū)域基本上不包含鍺。所述的器件進(jìn)一步包括:多個(gè)STI區(qū)域，彼此平行并且延伸到所述η-阱區(qū)域中，其中，所述P型半導(dǎo)體區(qū)域包括位于所述多個(gè)STI區(qū)域正上方的第一部分和延伸到所述多個(gè)STI區(qū)域之間的多個(gè)間隔內(nèi)的第二部分；多個(gè)半導(dǎo)體鰭片，位于所述η-阱區(qū)域上方；以及多個(gè)柵電極，位于所述多個(gè)半導(dǎo)體鰭片上方，其中，所述P型半導(dǎo)體區(qū)域位于所述多個(gè)柵電極中的兩個(gè)之間。在所述的器件中，所述P型半導(dǎo)體區(qū)域和所述η-阱區(qū)域之間的界面低于所述多個(gè)STI區(qū)域的頂面。在所述的器件中，所述ESD 二極管位于芯片的輸入/輸出(10)區(qū)域中。所述的器件進(jìn)一步包括:位于所述η-阱區(qū)域上方并且與所述η-阱區(qū)域接觸的η型拾取區(qū)域，其中，所述P型半導(dǎo)體區(qū)域、所述η-阱區(qū)域以及所述η型拾取區(qū)域形成了所述ESD 二極管的陽(yáng)極、陰極以及陰極拾取區(qū)域。在所述的器件中，所述P型半導(dǎo)體區(qū)域和所述η型拾取區(qū)域分別與VSS節(jié)點(diǎn)和VDD節(jié)點(diǎn)相連接。
所述的器件進(jìn)一步包括:p型FinFET，所述p型FinFET位于所述半導(dǎo)體襯底上方并且包括源極和漏極應(yīng)力件，其中，所述源極和漏極應(yīng)力件包含硅鍺。


為了更全面地理解實(shí)施例及其優(yōu)勢(shì)，現(xiàn)將結(jié)合附圖所進(jìn)行的描述作為參考，其中:圖1A至圖6是根據(jù)各個(gè)實(shí)施例制造靜電放電(ESD) 二極管和η型器件的中間階段的俯視圖和截面圖；以及圖7Α至圖9是根據(jù)實(shí)施例制造P型器件的中間階段的俯視圖和截面圖。
具體實(shí)施例方式下面，詳細(xì)論述本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所論述的具體實(shí)施例僅僅是說(shuō)明性的，而不用于限制本發(fā)明的范圍。根據(jù)各個(gè)實(shí)施例提供了靜電放電(ESD) 二極管及其形成方法。示出了形成ESD 二極管的中間階段。論述了實(shí)施例的變化和操作。在所有各個(gè)視圖和說(shuō)明性實(shí)施例中，類(lèi)似的參考標(biāo)號(hào)用于指示類(lèi)似的元件。圖1A示出了用于形成ESD 二極管的結(jié)構(gòu)的俯視圖。芯片10(其是晶圓的一部分，并且因此在下文中被稱(chēng)作晶圓/芯片10)包括器件區(qū)域100和200。器件區(qū)域100是ESD器件區(qū)域，該區(qū)域也可以是用于形成IO器件的輸入/輸出(IO)區(qū)域。器件區(qū)域200是在其中將形成η型器件的η型器件區(qū)域。該η型器件可以是η型磁芯晶體管(諸如，F(xiàn)inFET)、η型IO晶體管、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)器件、η型IO ESD器件、或其組合。圖5所示的器件250代表形成在器件區(qū)域200中的η型器件。在器件區(qū)域100中形成有多個(gè)半導(dǎo)體鰭片(其可以是硅鰭片)120。半導(dǎo)體鰭片120彼此平行，并且可以具有基本上一致的間隔，或可以具有不一致的間隔。在示出的實(shí)施例中，半導(dǎo)體鰭片120的縱長(zhǎng)方向被稱(chēng)為X方向。形成跨過(guò)半導(dǎo)體鰭片120的多個(gè)柵電極122。柵電極122的縱長(zhǎng)方向是在垂直于X方向的Y方向上。部分柵電極122位于部分半導(dǎo)體鰭片120的側(cè)壁上。在一些實(shí)施例中，除了形成在部分半導(dǎo)體鰭片120的側(cè)壁上以外，柵電極122還在半導(dǎo)體鰭片120的頂面上方延伸并且與半導(dǎo)體鰭片120的頂面重疊。柵電極122通過(guò)柵極電介質(zhì)(圖1A中未示出，請(qǐng)參考圖1B中的柵極電介質(zhì)126)與半導(dǎo)體鰭片120分開(kāi)。柵電極122可以是所得到的ESD器件180(圖6)中的偽柵極。在一些實(shí)施例中，一些柵電極122之間的間隔可以不同于柵電極122中的其他相鄰的柵電極之間的間隔。例如，兩個(gè)相鄰的柵電極122之間的間隔SI可以大于兩個(gè)其他相鄰的柵電極122之間的間隔S2。在可選的實(shí)施例中，柵電極122可以具有一致的間隔。在俯視圖中，在半導(dǎo)體鰭片120之間以及在半導(dǎo)體鰭片120周?chē)纬蓽\溝槽隔離(STI)區(qū)域24。圖1A還示出了:在器件區(qū)域200中形成半導(dǎo)體鰭片220，并且形成跨過(guò)半導(dǎo)體鰭片220的柵電極222。柵電極222的一部分位于半導(dǎo)體鰭片220的頂面和側(cè)壁上。柵電極222的縱長(zhǎng)方向垂直于半導(dǎo)體鰭片220的縱長(zhǎng)方向。圖1B示出了圖1A所示的結(jié)構(gòu)的截面圖，其中，該截面圖由圖1A中的平面剖切線(xiàn)(plane crossing line) 1B-1B獲得?？梢钥闯?，半導(dǎo)體鰭片120是半導(dǎo)體襯底34的一部分。半導(dǎo)體鰭片120高于STI區(qū)域24的頂面24A。柵極電介質(zhì)126形成在鰭片120的頂面上。盡管圖1B中未示出，但柵極電介質(zhì)126和柵電極122也在鰭片120的側(cè)壁上延伸。N-阱區(qū)域32形成在半導(dǎo)體襯底34中。在一些實(shí)施例中，半導(dǎo)體襯底34是硅襯底?？蛇x地，半導(dǎo)體襯底34可以由其他半導(dǎo)體材料(諸如，硅鍺、II1-V族化合物半導(dǎo)體材料等)形成?？梢岳肞型雜質(zhì)輕摻雜半導(dǎo)體襯底34。類(lèi)似地，還示出了半導(dǎo)體鰭片220和柵電極222的截面圖。圖1C示出了圖1A所示的結(jié)構(gòu)的截面圖，其中，該截面圖由圖1A中的平面剖切線(xiàn)1C-1C獲得?？梢钥闯觯雽?dǎo)體鰭片120在STI區(qū)域24上方延伸，并且彼此鄰近。參考圖2A，實(shí)施凹進(jìn)(recessing)步驟以同時(shí)蝕刻半導(dǎo)體鰭片120和220。結(jié)果，在器件區(qū)域100中且在相鄰的柵電極122之間形成了凹槽138。同時(shí)，在器件區(qū)域200中且鄰近半導(dǎo)體鰭片220形成凹槽238。半導(dǎo)體鰭片120的被柵電極122覆蓋的一些部分以及半導(dǎo)體鰭片220的被柵電極222覆蓋的部分受到保護(hù)而未被蝕刻。在一些實(shí)施例中，凹槽138的底面138A和凹槽238的底面238A低于鰭片120的底面120A和鰭片220的底面220A。在可選的實(shí)施例中，如使用虛線(xiàn)所示，底面138A和238A可以與底面120A和220A基本上齊平或高于底面120A和220A。在又一些實(shí)施例中，不實(shí)施凹進(jìn)步驟，并且在未被蝕刻的半導(dǎo)體鰭片120和220上實(shí)施如圖3A所示的外延步驟。圖2B利用由圖1A中的平面剖切線(xiàn)1C-1C所獲得的截面圖示出了圖2A的結(jié)構(gòu)。圖3A示出了用于生長(zhǎng)外延區(qū)域140和240的外延。圖3A是由圖1A中的平面剖切線(xiàn)1B-1B獲得的。在一些實(shí)施例中，外延區(qū)域140和240由不添加鍺(或基本上不添加鍺，例如，低于約2原子百分率)的基本上純的硅形成。在可選的實(shí)施例中，外延區(qū)域140和240由適于形成η型器件(諸如，nMOS晶體管)的其他材料(諸如，硅碳、硅磷等)形成。外延區(qū)域140和240在導(dǎo)電類(lèi)型上可以是基本上中性的，其中，當(dāng)生長(zhǎng)外延區(qū)域140和240時(shí)未在原位摻雜η型或P型雜質(zhì)。在可選的實(shí)施例中，在進(jìn)行外延區(qū)域140和240的形成時(shí)可以在原位摻雜η型雜質(zhì)，諸如，磷、砷等。由于外延工藝，不論外延區(qū)域140和240是否由與下面的η-阱區(qū)域32的材料相同的材料(諸如，硅)形成，分別可以在η-阱區(qū)域32和上覆外延區(qū)域140和240之間分別產(chǎn)生可見(jiàn)界面140Α和240Α?？梢允褂?，例如，掃描電子顯微鏡方法(SEM)來(lái)觀(guān)察界面140Α和240Α。可以使用化學(xué)汽相沉積(CVD)方法實(shí)施外延步驟，并且可以使用硅烷(SiH4)作為前體，然而也可以使用其他適用的方法和/或前體。頂面140Β和240Β可以高于鰭片120和220的頂面。頂面140Β和240Β也可以與鰭片120和220的頂面齊平或者低于鰭片120和220的頂面。使用虛線(xiàn)示出一些可能的頂面140Β和240Β。圖3Β示出了圖3Α所示的結(jié)構(gòu)的截面圖，其中，該截面圖由圖1A中的相同平面剖切線(xiàn)1C-1C獲得。當(dāng)在STI區(qū)域24的頂面24Α上方生長(zhǎng)時(shí)，外延區(qū)域140除了縱向生長(zhǎng)外還可以具有橫向生長(zhǎng)。結(jié)果，將從相鄰的凹槽138 (圖2Β)生長(zhǎng)的半導(dǎo)體材料合并在一起形成了大的外延區(qū)域140，該大的外延區(qū)域140在多個(gè)STI區(qū)域24的頂部上擴(kuò)展。如圖3C(其是圖3Α和圖3Β所示的結(jié)構(gòu)的俯視圖)所示，大的外延區(qū)域140擴(kuò)展至相鄰的柵電極122之間的基本上整個(gè)區(qū)域。圖4示出了向外延區(qū)域140中注入P型雜質(zhì)以形成P型區(qū)域142。在一些實(shí)施例中，P型區(qū)域142是重?fù)诫s的，例如，雜質(zhì)濃度高于約1019/cm3，或在約1019/cm3和約1021/cm3之間，然而也可以使用更高或更低的雜質(zhì)濃度。注入的雜質(zhì)可以包含硼、銦等。在注入P型雜質(zhì)時(shí)，例如，通過(guò)光刻膠44來(lái)遮蔽器件區(qū)域200，從而使外延區(qū)域240未被P型雜質(zhì)注入。圖5示出了向外延區(qū)域240中注入η型雜質(zhì)以形成η型區(qū)域242。在一些實(shí)施例中，η型區(qū)域242是重?fù)诫s的，例如，雜質(zhì)濃度高于約1019/cm3，或在約1019/cm3和約1021/cm3之間，然而也可以使用更高或更低的雜質(zhì)濃度。注入的雜質(zhì)可以包含磷、砷、銻等。在注入η型雜質(zhì)時(shí)，可以例如通過(guò)光刻膠46來(lái)遮蔽器件區(qū)域100。因此，P型區(qū)域142未被η型雜質(zhì)注入。結(jié)果，形成了 η型器件250。η型器件250可以是η型磁芯FinFET、n型IOFinFET、SRAM單元中的η型FinFET、n型IO ESD器件等?？梢哉J(rèn)識(shí)到，圖4和圖5所示的步驟的順序可以顛倒，并且可以在將P型雜質(zhì)注入到外延區(qū)域140中之前將η型雜質(zhì)注入到外延區(qū)域240中。圖6示出了硅化物區(qū)域162和接觸塞164的形成。另外，圖6還示出了 η型拾取區(qū)域166和相應(yīng)的上覆硅化物區(qū)域168?？梢允褂门c形成P型外延區(qū)域142基本上相同的方法來(lái)形成η型拾取區(qū)域166，并且可以與形成P型外延區(qū)域142同時(shí)地形成該η型拾取區(qū)域166。η型拾取區(qū)域166也可以被重?fù)诫s為N+區(qū)域?？梢苑謩e通過(guò)在P型外延區(qū)域142和η型拾取區(qū)域166上方沉積金屬層(未示出)并且實(shí)施退火來(lái)形成硅化物區(qū)域162和168。然后去除金屬層的未反應(yīng)部分，留下硅化物區(qū)域162和168。形成介電層170，其可以是層間電介質(zhì)，并且隨后在介電層170中形成接觸塞164和172，并且分別將接觸塞164和172與P型外延區(qū)域142和η型拾取區(qū)域166電連接。ρ型外延區(qū)域142、η阱區(qū)域32以及η型拾取區(qū)域166形成ESD 二極管180。ρ型外延區(qū)域142充當(dāng)陽(yáng)極、η-阱區(qū)域32充當(dāng)陰極，以及η型拾取區(qū)域166充當(dāng)ESD 二極管180的陰極拾取區(qū)域。雖然未示出，但如圖4所示的多個(gè)P型區(qū)域142可以通過(guò)接觸塞和金屬線(xiàn)互連起來(lái),從而進(jìn)一步增加P型區(qū)域142和η-阱區(qū)域32之間的界面面積。在一些實(shí)施例中，接觸塞172和陰極32可以與VSS節(jié)點(diǎn)(諸如，電接地(GND))連接，而接觸塞164和陽(yáng)極142可以與正電源節(jié)點(diǎn)VDD (諸如，VDD10)連接。相反地，也可以使用相反的連接方案，其中，接觸塞164和陽(yáng)極142可以與VSS節(jié)點(diǎn)連接，而接觸塞172和陰極32可以與正電源節(jié)點(diǎn)VDD連接。可選地，接觸塞164和172中的每個(gè)都可以與IO輸入焊盤(pán)或IO輸出焊盤(pán)連接。由于ρ型外延區(qū)域142、η-阱區(qū)域32以及η型拾取區(qū)域166之間的大的界面面積，ESD 二極管180可以具有高ESD電流。圖7Α至圖9示出了在半導(dǎo)體襯底34上形成ρ型器件302 (在說(shuō)明性圖9中)，半導(dǎo)體襯底34是在其上形成了 ESD 二極管180 (圖6)和η型器件250 (圖5)的相同半導(dǎo)體襯底。與圖1A至圖6中的步驟分開(kāi)實(shí)施圖7Α至圖9所示的工藝步驟。另外，在圖1至圖6所示的工藝步驟中使用的光刻掩模(未示出)可以不同于圖7Α至圖9中所示的工藝步驟所使用的光刻掩模，其中，光刻掩模包括不透明的圖案和透明的圖案。因此，如圖7Α至圖9所示的形成工藝與如圖1A至圖6所示的ESD 二極管180的形成是分開(kāi)的。圖7Α和圖7Β分別示出了起始結(jié)構(gòu)的俯視圖和截面圖，其中，柵電極322形成在半導(dǎo)體鰭片320的頂面和側(cè)壁上。接著,如圖8所示，通過(guò)蝕刻半導(dǎo)體鰭片320而形成了凹槽338。然后，如圖9所示，在凹槽338中生長(zhǎng)外延區(qū)域340。例如，該外延區(qū)域340可以由硅鍺形成。然后，實(shí)施注入以利用P型雜質(zhì)摻雜外延區(qū)域340。在示例性實(shí)施例中，所得到的器件302可以是ρ型FinFET，該ρ型FinFET可以用于磁芯電路、SRAM電路、IO電路等。摻雜的外延區(qū)域340可以形成FinFET 302的源極和漏極應(yīng)力件，從而可以向ρ型器件302的溝道區(qū)域施加壓應(yīng)力，以便提高驅(qū)動(dòng)電流。在形成IO ESD 二極管的ρ型區(qū)域的常規(guī)工藝中，與形成P型器件的硅鍺應(yīng)力件同時(shí)形成(并且因此與其相連接的)的大的P型區(qū)域通常較薄。因此，由于IO ESD器件的接觸塞可以穿透所得到的ESD 二極管的ρ-η結(jié)點(diǎn)，所以可以在IO ESD器件中產(chǎn)生高泄漏電流。實(shí)驗(yàn)結(jié)果指出，通過(guò)將ESD 二極管的ρ型外延區(qū)域的形成與P型FinFET的娃鍺應(yīng)力件的形成分開(kāi)，可以形成硅區(qū)域(而不是硅鍺區(qū)域)以充當(dāng)大的P型外延區(qū)域。結(jié)果，大的P型外延區(qū)域的厚度可以接近于小的外延區(qū)域的厚度。例如，在圖3C中，ρ型外延區(qū)域140’的厚度可以接近于P型外延區(qū)域140”的厚度。因此，利用均勻的厚度，接觸塞不可能穿透ESD 二極管的Ρ-η結(jié)，并且減小了 ESD 二極管中的泄漏電流。在實(shí)施例中，由于與形成η型器件同時(shí)形成ESD 二極管的大的ρ型外延區(qū)域，所以不需要額外的工藝步驟，并且不需要額外的光刻掩模。根據(jù)實(shí)施例，一種方法包括形成ESD 二極管，形成ESD 二極管包括實(shí)施外延生長(zhǎng)以形成包含硅并且基本上不包含鍺的外延區(qū)域。利用P型雜質(zhì)摻雜該外延區(qū)域從而形成P型區(qū)域，其中，該P(yáng)型區(qū)域形成ESD 二極管的陽(yáng)極。根據(jù)其他實(shí)施例，一種方法包括形成彼此平行的多個(gè)第一半導(dǎo)體鰭片，并且形成彼此平行的多個(gè)第一柵電極。多個(gè)第一柵電極的縱長(zhǎng)方向垂直于多個(gè)第一半導(dǎo)體鰭片的縱長(zhǎng)方向。多個(gè)第一柵電極位于部分多個(gè)第一半導(dǎo)體鰭片的頂面和側(cè)壁上。該方法進(jìn)一步包括形成第二半導(dǎo)體鰭片，并且在部分第二半導(dǎo)體鰭片的頂面和側(cè)壁上形成第二柵電極。對(duì)多個(gè)第一半導(dǎo)體鰭片的未被多個(gè)第一柵電極覆蓋的部分進(jìn)行蝕刻以形成第一凹槽。對(duì)第二半導(dǎo)體鰭片的未被第二柵電極覆蓋的部分進(jìn)行蝕刻以形成第二凹槽。實(shí)施外延生長(zhǎng)以同時(shí)生長(zhǎng)第一外延區(qū)域和第二外延區(qū)域。從第一凹槽生長(zhǎng)第一外延區(qū)域，其中，將第一外延區(qū)域合并以形成大的外延區(qū)域。在第二凹槽中生長(zhǎng)第二外延區(qū)域。利用P型雜質(zhì)摻雜該大的外延區(qū)域，從而形成P型區(qū)域，其中，該P(yáng)型區(qū)域形成ESD 二極管的陽(yáng)極。利用η型雜質(zhì)摻雜第二外延區(qū)域，從而形成η型器件的源極和漏極區(qū)域。根據(jù)又一些實(shí)施例，一種器件包括半導(dǎo)體襯底，以及位于半導(dǎo)體襯底中的η-阱區(qū)域。P型半導(dǎo)體區(qū)域設(shè)置在η-阱區(qū)域上方，其中，該ρ型半導(dǎo)體區(qū)域和η-阱區(qū)域形成ESD二極管的Ρ-η結(jié)。該P(yáng)型半導(dǎo)體區(qū)域基本上不包含鍺。盡管已經(jīng)詳細(xì)地描述了實(shí)施例及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的實(shí)施例主旨和范圍的情況下，在其中做各種改變、替換和更改。而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書(shū)中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明將很容易地理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與本文所述相應(yīng)實(shí)施例基本上相同功能或獲得基本上相同結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預(yù)期在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。此外，每條權(quán)利要求構(gòu)成單獨(dú)的實(shí)施例，并且各個(gè)權(quán)利要求和實(shí)施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種方法，包括: 形成靜電放電(ESD) 二極管，包括: 實(shí)施外延生長(zhǎng)以形成包含硅并且基本上不包含鍺的外延區(qū)域；以及利用P型雜質(zhì)摻雜所述外延區(qū)域，從而形成P型區(qū)域，其中，所述P型區(qū)域形成所述ESD二極管的陽(yáng)極。
2.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 形成第一半導(dǎo)體鰭片；以及 蝕刻所述第一半導(dǎo)體鰭片的一部分以形成第一凹槽，其中，從所述第一凹槽生長(zhǎng)所述外延區(qū)域。
3.根據(jù)權(quán)利要求2所述的方法，進(jìn)一步包括: 形成與所述第一半導(dǎo)體鰭片鄰近并且平行的第二半導(dǎo)體鰭片；以及蝕刻所述第二半導(dǎo)體鰭片的一部分以形成第二凹槽，其中，將從所述第一凹槽和所述第二凹槽生長(zhǎng)的半導(dǎo)體材料合并以形成所述外延區(qū)域。
4.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 形成另一半導(dǎo)體鰭片； 蝕刻所述另一半導(dǎo)體鰭片的一部分以形成另一凹槽； 在所述另一凹槽中實(shí)施另一外延生長(zhǎng)以形成包含硅并且基本上不包含鍺的另一外延區(qū)域，其中，同時(shí)實(shí)施 所述外延生長(zhǎng)和所述另一外延生長(zhǎng)；以及利用η型雜質(zhì)摻雜所述另一外延區(qū)域，從而形成η型區(qū)域。
5.一種方法，包括: 形成彼此平行的多個(gè)第一半導(dǎo)體鰭片； 形成彼此平行的多個(gè)第一柵電極，其中，所述多個(gè)第一柵電極的縱長(zhǎng)方向垂直于所述多個(gè)第一半導(dǎo)體鰭片的縱長(zhǎng)方向，并且其中，所述多個(gè)第一柵電極位于部分所述多個(gè)第一半導(dǎo)體鰭片的頂面和側(cè)壁上； 形成第二半導(dǎo)體鰭片； 在部分所述第二半導(dǎo)體鰭片的頂面和側(cè)壁上形成第二柵電極； 蝕刻所述多個(gè)第一半導(dǎo)體鰭片的未被所述多個(gè)第一柵電極覆蓋的部分，從而形成第一凹槽； 蝕刻所述第二半導(dǎo)體鰭片的未被所述第二柵電極覆蓋的部分，從而形成第二凹槽；實(shí)施外延生長(zhǎng)以同時(shí)生長(zhǎng)第一外延區(qū)域和第二外延區(qū)域，其中，從所述第一凹槽生長(zhǎng)所述第一外延區(qū)域，其中，將所述第一外延區(qū)域合并以形成大的外延區(qū)域，并且其中，在所述第二凹槽中生長(zhǎng)所述第二外延區(qū)域； 利用P型雜質(zhì)摻雜所述大的外延區(qū)域，從而形成P型區(qū)域，其中，所述P型區(qū)域形成靜電放電(ESD) 二極管的陽(yáng)極；以及 利用η形雜質(zhì)摻雜所述第二外延區(qū)域，從而形成η型器件的源極和漏極區(qū)域。
6.根據(jù)權(quán)利要求5所述的方法，進(jìn)一步包括: 形成第三半導(dǎo)體鰭片； 在部分所述第三半導(dǎo)體鰭片的頂面和側(cè)壁上形成第三柵電極； 蝕刻所述第三半導(dǎo)體鰭片的未被所述第三柵電極覆蓋的部分，從而形成第三凹槽；實(shí)施另一外延生長(zhǎng)以生長(zhǎng)第三外延區(qū)域，其中，在分開(kāi)的工藝步驟中生長(zhǎng)所述第一外延區(qū)域和所述第三外延區(qū)域，并且其中，所述第三外延區(qū)域包含硅鍺；以及 利用P型雜質(zhì)摻雜所述第三外延區(qū)域，從而形成P型器件的源極和漏極區(qū)域。
7.一種器件，包括: 半導(dǎo)體襯底； η-阱區(qū)域，位于所述半導(dǎo)體襯底中；以及 P型半導(dǎo)體區(qū)域，位于所述η-阱區(qū)域上方，其中，所述P型半導(dǎo)體區(qū)域和所述η-阱區(qū)域形成靜電放電(ESD) 二極管的ρ-η結(jié)，并且其中，所述P型半導(dǎo)體區(qū)域基本上不包含鍺。
8.根據(jù)權(quán)利要求7所述的器件，進(jìn)一步包括: 多個(gè)STI區(qū)域，彼此平行并且延伸到所述η-阱區(qū)域中，其中，所述P型半導(dǎo)體區(qū)域包括: 第一部分，位于所述多個(gè)STI區(qū)域的正上方；以及 第二部分，延伸到所述多個(gè)STI區(qū)域之間的多個(gè)間隔內(nèi)； 多個(gè)半導(dǎo)體鰭片，位于所述η-阱區(qū)域上方；以及 多個(gè)柵電極，位于所述多個(gè)半導(dǎo)體鰭片上方，其中，所述P型半導(dǎo)體區(qū)域位于所述多個(gè)柵電極中的兩個(gè)之間。
9.根據(jù)權(quán)利要求 7所述的器件，進(jìn)一步包括位于所述η-阱區(qū)域上方并且與所述η-阱區(qū)域接觸的η型拾取區(qū)域，其中，所述P型半導(dǎo)體區(qū)域、所述η-阱區(qū)域以及所述η型拾取區(qū)域形成了所述ESD 二極管的陽(yáng)極、陰極以及陰極拾取區(qū)域。
10.根據(jù)權(quán)利要求7所述的器件，進(jìn)一步包括P型FinFET，所述p型FinFET位于所述半導(dǎo)體襯底上方并且包括源極和漏極應(yīng)力件，其中，所述源極和漏極應(yīng)力件包含硅鍺。
全文摘要
一種方法包括形成ESD二極管，包括實(shí)施外延生長(zhǎng)以形成包含硅并且基本上不包含鍺的外延區(qū)域。利用p型雜質(zhì)摻雜該外延區(qū)域以形成p型區(qū)域，其中，該p型區(qū)域形成ESD二極管的陽(yáng)極。本發(fā)明提供了IO ESD器件及其形成方法。
文檔編號(hào)H01L21/28GK103199012SQ20121019360
公開(kāi)日2013年7月10日 申請(qǐng)日期2012年6月12日 優(yōu)先權(quán)日2012年1月6日
發(fā)明者李東穎, 郭文暉, 張志豪, 張守仁 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司