專利名稱：3d電容器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體領(lǐng)域，更具體地，涉及3D電容器及其制造方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)經(jīng)歷了快速增長。在IC演進的過程中，功能密度(即，每芯片面積互連器件的數(shù)量)普遍増加，同時幾何尺寸(即，可使用制造エ藝制造的最小部件(或線))減小。這種比例縮小通常通過增加生產(chǎn)效率和降低相關(guān)成本來提供優(yōu)勢。這種比例縮小還增加了處理和制造IC的復(fù)雜度，并且對于將要實現(xiàn)的這些進歩，需要IC制造的類似研發(fā)。例如，隨著半導(dǎo)體エ業(yè)前進到追求更高器件密度、更高性能、和更低成本的納米技木工藝節(jié)點，來自制造和設(shè)計的挑戰(zhàn)使得開發(fā)了三維(3D)器件。隨著3D器件的發(fā)展，需要用于3D器件的電容器。因此，盡管現(xiàn)有電容器以及電容器的制造方法通常足以用于它們的預(yù)期目的，但它們在所有方面不能夠完全滿足要求。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提供了一種三維(3D)電容器，包括:襯底，包括鰭結(jié)構(gòu)，鰭結(jié)構(gòu)包括多個鰭；絕緣材料，設(shè)置在襯底上以及多個鰭的每ー個之間；介電層，設(shè)置在多個鰭的每ー個上；第一電極，設(shè)置在鰭結(jié)構(gòu)的第一部分上，第一電極與鰭結(jié)構(gòu)的表面直接接觸；以及第ニ電極，設(shè)置在鰭結(jié)構(gòu)的第二部分上，第二電極被直接設(shè)置在介電層上，其中，鰭結(jié)構(gòu)的第一部分和第二部分不同。其中，介電層設(shè)置在多個鰭的每ー個之間的絕緣材料上。其中，第一部分包括多個鰭中的第一鰭，其中，第二部分包括多個鰭中的第二鰭，以及其中，第一鰭和第二鰭是不同的鰭。其中，第一電極設(shè)置在多個鰭的第一鰭的中心區(qū)域中，以及其中，沿著多個鰭的第ニ鰭的長度設(shè)置第二電極。其中，第一電極在與第二電極不同的鰭上。其中，第一部分僅包括多個鰭中的ー個鰭，其中，第二部分包括多個鰭中的多于ー個的鰭，以及其中，第一部分和第二部分不共同具有多個鰭中的任何鰭。其中，第一電極和第二電極包括從由Al、Cu、和W組成的組中選擇的材料。此外，還提供了一種三維(3D)電容器，包括:半導(dǎo)體襯底；鰭結(jié)構(gòu)，包括形成在半導(dǎo)體襯底上的ー個或多個鰭；絕緣材料，形成在ー個或多個鰭的每ー個之間；介電層，形成在鰭結(jié)構(gòu)的第一部分上；第一電極，形成在介電層上；隔離件，形成在第一電極的側(cè)壁上；以及第ニ電極，形成在鰭結(jié)構(gòu)的第二部分上， 其中，第一部分和第二部分不同，以及其中，第ニ電極包括與隔離件的表面直接接觸的表面。其中，半導(dǎo)體襯底為體硅襯底。其中，第二電極被直接形成在鰭結(jié)構(gòu)上以及被直接形成在絕緣材料上。
其中，第一電極橫貫ー個或多個鰭的姆ー個，以及其中，第二電極橫貫ー個或多個鰭的每ー個。其中，半導(dǎo)體襯底和鰭結(jié)構(gòu)包括硅。此外，還提供了ー種制造三維(3D)電容器的方法，包括:提供襯底；在襯底上形成包括一個或多個鰭的鰭結(jié)構(gòu)；在襯底上和鰭結(jié)構(gòu)上沉積絕緣材料，絕緣材料充分填充ー個或多個鰭的每ー個之間的區(qū)域；從ー個或多個鰭的每ー個之間的區(qū)域中去除絕緣材料的一部分，從而露出一個或多個鰭的每ー個的一部分；在ー個或多個鰭的每ー個的上方形成介電層；在鰭結(jié)構(gòu)的第一部分上形成第一電極；以及在鰭結(jié)構(gòu)的第二部分上形成第二電極，其中，第一部分和第二部分不同，以及其中，第一電極和第二電極彼此隔離。該方法還包括:在形成鰭結(jié)構(gòu)之后以及在沉積絕緣材料之前，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低電阻表面，其中，形成第一電極包括:形成第一電極，使得第一電極與鰭結(jié)構(gòu)的低電阻表面直接接觸，其中，形成第二電極包括:在介電層上形成第二電極，使得第二電極不與鰭結(jié)構(gòu)的低電阻表面直接接觸，以及其中，第一電極和第二電極不共享公共鰭。該方法還包括:在形成鰭結(jié)構(gòu)之后以及在沉積絕緣材料之前，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低電阻表面，其中，第一部分包括鰭結(jié)構(gòu)的一個或多個鰭中的第一鰭，其中，第二部分包括鰭結(jié)構(gòu)的一個或多個鰭中的第二鰭，以及其中，第一鰭和第二鰭是不同的鰭。該方法還包括:在從ー個或多個鰭的每ー個之間的區(qū)域中去除絕緣材料的一部分之后，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低電阻表面，其中，形成第一電極包括:形成第一電極，使得第一電極與鰭結(jié)構(gòu)的低電阻表面直接接觸，其中，形成第二電極包括:在介電層上形成第二電極，使得第二電極不與鰭結(jié)構(gòu)的低電阻表面直接接觸，以及第一電極和第二電極不共享公共鰭。該方法還包括:在從ー個或多個鰭的每ー個之間的區(qū)域中去除絕緣材料的一部分之后，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低電阻表面；以及在第一電極的側(cè)壁上形成隔離件，其中，第二電極包括與隔離件的表面直接接觸的表面。其中，形成第一電極包括:將第一電極形成為橫貫ー個或多個鰭的每ー個，以及其中，形成第二電極包括:將第二電極形成為橫貫ー個或多個鰭的每ー個。其中，形成第一電極包括:在介電層和一個或多個鰭的每ー個之間的區(qū)域中直接形成第一電極，以及其中，形成第二電極包括:在鰭結(jié)構(gòu)的低電阻表面上以及ー個或多個鰭的每ー個之間的區(qū)域中直接形成第二電極。其中，形成第二電極包括:在一個或多個鰭的每ー個之間的區(qū)域中的絕緣材料上直接形成第二電極。


當(dāng)閱讀附圖時，根據(jù)以下詳細描述更好地理解本公開的ー個或多個方面。應(yīng)該強調(diào)的是，根據(jù)エ業(yè)的標(biāo)準(zhǔn)實踐，各種部件沒有按比例繪制。實際上，為了討論的清楚，可以任意増加或減小各種部件的尺寸。圖1是示出根據(jù)本公開各個方面的制造半導(dǎo)體器件的方法的流程圖。圖2A至圖1OA示出了根據(jù)圖1的方法處于各個制造階段的半導(dǎo)體器件的ー個實施例的透視圖。
圖2B至圖1OB分別示出了圖2A至圖1OA所示的部分或整體的半導(dǎo)體器件的示意性截面圖。圖11是示出根據(jù)本公開各個方面的制造半導(dǎo)體器件的方法的流程圖。圖12A至圖18A示出了根據(jù)圖11的方法處于各個制造階段的半導(dǎo)體器件的ー個實施例的透視圖。圖12B至圖18B分別示出了圖12A至圖18A所示的部分或整體的半導(dǎo)體器件的示意性截面圖。
具體實施例方式以下公開提供了用于實施各種實施例的不同特征的許多不同的實施例或?qū)嵗?。以下描述部件和配置的具體實例以簡化本公開。當(dāng)然，這些僅僅是實例而不用于限制。例如，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成為直接接觸的實施例，并且還可以包括可以形成附加部件夾置在第一和第二部件之間使得第一和第二部件沒有直接接觸的實施例。此外，本公開可以在各個實例中重復(fù)參考標(biāo)號和/或字母。這種重復(fù)是為了簡化和清楚的目的，它們本身并不用于表示所討論的各個實施例和/或結(jié)構(gòu)之間的關(guān)系。此外，本文所公開的部件可以以與本文所示示例性實施例不同的方式進行配置、組合或構(gòu)造而不背離本公開的范圍。應(yīng)該理解，本領(lǐng)域的技術(shù)人員能夠得到使本發(fā)明的原則具體化的各種等效物?？梢缘靡嬗诒景l(fā)明的一個或多個實施例的器件的實例為半導(dǎo)體器件。例如，這種器件為用于三維(3D)器件的電容器。電容器可以為3D電容器，諸如金屬絕緣體金屬(MIM)或金屬絕緣體半導(dǎo)體(MIS)電容器。例如，3D電容器可以與諸如鰭型場效應(yīng)晶體管(FinFET)器件結(jié)合使用。例如，F(xiàn)inFET器件可以為P型金屬氧化物半導(dǎo)體(PMOS)FinFET器件或N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件。以下公開將繼續(xù)以用于FinFET器件的MIM電容器為例來示出本公開的各個實施例。然而，應(yīng)該理解，本公開不應(yīng)限于特定類型的器件，除非專丨I聲明。參照圖1以及圖2A、圖2B至圖10A、圖10B，下面將統(tǒng)ー描述方法100和半導(dǎo)體器件200。圖1是根據(jù)本公開各個方面的用于制造集成電路器件的方法100的流程圖。在本實施例中，方法100用于制造包括3D電容器的集成電路器件。方法100開始于塊102，其中，提供襯底。在塊104中，在襯底的上方形成鰭結(jié)構(gòu)。鰭結(jié)構(gòu)的形成可包括圖案化掩模層并使用掩模層蝕刻半導(dǎo)體襯底。在塊106中，鰭結(jié)構(gòu)被注入以在鰭結(jié)構(gòu)上形成低阻抗表面。該方法繼續(xù)到塊108，其中，在鰭結(jié)構(gòu)上沉積絕緣材料?？梢猿练e絕緣材料，使其覆蓋鰭結(jié)構(gòu)并充分填充鰭結(jié)構(gòu)的每ー個鰭之間的區(qū)域?？梢噪S后執(zhí)行平面化工藝，使得介電層的頂面被平面化，露出鰭結(jié)構(gòu)的頂部。該方法繼續(xù)到塊110，其中，對絕緣材料執(zhí)行蝕刻エ藝，使得鰭結(jié)構(gòu)的一部分被露出。在塊112中，在鰭結(jié)構(gòu)的低阻抗表面的上方形成介電層。方法繼續(xù)到塊114，其中，在鰭結(jié)構(gòu)的第一部分上形成第一電極以及在鰭結(jié)構(gòu)的第二部分上形成第二電極。第一和第二部分不同。方法100繼續(xù)到塊116，其中，完成集成電路器件的制造。可以在方法100之前、期間和之后提供附加步驟，并且對于方法的其他實施例可以替換或消除所描述的ー些步驟。以下討論示出了可根據(jù)圖1的方法100制造的集成電路器件的各個實施例。
圖2A至圖1OA示出了根據(jù)圖1的方法處于各個制造階段的半導(dǎo)體器件的ー個實施例的透視圖。圖2B至圖1OB分別示出了沿著線a-a的圖2A至圖1OA所示半導(dǎo)體器件的部分或整體的示意性截面圖。在本公開中，半導(dǎo)體器件為3D電容器。3D電容器200可以包括在微處理器、存儲單元、和/或其他集成電路器件中。為了清楚簡化了圖2A、圖2B至圖10A、圖10B，以更好地理解本公開的概念?？梢栽?D電容器200中添加附加部件，并且對于半導(dǎo)體器件200的其他實施例可以替換或消除以下描述的ー些部件。參照圖2A和圖2B，3D電容器200包括襯底(例如，晶片)210。襯底210為體硅襯底?？蛇x地，襯底210包括:基本半導(dǎo)體，諸如晶體結(jié)構(gòu)的硅或鍺；化合物半導(dǎo)體，諸如硅鍺、碳化硅、神化鎵、磷化鎵、磷化銦、神化銦、和/或銻化銦；或者它們的組合?？蛇x地，襯底210包括絕緣體上硅(SOI)襯底。SOI襯底可以使用氧注入分離(SMOX)、晶片接合、和/或其他適當(dāng)方法來制造。進ー步參照圖2A和圖2B，在襯底210的上方形成介電層212。介電層212通過任何適當(dāng)?shù)磨ㄋ囆纬蔀槿魏芜m當(dāng)?shù)暮穸取Ｔ诒緦嵤├校殡妼?12包括氧化硅并通過CVD或熱氧化工藝形成。熱氧化工藝可以為干式エ藝或濕式エ藝。在各個實例中，可以通過物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、其他適當(dāng)方法、和/或它們的組合來形成氧化硅。例如，CVDエ藝可以使用包括六氯こ硅烷(HCD或Si2Cl6)、ニ氯甲硅烷(DCS 或 SiH2Cl2)、ニ(叔丁基氨基(TertiaryButylAmino))硅烷(BTBAS-C8H22N2Si)和こ硅烷(DS或Si2H6)的化學(xué)物。介電層212上方形成的是掩模層214。在本實施例中，掩模層214包括氮化硅并通過CVDエ藝形成。掩模層214可以為停止/硬掩模層。掩模層214通過任何適當(dāng)?shù)磨ㄋ囆纬蔀槿魏芜m當(dāng)?shù)暮穸?。掩模?14可以包括諸如氮化硅、氮氧化硅、碳化硅、氮化硅碳、其他適當(dāng)材料、或它們的組合的材料。在本實施例中，掩模層214包括氮化硅并通過化學(xué)氣相沉積(CVD)エ藝形成。在各個實例中，可以通過物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、其他適當(dāng)方法、和/或它們的組合來形成氮化硅。例如，CVDエ藝可以使用包括六氯こ硅烷(HCD或Si2Cl6)、ニ氯甲硅烷(DCS或SiH2Cl2)、ニ(叔丁基氨基)硅烷(BTBAS-C8H22N2Si)和こ硅烷(DS或Si2H6)的化學(xué)物。掩模層214上方形成的是光刻膠層216。光刻膠層216通過任何適當(dāng)エ藝形成為任何適當(dāng)?shù)暮穸?。參照圖3A和圖3B，通過任何適當(dāng)?shù)磨ㄋ?諸如光刻和蝕刻エ藝)形成鰭結(jié)構(gòu)218 (包括多個鰭218a、218b、和218c)。例如，在本實施例中，鰭結(jié)構(gòu)218通過將光刻膠層216露出給圖樣、執(zhí)行曝光后烘焙エ藝、以及對光刻膠層216進行顯影以形成包括光刻膠層216和掩模層214的遮蔽元件來形成鰭結(jié)構(gòu)218。光刻膠層216圖案化可包括光刻膠涂覆、軟烘焙、掩模對準(zhǔn)、曝光圖樣、曝光后烘焙、顯影光刻膠、以及硬烘焙的處理步驟。圖案化還可以通過其他適當(dāng)?shù)姆椒▉韺嵤┗蛱鎿Q，諸如無掩模光刻、電子束寫入、離子束吸入、和分子壓印(imprint)。然后，遮蔽元件(包括光刻膠層216和掩模層214)可以在蝕刻エ藝中用于將鰭結(jié)構(gòu)218蝕刻進襯底210。蝕刻エ藝使用圖案化的掩模層214以限定將被蝕刻的區(qū)域并保護3D電容器200的其他區(qū)域。蝕刻エ藝可以包括濕蝕刻エ藝、干蝕刻エ藝、或它們的組合。鰭結(jié)構(gòu)218可以通過使用反應(yīng)離子蝕刻(RIE)的蝕刻エ藝和/或其他適當(dāng)エ藝來形成。在一個實例中，根據(jù)由掩模層214限定的圖樣，氫氟酸(HF)或緩沖HF可用于蝕刻介電層212以露出襯底210。在一個實例中，用于蝕刻襯底210的干蝕刻エ藝包括含氟氣體的化學(xué)物。在又ー實例中，干蝕刻的化學(xué)物包括CF4、SF6、或NF3。可選地，鰭結(jié)構(gòu)218通過雙圖案化光刻(DPL)エ藝來形成。DPL為通過將圖樣劃分為兩個交錯圖樣來在襯底上構(gòu)造圖樣。DPL允許增強的器件(例如，鰭)密度?？梢允褂酶鞣NDPL方法，包括雙曝光(例如使用兩個掩模集合)。參照圖4A和圖4B，去除介電層212和掩模層214以露出鰭結(jié)構(gòu)218的每個鰭218a、218b、218c的頂部?？赏ㄟ^任何適當(dāng)?shù)磨ㄋ嚾コ殡妼?12和掩模層214。例如，去除介電層212和掩模層214可包括濕蝕刻エ藝、干蝕刻エ藝、或它們的組合。參照圖5A和圖5B，對3D電容器200執(zhí)行注入エ藝220以摻雜/注入鰭結(jié)構(gòu)218，從而在鰭結(jié)構(gòu)218上形成低阻抗表面221。注入エ藝220可包括使用諸如硼、BF2、磷、神或提供低阻抗表面221的任何其他適當(dāng)?shù)淖⑷胛锏膿诫s物。在一些實施例中，這是經(jīng)由大約5至150KeV的能量、大約1E15至lE16atomS/cm2的劑量的硼或磷的離子注入來實施的。參照圖6A和圖6B，襯底210上方(以及鰭結(jié)構(gòu)218的低阻抗表面221上方)沉積的是絕緣材料222。沉積絕緣材料222，使得絕緣材料222環(huán)繞鰭結(jié)構(gòu)218的每個鰭218a、218b、218c并使它們彼此隔離。絕緣材料222可包括諸如氧化硅、氮化硅、氮氧化硅、低k材料、氣隙、其他適當(dāng)材料、或它們的組合的絕緣材料。在本實施例中，絕緣材料222包括氧化硅?？梢酝ㄟ^CVDエ藝沉積氧化硅。在各個實例中，氧化硅可以通過物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、其他適當(dāng)方法、和/或它們的組合來形成?？蛇x地，可通過高縱橫比エ藝(HARP)形成氧化硅。在各個實施例中，可以生長可選的熱氧化物溝槽襯墊以改善溝槽界面。例如，CVDエ藝可以使用包括六氯こ硅烷(HCD或Si2Cl6)、ニ氯甲硅烷(DCS或SiH2Cl2)、ニ(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和こ硅烷(DS或Si2H6)的化學(xué)物。絕緣材料222可具有多層結(jié)構(gòu)，例如具有形成在襯墊上方的氮化硅的熱氧化物襯墊層。參照圖7A和圖7B，對3D電容器200執(zhí)行平面化工藝。在一個實施例中，平面化工藝包括應(yīng)用于3D電容器200的化學(xué)機械拋光(CMP)エ藝以去除絕緣材料222的過量部分?？梢詧?zhí)行平面化工藝，從而去除絕緣材料222，由此露出鰭結(jié)構(gòu)218的每個鰭218a、218b、218c的頂部。參照圖8A和圖8B，蝕刻エ藝用于回蝕刻鰭結(jié)構(gòu)218的每個鰭218a、218b、218c之間的過量絕緣材料222，從而露出鰭結(jié)構(gòu)218的每個鰭的第一和第二側(cè)壁。蝕刻エ藝可包括濕蝕刻、干蝕刻エ藝、或它們的組合。在一個實例中，用于蝕刻絕緣材料222的干蝕刻エ藝可包括含氟氣體的化學(xué)物。在又ー實例中，干蝕刻的化學(xué)物包括CF4、SF6、或NF3。參照圖9A和圖9B，3D電容器200包括介電層224。介電層224橫貫鰭結(jié)構(gòu)218。在一些實施例中，介電層224可包括氧化硅、氮化硅、氮氧化硅、或高k電介質(zhì)。高k電介質(zhì)包括特定金屬氧化物。用于高k電介質(zhì)的金屬氧化物的實例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 和它們的混合物的氧化物。在本實施例中，介電層224為包括HfOx的高k介電層。介電層224可以使用適當(dāng)エ藝形成，諸如原子層沉積(ALD)、化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化、UV臭氧氧化、或它們的組合來形成。介電層224可進ー步包括界面層(未示出)，以減少介電層224和襯底210和/或鰭結(jié)構(gòu)218之間的損傷。界面層可包括氧化硅。
參照圖1OA和圖10B，3D電容器200包括形成在鰭結(jié)構(gòu)218的第一部分上的第一電極226和形成在鰭結(jié)構(gòu)218的第二部分上的第二電極228。鰭結(jié)構(gòu)218的第一和第二部分不同。在所示實施例中，第一部分包括鰭218a的部分，第二部分包括鰭218b、218c的部分。第一電極226和第二電極228包括任何適當(dāng)?shù)膶?dǎo)電材料。例如，第一和第二電極226、228包括Al、Cu和W、其他導(dǎo)電材料、或它們的組合。第一和第二電極226、228可以通過任何適當(dāng)?shù)磨ㄋ噥硇纬?，包括沉積、光刻圖案化、和蝕刻エ藝。沉積エ藝包括化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD(PECVD)、遠程等離子體CVD(RPCVD)、等離子體增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、大氣壓CVD(APCVD)、噴鍍、其他適當(dāng)方法、或它們的組合。光刻圖案化工藝包括光刻膠涂覆(例如旋涂)、軟烘焙、掩模對準(zhǔn)、曝光、曝光后烘焙、顯影光刻膠、研磨、干燥(例如，硬烘焙)、其他適當(dāng)エ藝或它們的組合。可選地，光刻曝光エ藝通過其他方法來實施或替換，諸如無掩模光刻、電子束寫入、和離子束寫入。在又一可選實施例中，光刻圖案化工藝可以實施納米壓印技木。蝕刻エ藝包括干蝕刻、濕蝕刻、和/或其他蝕刻方法。如圖1OA和圖1OB所示，3D電容器200包括襯底210，其包括具有多個鰭218a、218b,218c的鰭結(jié)構(gòu)218。盡管現(xiàn)有實施例示出了三個鰭(218a、218b、218c)，但可以預(yù)期更多/更少的鰭。襯底210和鰭結(jié)構(gòu)218包括低阻抗表面221。低阻抗表面221形成在襯底210和鰭結(jié)構(gòu)218的頂部/層上。此外，低阻抗表面221形成在鰭結(jié)構(gòu)218的每個鰭218a、218b,218c的側(cè)壁上。3D電容器200還包括設(shè)置在鰭結(jié)構(gòu)218的每個鰭218a、218b、218c之間的區(qū)域中以及低阻抗表面221上的絕緣材料222。鰭結(jié)構(gòu)218和低阻抗表面221上方形成的是介電層224。介電層224橫貫鰭結(jié)構(gòu)218的每個鰭218a、218b、218c。介電層224上方形成的是第一電極226。第一電極226形成在鰭結(jié)構(gòu)218的至少ー個鰭(例如，218a)的中心區(qū)域中。在所示實施例中，第一電極226與第一鰭(例如，218a)的低阻抗表面221直接接觸，其在第一電極226的下方，使得電流可以通過低阻抗表面221穿過第一電極226和鰭結(jié)構(gòu)218之間。鰭結(jié)構(gòu)218的第二部分上形成的是第二電極228。第二電極228形成在介電層224上，從而與鰭結(jié)構(gòu)218隔離。在鰭結(jié)構(gòu)218的第二部分上并橫貫鰭結(jié)構(gòu)218，沿著鰭218b、218c的長度形成第二電極228。在所示實施例中，第二電極228還形成在鰭結(jié)構(gòu)218的鰭218a、218b、218c之間的區(qū)域中的介電層224上。在所示實施例中，形成第一和第二電極226、228，使得它們不共同擁有鰭結(jié)構(gòu)218的一個鰭。第一和第二電極226、228相互隔離。圖1OA和圖1OB的實施例提供了金屬絕緣體半導(dǎo)體(MIS)電容器。如圖所示，第ー電極226通過低阻抗表面221提供與包括鰭結(jié)構(gòu)218的襯底210的連接。為MIS電容器提供包括通過介電層224與第二電極228分離的鰭結(jié)構(gòu)218的襯底210(具有低阻抗表面221)。應(yīng)該理解，盡管在圖1OA和圖1OB的本實施例中示出的3D電容器200僅包括三個鰭，但根據(jù)設(shè)計要求，3D電容器200還可以包括任意數(shù)量的一個或多個鰭。此外，應(yīng)該理解，盡管在所示實施例中第一電極僅形成在ー個鰭上，但根據(jù)設(shè)計要求，第一電極還可以形成在多于ー個鰭上。參照圖11，根據(jù)本公開的各個方面描述用于制造半導(dǎo)體器件的方法300。方法300的實施例可以包括與上面公開的方法100的實施例類似的エ藝步驟。在公開方法300的實施例的過程中，為了簡化可以跳過關(guān)于處理和/或結(jié)構(gòu)的ー些細節(jié)，如果它們與方法100的實施例中描述的處理和/或結(jié)構(gòu)類似的話。在本實施例中，方法300用于制造包括3D電容器的集成電路器件。方法300開始于塊302，其中，提供襯底。在塊304中，在襯底的上方形成鰭結(jié)構(gòu)。鰭結(jié)構(gòu)的形成可包括圖案化掩模層并使用掩模層蝕刻半導(dǎo)體襯底。在塊306中，在鰭結(jié)構(gòu)上沉積絕緣材料。可以沉積絕緣材料，使其覆蓋鰭結(jié)構(gòu)并充分填充鰭結(jié)構(gòu)的每ー個鰭之間的區(qū)域?？梢噪S后執(zhí)行平面化工藝，使得介電層的頂面被平面化，露出鰭結(jié)構(gòu)的頂部。該方法繼續(xù)到塊308，其中，對絕緣材料執(zhí)行蝕刻エ藝，從而露出鰭結(jié)構(gòu)的一部分。在塊310中，鰭結(jié)構(gòu)被注入以在鰭結(jié)構(gòu)上形成低阻抗表面。在塊312中，在鰭結(jié)構(gòu)的低阻抗表面的上方形成介電層。方法300繼續(xù)到塊314，其中，在鰭結(jié)構(gòu)的第一部分上形成第一電極以及在鰭結(jié)構(gòu)的第二部分上形成第二電極。第一和第二部分不同。方法300繼續(xù)到塊316，其中，完成集成電路器件的制造?？梢栽诜椒?00之前、期間和之后提供附加步驟，并且對于方法的其他實施例可以替換或消除所描述的ー些步驟。以下討論示出了可根據(jù)圖11的方法300制造的集成電路器件的各個實施例。圖12A、圖12B至圖18A、圖18B示出了根據(jù)圖11的方法300的處于各個制造階段的半導(dǎo)體器件400的一個實施例的示意性截面圖。圖12A、圖12B至圖18A、圖18B的半導(dǎo)體器件400在特定方面類似于圖2A、圖2B至圖10A、圖1OB的半導(dǎo)體器件200。因此，為了清楚和簡化，圖2A、圖2B至圖10A、圖1OB和圖12A、圖12B至圖18A、圖18B中的類似部件通過相同的參考標(biāo)號來表不。參照圖12A和圖12B，3D電容器400包括襯底210。在本實施例中，在3D電容器400中限定的襯底210在組成、形成、和結(jié)構(gòu)方面基本上類似于3D電容器200中的襯底210。在可選實施例中，它們是不同的。參照圖12A和圖12B，3D電容器400還包括介電層212、掩模層214、和光刻膠層216。在本實施例中，在3D電容器400中限定的介電層212、掩模層214、和光刻膠層216在組成、形成、和結(jié)構(gòu)方面基本上類似于3D電容器200的介電層212、掩模層214、和光刻膠層216。在可選實施例中，它們是不同的。參照圖13A和圖13B，鰭結(jié)構(gòu)218(包括多個鰭218a、218b、和218c)通過任何適當(dāng)?shù)磨ㄋ噥硇纬桑T如光刻和蝕刻エ藝。在本實施例中，形成3D電容器400的鰭結(jié)構(gòu)218的エ藝基本上類似于形成3D電容器200的鰭結(jié)構(gòu)218的エ藝。在可選實施例中，它們是不同的。參照圖14A和圖14B，襯底210上方沉積的是絕緣材料222。在本實施例中，在3D電容器400中限定的絕緣材料222在組成、形成、和結(jié)構(gòu)方面基本上類似于3D電容器200的絕緣材料222。在可選實施例中，它們是不同的。參照圖15A和圖15B，對3D電容器200執(zhí)行平面化工藝。在一個實施例中，平面化エ藝包括應(yīng)用于3D電容器200的化學(xué)機械拋光(CMP)エ藝以去除絕緣材料222的過量部分?？梢詧?zhí)行平面化工藝，使得絕緣材料222、介電層212、和硬掩模214被去除，由此露出鰭結(jié)構(gòu)218的每個鰭218a、218b、218c的頂面。參照圖16A和圖16B，蝕刻エ藝用于回蝕刻鰭結(jié)構(gòu)218的每個鰭218a、218b、218c之間的過量絕緣材料222，從而露出鰭結(jié)構(gòu)218的每個鰭的第一和第二側(cè)壁。在本實施例中，用于回蝕刻3D電容器400的過量絕緣材料222的蝕刻エ藝基本上類似于用于回蝕刻3D電容器200的過量絕緣材料222的蝕刻エ藝。在可選實施例中，它們是不同的。參照圖16A和圖16B，對3D電容器400執(zhí)行注入エ藝220以注入鰭結(jié)構(gòu)218，從而在鰭結(jié)構(gòu)218上形成低阻抗表面221。在本實施例中，用于注入3D電容器400的鰭結(jié)構(gòu)218的注入エ藝220基本上類似于用于注入3D電容器200的鰭結(jié)構(gòu)218的注入エ藝220。在可選實施例中，它們是不同的。參照圖17A和圖17B，3D電容器400包括介電層410。介電層410橫貫鰭結(jié)構(gòu)218。在一些實施例中，介電層410可包括氧化硅、氮化硅、氮氧化硅、或高k電介質(zhì)。高k電介質(zhì)包括特定的金屬氧化物。用于高k電介質(zhì)的金屬氧化物的實例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 和它們的混合物的氧化物。在本實施例中，介電層410為包括HfOx的高k介電層。介電層410可以使用適當(dāng)エ藝形成，諸如原子層沉積(ALD)、化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化、UV臭氧氧化、或它們的組合來形成。介電層410可進ー步包括界面層(未示出)，以減少介電層410和襯底210和/或鰭結(jié)構(gòu)218之間的損傷。界面層可包括氧化硅。仍然參照圖17A和圖17B，3D電容器400還包括形成在鰭結(jié)構(gòu)218的第一部分上的第一電極412。在所示實施例中，第一部分包括鰭218a、218b、218c的一部分。例如，第一電極412包括諸如Al、Cu和W、其他導(dǎo)電材料、或它們的組合的導(dǎo)電材料。第一電極412可以通過任何適當(dāng)?shù)磨ㄋ噥硇纬桑ǔ练e、光刻圖案化、和蝕刻エ藝。沉積エ藝包括化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD (PECVD)、遠程等離子體CVD (RPCVD)、等離子體增強CVD (PECVD)、低壓CVD (LPCVD)、原子層CVD(ALCVD)、大氣壓CVD(APCVD)、噴鍍、其他適當(dāng)方法、或它們的組合。光刻圖案化工藝包括光刻膠涂覆(例如旋涂)、軟烘焙、掩模對準(zhǔn)、曝光、曝光后烘焙、顯影光刻膠、研磨、干燥(例如，硬烘焙)、其他適當(dāng)エ藝、或它們的組合?？蛇x地，光刻曝光エ藝通過其他方法來實施或替換，諸如無掩模光刻、電子束寫入、和離子束寫入。在又一可選實施例中，光刻圖案化工藝可以實施納米壓印技木。蝕刻エ藝包括干蝕刻、濕蝕刻、和/或其他蝕刻方法。進ー步參照圖17A和圖17B，3D電容器400還包括形成在第一電極412的兩個側(cè)壁之間的隔離件414。隔離件414橫貫鰭結(jié)構(gòu)218的每個鰭218a、218b、218c。隔離件414通過適當(dāng)?shù)磨ㄋ囆纬蔀檫m當(dāng)?shù)暮穸?。例如，諸如氧化硅層的介電層覆蓋沉積在3D電容器400的上方；然后，蝕刻氧化硅層以去除氧化硅層，從而形成如圖17A和圖17B所示的隔離件414?？蛇x地，隔離件414包括另ー電介質(zhì)材料，諸如氮化硅、氮氧化硅或它們的組合。參照圖18A和圖18B，3D電容器400包括形成在鰭結(jié)構(gòu)218的第二部分上的第二電極416。如圖所示，鰭結(jié)構(gòu)218的第一部分(包括第一電極412)和第二部分(包括第二電極416)是不同的。在所示實施例中，第二部分包括鰭218a、218b、218c的一部分。例如，第二電極416包括諸如Al、Cu和W、其他導(dǎo)電材料、或它們的組合的導(dǎo)電材料。第二電極416可以通過任何適當(dāng)?shù)磨ㄋ噥硇纬桑ǔ练e、光刻圖案化、和蝕刻エ藝。沉積エ藝包括化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD (PECVD)、遠程等離子體CVD (RPCVD)、等離子體增強CVD (PECVD)、低壓CVD (LPCVD)、原子層CVD(ALCVD)、大氣壓CVD(APCVD)、噴鍍、其他適當(dāng)方法、或它們的組合。光刻圖案化工藝包括光刻膠涂覆(例如旋涂)、軟烘焙、掩模對準(zhǔn)、曝光、曝光后烘焙、顯影光刻膠、研磨、干燥(例如，硬烘焙)、其他適當(dāng)エ藝、或它們的組合?？蛇x地，光刻曝光エ藝通過其他方法來實施或替換，諸如無掩模光刻、電子束寫入和離子束寫入。在又一可選實施例中，光刻圖案化工藝可以實施納米壓印技木。蝕刻エ藝包括干蝕刻、濕蝕刻、和/或其他蝕刻方法。如圖18A和圖18B所示，3D電容器400包括襯底210，其包括具有多個鰭218a、218b,218c的鰭結(jié)構(gòu)218。盡管現(xiàn)有實施例示出了三個鰭(218a、218b、218c)，但可以預(yù)期更多/更少的鰭。鰭結(jié)構(gòu)218在鰭結(jié)構(gòu)的每個鰭218a、218b、218c的側(cè)壁的一部分上包括低阻抗表面221。低阻抗表面221形成在鰭結(jié)構(gòu)218的頂部/層上。3D電容器400還包括設(shè)置在襯底210上的鰭結(jié)構(gòu)218的每個鰭218a、218b、218c之間的區(qū)域中的絕緣材料222。包括低阻抗表面221的鰭結(jié)構(gòu)218的第一部分的上方形成的是介電層410。介電層410橫貫鰭結(jié)構(gòu)218的每個鰭218a、218b、218c。介電層410上方形成的是第一電極412。第一電極412橫貫鰭結(jié)構(gòu)218的每個鰭218a、218b、218c并通過介電層410與鰭結(jié)構(gòu)218隔離。在第ー電極412的側(cè)壁上以及鰭結(jié)構(gòu)218的每個鰭218a、218b、218c的一部分上形成的是隔離件414，其用于使第一電極412與第二電極416隔離，其中，第二電極形成在一個隔離件414的相對側(cè)上。第二電極416形成在鰭結(jié)構(gòu)218的一部分上并橫貫多個鰭218a、218b、218c。在所示實施例中，第二電極416被直接形成在鰭結(jié)構(gòu)218的多個鰭218a、218b、218c的低阻抗表面221上，使得電流可以通過低阻抗表面221穿過第二電極416和鰭結(jié)構(gòu)218之間。此外，第二電極形成在鰭結(jié)構(gòu)218的每個鰭218a、218b、218c之間的區(qū)域中的絕緣材料222上。第二電極416包括與隔離件414的表面直接接觸的表面。形成第一和第二電極412、416，使得它們相互平行且在鰭結(jié)構(gòu)218的至少ー個公共鰭(例如，鰭218a、218b、218c)上。第一和第二電極412、416相互隔離。圖18A和圖18B的實施例提供了金屬絕緣體金屬(MM)電容器和金屬絕緣體半導(dǎo)體(MIS)電容器。如圖所不，第一電極412和第二電極416通過用于MIM電容器的隔離件414分離。此外，第一電極412和包括鰭結(jié)構(gòu)218的襯底210通過用于MIS電容器的介電層410分離。應(yīng)該理解，盡管圖18A和圖18B所示3D電容器400僅具有三個鰭，但3D電容器400還可以根據(jù)設(shè)計要求包括一個或多個鰭。此外，應(yīng)該理解，盡管在所示實施例中第一和第二電極共同具有所有鰭(即，它們被示為共用鰭結(jié)構(gòu)的每個鰭)，但在特定實施例中，根據(jù)設(shè)計要求，第一和第二電極可以不具有公共鰭或者僅具有ー些公共鰭。3D電容器200、400可包括可通過后續(xù)處理形成的附加部件。例如，各種接觸/通孔/線和多層互連部件(例如，金屬層和層間電介質(zhì))可以形成在襯底210的上方，被配置為連接3D電容器200、400的各種部件或結(jié)構(gòu)。附加部件可以提供與3D電容器200、400的電連接。例如，多層互連包括諸如傳統(tǒng)通孔和接觸的垂直互連以及諸如金屬線的水平互連。各種互連部件可以實施包括銅、鎢、和/或硅化物的各種導(dǎo)電材料。在一個實例中，鑲嵌和/或雙鑲嵌エ藝用于形成銅相關(guān)多層互連結(jié)構(gòu)。3D電容器200、400可以用于各種部件，諸如混合信號應(yīng)用中的去耦電容和高頻噪聲濾波器、微處理器應(yīng)用中的去耦電容、存儲器應(yīng)用中的存儲保持以及射頻(RF)應(yīng)用中的振蕩器、相移網(wǎng)絡(luò)、旁路濾波器和耦合電容。應(yīng)該理解，3D電容器200、400包括在包括諸如晶體管、電感器、鈍化層、結(jié)合焊盤和封裝的其他部件和結(jié)構(gòu)的半導(dǎo)體器件/集成電路中，但是為了簡化和清楚而簡化了所示實施例。因此，提供了ー種3D電容器。示例性3D電容器包括襯底，其包括鰭結(jié)構(gòu)，鰭結(jié)構(gòu)包括多個鰭。3D電容器還包括設(shè)置在襯底上以及多個鰭的每ー個之間的絕緣材料。3D電容器還包括設(shè)置在多個鰭的每ー個上的介電層。3D電容器還包括設(shè)置在鰭結(jié)構(gòu)的第一部分上的第一電極。第一電極與鰭結(jié)構(gòu)的表面直接接觸。3D電容器還包括設(shè)置在鰭結(jié)構(gòu)的第二部分上的第二電極。第二電極被直接設(shè)置在介電層上，并且鰭結(jié)構(gòu)的第一部分和第二部分不同。在一些實施例中，介電層設(shè)置在絕緣材料上以及鰭結(jié)構(gòu)的多個鰭的每ー個之間。在特定實施例中，第一部分包括鰭結(jié)構(gòu)的多個鰭中的第一鰭，第二部分包括鰭結(jié)構(gòu)的多個鰭中的第二和第三鰭，并且第一、第二、和第三鰭是不同的鰭。在各個實施例中，第一電極設(shè)置在第一鰭的中心區(qū)域中，并且沿著第二和第三鰭的長度設(shè)置第二電極。在又一些實施例中，第一電極在與第二電極不同的鰭上。在一些實施例中，第一部分僅包括多個鰭中的ー個鰭，第二部分包括多個鰭中的多于ー個的鰭，并且第一和第二部分不共同具有任何鰭。在各個實施例中，第一和第二電極包括從由Al、Cu和W組成的組中選擇的材料。還提供了 3D電容器的可選實施例。示例性3D電容器包括半導(dǎo)體襯底和包括形成在半導(dǎo)體襯底上的ー個或多個鰭的鰭結(jié)構(gòu)。3D電容器還包括形成在一個或多個鰭的每ー個之間的絕緣材料。3D電容器還包括形成在鰭結(jié)構(gòu)的第一部分上的介電層以及形成在介電層上的第一電極。3D電容器還包括形成在第一電極的側(cè)壁上的隔離件。第一部分和第二部分不同。第二電極包括與隔離件的表面直接接觸的表面。在一些實施例中，半導(dǎo)體襯底為體硅襯底。在特定實施例中，第二電極被直接形成在鰭結(jié)構(gòu)上以及直接形成在絕緣材料上。在各個實施例中，第一電極橫貫ー個或多個鰭的每ー個，以及第二電極橫貫ー個或多個鰭的每ー個。在一些實施例中，半導(dǎo)體襯底和鰭結(jié)構(gòu)包括娃。還提供了形成3D電容器的方法。該方法包括:提供襯底以及在襯底上形成包括一個或多個鰭的鰭結(jié)構(gòu)。該方法還包括:在襯底上和鰭結(jié)構(gòu)上沉積絕緣材料。絕緣材料充分填充ー個或多個鰭的每ー個之間的區(qū)域。該方法還包括:從ー個或多個鰭的每ー個之間的區(qū)域中去除絕緣材料的一部分，從而露出了一個或多個鰭的每ー個的一部分。該方法還包括:在一個或多個鰭的每ー個的上方形成介電層。該方法還包括:在鰭結(jié)構(gòu)的第一部分上形成第一電極；以及在鰭結(jié)構(gòu)的第二部分上形成第二電極。第一和第二部分不同，并且第一和第二部分彼此隔尚。在一些實施例中，該方法還包括:在形成鰭結(jié)構(gòu)之后以及在沉積絕緣材料之前，注入所述鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低阻抗表面，其中，形成第一電極包括:形成第一電極，使得第一電極與鰭結(jié)構(gòu)的低阻抗表面直接接觸，其中，形成第二電極包括:在介電層上形成第二電極，使得第二電極不與、鰭結(jié)構(gòu)的、低阻抗表面直接接觸，以及其中，第一電極和第二電極不共享公共鰭。在各個實施例中，該方法還包括:在形成鰭結(jié)構(gòu)之后以及在沉積絕緣材料之前，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低阻抗表面，其中，第一部分包括鰭結(jié)構(gòu)的ー個或多個鰭中的第一鰭，其中，第二部分包括鰭結(jié)構(gòu)的一個或多個鰭中的第二和第三鰭，并且其中，第一、第二和第三鰭是不同的鰭。該方法還包括:在從ー個或多個鰭的每ー個之間的區(qū)域中去除絕緣材料的一部分之后，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低阻抗表面，其中，形成第一電極包括:形成第一電極，使得第一電極與鰭結(jié)構(gòu)的低阻抗表面直接接觸，其中，形成第二電極包括:在介電層上形成第二電極，使得第二電極不與鰭結(jié)構(gòu)的低阻抗表面直接接觸，并且第一電極和第二電極不共享公共鰭。在特定實施例中，該方法還包括:在從ー個或多個鰭的每 ー個之間的區(qū)域中去除絕緣材料的一部分之后，注入鰭結(jié)構(gòu)，使得鰭結(jié)構(gòu)具有低阻抗表面，
并且在第一電極的側(cè)壁上形成隔離件，其中，第二電極包括與隔離件的表面直接接觸的表
面。在一些實施例中，形成第一電極包括:形成第一電極，使得橫貫ー個或多個鰭的每ー個，以及形成第二電極包括:形成第二電極，使得橫貫ー個或多個鰭的每ー個。在各個實施例中，形成第一電極包括:在介電層和一個或多個鰭的每ー個之間的區(qū)域中直接形成第一電極，以及形成第二電極包括:在鰭結(jié)構(gòu)的低阻抗表面上以及ー個或多個鰭的每ー個之間的區(qū)域中直接形成第二電極。在特定實施例中，形成第二電極包括:在ー個或多個鰭的每ー個之間的區(qū)域中的絕緣材料上直接形成第二電極。前面概述了多個實施例的特征，使得本領(lǐng)域的技術(shù)人員可以更好地理解本公開的各個方面。本領(lǐng)域的技術(shù)人員應(yīng)該意識到，他們可以容易地將本公開用作用于設(shè)計或修改用于執(zhí)行與本文引入實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他エ藝和結(jié)構(gòu)的基礎(chǔ)。本領(lǐng)域的技術(shù)人員還應(yīng)該意識到，這種等效構(gòu)造不背離本公開的精神和范圍，并且他們可以進行各種改變、替換和修改而不背離本公開的精神和范圍。
權(quán)利要求
1.一種三維(3D)電容器，包括: 襯底，包括鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)包括多個鰭； 絕緣材料，設(shè)置在所述襯底上以及所述多個鰭的每一個之間； 介電層，設(shè)置在所述多個鰭的每ー個上； 第一電極，設(shè)置在所述鰭結(jié)構(gòu)的第一部分上，所述第一電極與所述鰭結(jié)構(gòu)的表面直接接觸；以及 第二電極，設(shè)置在所述鰭結(jié)構(gòu)的第二部分上，所述第二電極被直接設(shè)置在所述介電層上， 其中，所述鰭結(jié)構(gòu)的所述第一部分和所述第二部分不同。
2.根據(jù)權(quán)利要求1所述的3D電容器，其中，所述介電層設(shè)置在所述多個鰭的每ー個之間的所述絕緣材料上。
3.根據(jù)權(quán)利要求1所述的3D電容器，其中，所述第一部分包括所述多個鰭中的第一鰭， 其中，所述第二部分包括所述多個鰭中的第二鰭，以及 其中，所述第一鰭和所述第二鰭是不同的鰭。
4.根據(jù)權(quán)利要求3所述的3D電容器，其中，所述第一電極設(shè)置在所述多個鰭的所述第ー鰭的中心區(qū)域中，以及 其中，沿著所述多個鰭的所述第二鰭的長度設(shè)置所述第二電極。
5.根據(jù)權(quán)利要求3所述的3D電容器，其中，所述第一電極在與所述第二電極不同的鰭上。
6.根據(jù)權(quán)利要求1所述的3D電容器，其中，所述第一部分僅包括所述多個鰭中的ー個鰭， 其中，所述第二部分包括所述多個鰭中的多于ー個的鰭，以及 其中，所述第一部分和所述第二部分不共同具有所述多個鰭中的任何鰭。
7.根據(jù)權(quán)利要求1所述的3D電容器，其中，所述第一電極和所述第二電極包括從由Al、Cu、和W組成的組中選擇的材料。
8.一種三維(3D)電容器，包括: 半導(dǎo)體襯底； 鰭結(jié)構(gòu)，包括形成在所述半導(dǎo)體襯底上的ー個或多個鰭； 絕緣材料，形成在所述ー個或多個鰭的姆ー個之間； 介電層，形成在所述鰭結(jié)構(gòu)的第一部分上； 第一電極，形成在所述介電層上； 隔離件，形成在所述第一電極的側(cè)壁上；以及 第二電極，形成在所述鰭結(jié)構(gòu)的第二部分上， 其中，所述第一部分和所述第二部分不同，以及 其中，所述第二電極包括與所述隔離件的表面直接接觸的表面。
9.根據(jù)權(quán)利要求8所述的3D電容器，其中，所述半導(dǎo)體襯底為體硅襯底。
10.一種制造三維(3D)電容器的方法，包括: 提供襯底； 在所述襯底上形成包括一個或多個鰭的鰭結(jié)構(gòu)；在所述襯底上和所述鰭結(jié)構(gòu)上沉積絕緣材料，所述絕緣材料充分填充所述一個或多個鰭的每一個之間的區(qū)域； 從所述一個或多個鰭的每一個之間的區(qū)域中去除所述絕緣材料的一部分，從而露出所述ー個或多個鰭的每ー個的一部分； 在所述一個或多個鰭的每一個的上方形成介電層； 在所述鰭結(jié)構(gòu)的第一部分上形成第一電極；以及 在所述鰭結(jié)構(gòu)的第二部分上形成第二電極， 其中，所述第一部分和所述第二部分不同，以及 其中，所述第一電極和所述第二電極彼此隔離。
全文摘要
公開了3D電容器及其制造方法。示例性3D電容器包括襯底，其包括鰭結(jié)構(gòu)，鰭結(jié)構(gòu)包括多個鰭。3D電容器還包括設(shè)置在襯底上以及多個鰭的每一個之間的絕緣材料。3D電容器還包括設(shè)置在多個鰭的每一個上的介電層。3D電容器還包括設(shè)置在鰭結(jié)構(gòu)的第一部分上的第一電極。第一電極直接與鰭結(jié)構(gòu)的表面接觸。3D電容器還包括設(shè)置在鰭結(jié)構(gòu)的第二部分上的第二電極。第二電極被直接設(shè)置在介電層上，并且鰭結(jié)構(gòu)的第一和第二部分是不同的。
文檔編號H01L21/334GK103094362SQ20121020671
公開日2013年5月8日 申請日期2012年6月18日 優(yōu)先權(quán)日2011年11月4日
發(fā)明者劉繼文, 王昭雄 申請人:臺灣積體電路制造股份有限公司