專利名稱：鰭式場效應(yīng)晶體管柵極氧化物的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體領(lǐng)域，更具體地，涉及鰭式場效應(yīng)晶體管柵極氧化物。
背景技術(shù)：
已經(jīng)開發(fā)了各種金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)結(jié)構(gòu)來用于提高可制造性和性能。ー種變化為已知的“finFET”，其包括諸如硅的材料的條或“鰭”以及被形成為在三個露出的側(cè)面上環(huán)繞鰭的柵極。該器件的溝道區(qū)域位于鰭中，并且通常柵極電介質(zhì)設(shè)置在鰭和柵極之間。使用高溫濕式或干式熱氧化來制造finFET的傳統(tǒng)柵極電介質(zhì)。然而，該方法不利地消耗了大量的硅，由于finFET具有有限的襯底空間和產(chǎn)品尺寸縮小而對越來越小的節(jié)點存在挑戰(zhàn)。

發(fā)明內(nèi)容
本公開提高了許多不同的實施例。根據(jù)ー個實施例，提供了制造半導(dǎo)體器件的方法。該方法包括:提供包括至少兩個隔離部件的襯底；在襯底的上方以及至少兩個隔離部件之間形成鰭型襯底；在鰭型襯底的上方形成硅襯墊；以及氧化硅襯底以在鰭型襯底的上方形成氧化娃襯墊(silicon oxide liner)。其中，形成硅襯墊包括:沉積非晶硅。其中，形成硅襯墊包括:以大約400攝氏度和大約600攝氏度之間的溫度將非晶硅沉積至大約5埃和大約50埃之間的厚度。其中，形成硅襯墊包括:選擇性地形成硅的外延層。其中，形成硅襯墊包括:以大約600攝氏度和大約800攝氏度之間的溫度選擇性地將硅的外延層形成為大約5埃和大約50埃之間的厚度。其中，氧化硅襯墊包括:通過大約700攝氏度和大約1100攝氏度之間溫度的熱氧化來氧化硅襯墊。該方法還包括:在鰭型襯底下方的襯底中形成鰭型襯底緩沖區(qū)域。該方法還包括:在氧化硅襯墊的上方形成柵電極。在又一實施例中，一種用于制造半導(dǎo)體器件的方法包括:提供包括多個隔離部件的襯底；在襯底的上方形成多個鰭型襯底，多個鰭型襯底的每ー個都形成在多個隔離部件的兩個隔離部件之間；在多個鰭型襯底的每ー個的上方形成硅襯墊；氧化硅襯墊以在多個鰭型襯底的每ー個的上方形成氧化硅襯墊；以及在氧化硅襯墊的上方形成柵電極。其中，形成硅襯墊包括:在多個鰭型襯底的每ー個以及露出的襯底的上方沉積非晶娃。其中，形成硅襯墊包括:以大約400攝氏度和大約600攝氏度之間的溫度將非晶硅沉積至大約5埃和大約50埃之間的厚度。其中，形成硅襯墊包括:在多個鰭型襯底的每ー個的上方選擇性地形成硅的外延層。其中，形成硅襯墊包括:以大約600攝氏度和大約800攝氏度之間的溫度選擇性地將硅的外延層形成為大約5埃和大約50埃之間的厚度。其中，氧化硅襯墊包括:通過大約700攝氏度和大約1100攝氏度之間的溫度的熱
氧化來氧化硅襯墊。本公開還提供了一種半導(dǎo)體器件。在一個實施例中，該器件包括:襯底，包括至少兩個隔離部件；鰭型襯底，設(shè)置在襯底的上方以及至少兩個隔離部件之間；氧化硅襯墊，設(shè)置在鰭型襯底的上方，其中，氧化硅襯墊由設(shè)置在鰭型襯底上方的硅襯墊的熱氧化來形成；以及柵電極，設(shè)置在氧化硅襯墊的上方。其中，襯底和鰭型襯底的每ー個都包括硅(Si)、鍺(Ge)、Si和Ge的組合、II1-V族化合物、或者它們的組合。其中，至少兩個隔離部件包括淺溝槽隔離部件，淺溝槽隔離部件包括氧化硅。其中，氧化硅襯墊設(shè)置在鰭型襯底的頂表面和側(cè)壁的上方。該器件還包括:鰭型襯底緩沖區(qū)域，設(shè)置在鰭型襯底下方的襯底中。該器件還包括:多個鰭型襯底，設(shè)置在襯底上方，其中，多個鰭型襯底的每ー個都具有小于大約15納米的寬度，以及其中，相鄰鰭型襯底之間的間隔小于大約35納米。


當(dāng)閱讀附圖時，根據(jù)以下詳細(xì)描述更好地理解本公開的ー個或多個方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)エ業(yè)的標(biāo)準(zhǔn)實踐，各種部件沒有按比例繪制。實際上，為了討論的清楚，可以任意増加或減小各種部件的尺寸。圖1是根據(jù)本公開實施例的制造半導(dǎo)體器件的方法的流程圖。圖2A至圖2F是根據(jù)本公開實施例的處于各個制造階段的半導(dǎo)體器件的透視圖。圖3A至圖3C分別是根據(jù)本公開實施例的沿著線3A-3A、3B-3B和3C-3C的圖2C、圖2D和圖2E的半導(dǎo)體器件的截面圖。圖4A至圖4C是根據(jù)本公開實施例的處于各個制造階段的另一半導(dǎo)體器件的透視圖。圖5A和圖5B分別是根據(jù)本公開實施例的沿著線5A-5A和5B-5B的圖4A和圖4B的半導(dǎo)體器件的截面圖。
具體實施例方式應(yīng)該理解，以下公開提供了用于實施各種實施例的不同特征的許多不同的實施例或?qū)嵗?。以下描述部件和配置的具體實例以簡化本公開。當(dāng)然，這些僅僅是實例而不用于限制。例如，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成為直接接觸的實施例，并且還可以包括可以形成附加部件夾置在第一和第二部件之間使得第一和第二部件沒有直接接觸的實施例。為了簡化和清楚，可以以不同的比例任意地繪制各種部件。注意，為了簡化和清楚，可以在本文對相同或類似部件進(jìn)行類似標(biāo)示。此外，為了清楚而簡化了ー些附圖。因此，附圖可以不示出給定裝置(例如，器件)或方法的所有部件。本文將參照作為本公開理想結(jié)構(gòu)的示意的附圖來描述本公開的各個方面。因此，貫穿該公開所表示的本公開的各個方面不應(yīng)限于本文所示和所描述的元件(諸如區(qū)域、層、部分、襯底等)的具體形狀，而是包括例如由制造引起的形狀的變化。通過實例，示意和描述為矩形的元件可以在其邊緣處具有倒角或彎曲部件和/或梯度集中而不是一個元件到另一元件的分散變化。因此，附圖所示元件是示意性的，并且它們的形狀不用于示出元件的精確形狀，并且不用于限制本公開的范圍。應(yīng)該理解，當(dāng)諸如區(qū)域、層、部分、襯底等的元件被描述為在另一元件上時，其可以直接在另一元件上或者還可以存在中間元件。相反，當(dāng)元件被描述為直接在另一元件上吋，不存在中間元件。進(jìn)ー步理解，當(dāng)元件被描述為形成在另一元件上時，其可以生長、沉積、蝕刻、附接、連接、耦合或者制備或制造在其他元件或中間元件上。此外，諸如“下方”或“底部”和“上方”或“頂部”的相對術(shù)語可以在本文用于描述ー個元件與另一元件的關(guān)系。應(yīng)該理解，相對術(shù)語用于包括除附圖所示定向之外的裝置的不同定向。通過實例，如果圖中的裝置反轉(zhuǎn)，則描述為在其他元件的下側(cè)的元件被定向在其他元件的上側(cè)。因此，根據(jù)裝置的具體定向，術(shù)語“下方”可以包括“下方”和“上方”定向。類似地，如果附圖中的裝置反轉(zhuǎn)，則描述為在其他元件下方或之下的元件可被定向在其他元件之上。因此，術(shù)語“下方”或“之下”可以包括上方和下方的定向。除非另有指定，否則本文所使用的所有術(shù)語(包括技術(shù)和科技術(shù)語)都具有本公開所屬領(lǐng)域的技術(shù)人員通常所理解的相同含義。進(jìn)ー步理解，諸如通常在字典中限定的那些術(shù)語應(yīng)該解釋為具有與相對領(lǐng)域和本公開的上下文中的含義所符合的含義。如本文所使用的，単數(shù)形式“ー個”和“該”用于包括多數(shù)形式，除非上下文明確表明。應(yīng)該進(jìn)一歩理解，該說明書中使用的術(shù)語“包括”指明所提部件、整數(shù)、步驟、操作、元件和/或部件的存在，而不排除一個或多個其他部件、整數(shù)、步驟、操作、元件和/或部件的存在或添加。術(shù)語“和/或”包括一個或多個相關(guān)所列項的任何和所有組合。應(yīng)該理解，盡管本文可以使用術(shù)語“第一”和“第二”描述各種區(qū)域、層和/或部分，但這些區(qū)域、層和/或部分不應(yīng)限于這些術(shù)語。這些術(shù)語僅用于將ー個區(qū)域、層或部分與另一區(qū)域、層或部分區(qū)分開來。因此，以下討論的第一區(qū)域、層或部分可以標(biāo)為第二區(qū)域、層或部分，類似地，第二區(qū)域、層或部分可以標(biāo)為第一區(qū)域、層或部分，而不背離本公開的教導(dǎo)。應(yīng)該理解，可以僅簡要描述多個處理步驟和/或器件的部件，諸如本領(lǐng)域技術(shù)人員已知的步驟和/或部件。此外，可以增加附加處理步驟或部件，并且可以去除和/或改變以下處理步驟或部件中的特定處理步驟或部件同時仍然實施權(quán)利要求。因此，以下描述應(yīng)該理解為僅表示實例，并且不用于表示要求一個或多個步驟或部件?，F(xiàn)在，參照圖1，流程圖示出了根據(jù)本公開實施例的用于制造半導(dǎo)體器件的方法100。方法100包括:在塊102中，提供包含至少兩個隔離部件的襯底；在塊104中，在襯底的上方和至少兩個隔離部件之間形成鰭型襯底；在塊106中，在鰭型襯底的上方形成硅襯墊；以及在塊108中，氧化硅襯墊以在鰭型襯底的上方形成氧化硅襯墊。襯底可包括各種半導(dǎo)體器件和/或其他適當(dāng)?shù)挠性春?或無源器件。示例性半導(dǎo)體器件包括集成電路，其包括金屬-絕緣體-半導(dǎo)體場效應(yīng)晶體管(MOSFET)(包括互補(bǔ)MOSFET (CMOS)部件)、電阻器、電容器、電感器和/或其他適當(dāng)?shù)挠性春?或無源器件。在一個實施例中，襯底可包括使用基于CMOSエ藝設(shè)計和形成的集成電路(或其部分)。具有通過其他半導(dǎo)體制造技術(shù)形成的器件(例如，集成電路)的襯底也在所描述方法的范圍內(nèi)。
隔離部件可包括填充有電介質(zhì)或氧化物的淺溝槽隔離(STI)部件，但是還可以使用其他隔離部件并且涵蓋在本公開的范圍內(nèi)。根據(jù)ー個方面，鰭型襯底可以形成在至少兩個隔離部件之間并且至少部分地地形成在至少兩個隔離部件上方的垂直平面處。在一個實例中，襯底和鰭型襯底可以分別包括硅(Si)、鍺(Ge)、或者Si和Ge的組合。在其他實施例中，襯底和鰭型襯底可以分別包括其他材料，諸如II1-V族化合物或者它們的組合(例如，作為溝道材料的InGaAs、InAs、GaSb或InGaSb以及作為緩沖的AlAsSb)。根據(jù)所制造器件的類型(例如，PMOS或NMOS器件)，可以分別選擇襯底和鰭型襯底的材料使得所得到的應(yīng)カ有利于空穴或電子。在一個實例中，可以通過在鰭型襯底的上方沉積非晶硅來形成硅襯墊，并且根據(jù)ー個方面，可以以大約400攝氏度和大約600攝氏度之間的溫度，將非晶硅沉積至大約5埃和大約50埃之間的厚度。非晶硅可以沉積在鰭型襯底的頂面和側(cè)壁的上方以及襯底和/或隔離部件的露出頂面的上方。在另ー實例中，可以通過在鰭型襯底的上方選擇性地形成硅的外延層來形成硅襯墊，并且根據(jù)ー個方面，可以以大約600攝氏度和大約800攝氏度之間的溫度，使硅的外延層生長至大約5埃和大約50埃之間的厚度。硅的外延層可以沉積在鰭型襯底的頂面和側(cè)壁的上方。在又ー實例中，可以以大約700攝氏度和大約1100攝氏度之間的溫度的熱氧化來
氧化硅襯墊。可以通過各種沉積、圖樣、和/或蝕刻技術(shù)來形成上述方法100中的各種結(jié)構(gòu)。應(yīng)該注意，可以在各個方面的范圍內(nèi)重新配置或修改方法100的操作。進(jìn)ー步注意，可以在方法100之前、期間和之后提供附加工藝，并且ー些其他エ藝可以在本文僅進(jìn)行簡要描述。因此，可以在本文所述各個方面的范圍內(nèi)進(jìn)行其他實施。根據(jù)ー個方面，方法100可進(jìn)ー步包括:在鰭型襯底下方的襯底中以及在至少兩個隔離部件之間形成鰭型襯底緩沖區(qū)域。根據(jù)另一方面，方法100可進(jìn)ー步包括:在氧化硅襯墊的上方形成柵電扱。根據(jù)本公開的又一方面，一種制造半導(dǎo)體器件的方法可包括:提供包括多個隔離部件的襯底；在襯底的上方形成多個鰭型襯底，多個鰭型襯底的每ー個都形成在多個隔離部件的兩個隔離部件之間；在多個鰭型襯底的每ー個的上方形成硅襯墊；氧化硅襯墊以在多個鰭型襯底的每ー個的上方形成氧化硅襯墊；以及在氧化硅襯墊的上方形成柵電極?，F(xiàn)在，參照圖2A至圖2F，根據(jù)本公開的實施例示出了處于制造各個階段的半導(dǎo)體器件200的透視圖。圖2A示出了具有包括多個(以及至少兩個)隔離部件204的襯底202的半導(dǎo)體器件200。在一個實施例中，襯底202可包括半導(dǎo)體襯底，并且可以由硅組成，或者可選地可以包括硅鍺、神化鎵或其他適當(dāng)?shù)陌雽?dǎo)體材料。襯底可進(jìn)ー步包括摻雜有源區(qū)域或其他部件，諸如埋入層和/或外延層。此外，襯底可以為絕緣體上半導(dǎo)體，諸如絕緣體上硅(SOI)。在其他實施例中，半導(dǎo)體襯底可包括摻雜外延層、梯度半導(dǎo)體層、和/或可進(jìn)ー步包括覆蓋不同類型的另一半導(dǎo)體層的半導(dǎo)體層，諸如硅鍺層上的硅層。在其他實例中，化合物半導(dǎo)體襯底可包括多層硅結(jié)構(gòu)，或者硅襯底可包括多層化合物半導(dǎo)體結(jié)構(gòu)。有源區(qū)域可以被配置為NMOS器件(例如，nFET)或PMOS器件(例如，pFET)。半導(dǎo)體襯底可包括在先前エ藝步驟期間形成或者可以在后續(xù)エ藝步驟期間形成的下面的層、器件、結(jié)、和其他部件(未示出)。在一個實施例中，根據(jù)制造的是PMOS還是NMOS器件，襯底202包括硅(Si)、鍺(Ge)、或者Si和Ge的組合。在一個實例中，襯底202包括硅，并且襯底緩沖區(qū)域203摻雜有P型摻雜物以制造PMOS器件。在另ー實例中，襯底202包括鍺或硅和鍺的組合，并且襯底緩沖區(qū)域203摻雜有n型摻雜物以制造NMOS器件。隔離部件204可包括填充有氧化物或電介質(zhì)的淺溝槽隔離(STI)部件，但是還可以使用其他隔離部件并且涵蓋在本公開的范圍內(nèi)。隔離部件204的氧化物或電介質(zhì)可以通過各種エ藝形成，諸如熱氧化和/或等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)。在一個實例中，可以執(zhí)行隔離部件204的各向異性蝕刻，諸如淺溝槽隔離部件的場氧化物的各向異性蝕刻。諸如干蝕刻和/或濕蝕刻的各種蝕刻技術(shù)可用于蝕刻隔離部件204。在一個實例中，可以結(jié)合圖樣化光刻膠使用具有氟化蝕刻氣體的氧化物蝕刻器。在另ー實例中，可以使用各向異性RIE過程(例如，將Cl2或SF6用作蝕刻劑)。在一個實施例中，半導(dǎo)體襯底202可以包括單晶、P型硅，用于表征〈100〉晶體取向。其他晶體取向在本公開的范圍內(nèi)。例如具有大約1000至2000埃之間的厚度的氮化硅層可經(jīng)由例如低壓化學(xué)氣相沉積(LPCVD)或等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)過程形成在半導(dǎo)體襯底202的頂面上。傳統(tǒng)的光刻和反應(yīng)離子蝕刻(RIE)過程可用于限定淺溝槽形狀，穿過氮化硅層，并在半導(dǎo)體襯底202中達(dá)到大約3000至6000埃之間的深度。對于氮化硅層和半導(dǎo)體襯底，可將Cl2用作蝕刻劑來執(zhí)行RIE過程。在去除用于限定淺溝槽形狀的光刻膠形狀之后，經(jīng)由等離子體氧灰化(oxygen ashing)過程,例如,將正娃酸こ酯(TEOS)用作源，氧化硅層可以經(jīng)由LPCVD或PECVD過程沉積為大約4000至10000埃之間的厚度，以完全填充淺溝槽形狀。然后，化學(xué)機(jī)械拋光(CMP)可用于從頂面去除氧化硅層的多個部分，從而形成填充氧化硅的STI區(qū)域或隔離部件204。圖2B示出了諸如通過離子注入或摻雜エ藝205在隔離部件204之間形成襯底緩沖或鰭型襯底緩沖區(qū)域203。可以利用光刻膠形狀(圖中未示出)完成襯底緩沖區(qū)域的形成，以如期望制造PMOS和/或NMOS區(qū)域，阻擋半導(dǎo)體襯底的一部分免受使用p型摻雜物或n型摻雜物執(zhí)行的離子注入過程的影響。諸如硼離子的p型摻雜物可以以大約20至400KeV之間的能量以及大約lel2和大約lel4atoms/cm2之間的劑量。在其他情況下或者在附加制造區(qū)域中，可以以大約20至500KeV之間的能量以及大約lel2和大約lel4atoms/cm2之間的劑量執(zhí)行諸如砷或磷離子的n型注入。如果先前沒有執(zhí)行，則還可以執(zhí)行閾值調(diào)整和反貫穿注入。可以使用附加離子注入過程?？梢越?jīng)由等離子體氧灰化過程完成光刻膠遮蔽形狀的去除。在又ー實例中，襯底緩沖區(qū)域203可以以范圍在大約lel7cm_3和大約le_19cm_3內(nèi)的等級摻雜有P型摻雜物，以及在一個實例中為以lel8cm_3摻雜的硅緩沖區(qū)域。在又ー實例中，襯底緩沖區(qū)域可以通過去除硅襯底的一部分并外延地重新生長原位摻雜層來形成。圖2C示出了設(shè)置在襯底202的上方以及至少兩個隔離部件204之間的多個鰭型襯底206。在一個實例中，鰭型襯底206進(jìn)ー步設(shè)置在襯底緩沖區(qū)域203的上方以及在至少兩個隔離部件204上方的垂直平面處。在ー個方面中，鰭型襯底206形成在基本上完全在至少兩個隔離部件上方的垂直平面處。在另一方面中，鰭型襯底206可以形成為具有至少兩個隔離部件上的垂直平面處的部分和襯底202的頂面下方的部分。在另ー實例中，鰭型襯底206形成為應(yīng)變SiGe溝道層，其包括大約25%的Ge到大約50%的Ge，具有大約IOOnm和大約200nm之間的長度、大約IOnm和大約20nm之間的寬度、以及大約IOnm和大約40nm之間的厚度。在又ー實例中，鰭型襯底206為包括大約50 %的Ge的應(yīng)變SiGe溝道層，其具有大約IOOnm的長度、大約IOnm的寬度、和在至少兩個隔離部件上方大約IOnm的高度。在本公開的ー個方面中，可以通過SiGe或Ge濃縮技術(shù)或外延生長來形成鰭型襯底206。例如，鰭型襯底206可以通過在任何適當(dāng)?shù)耐庋映练e系統(tǒng)和エ藝(諸如金屬有機(jī)化學(xué)氣相沉積(MOCVD)、大氣壓CVD (APCVD)、低壓(或減壓)CVD (LPCVD)、超高真空CVD(HUCVD)、分子束外延(MBE)或原子層沉積(ALD))中的選擇性外延生長來形成。在CVDエ藝中，選擇性外延生長通常包括在室中引入源氣體。源氣體可包括至少ー種前體氣體和載氣。根據(jù)將被形成的鰭型襯底的晶體材料的組成，反應(yīng)室可通過例如RF加熱來加熱，并且室中的生長溫度可以在大約300攝氏度至大約900攝氏度之間的范圍內(nèi)。外延生長系統(tǒng)可以為單晶片或多晶片分批(batch)或成行(inline)反應(yīng)器。在又一實施例中，在使用稀釋或緩沖氫氟酸溶液執(zhí)行預(yù)清洗過程之后，例如，可以在襯底緩沖區(qū)域203上方的露出的半導(dǎo)體表面上選擇性地生長鰭型襯底206?？梢允褂酶鞣N沉積エ藝。在一個實例中，可以采用超高真空化學(xué)氣相沉積(UHV-CVD)過程。添加氯氣或HCl氣體可以增強(qiáng)外延生長的選擇性。可以將硅烷(SiH4)或こ硅烷(Si2H6)以及鍺烷(GeH4)或こ鍺烷用作反應(yīng)物來選擇性地沉積鰭型襯底206的生長。在一個實例中，可以使用大約25%至大約50%之間的鍺重量百分?jǐn)?shù)來實現(xiàn)應(yīng)變SiGe層。可以選擇足以包含反轉(zhuǎn)電荷的厚度，然而，不夠厚的厚度會使得缺陷導(dǎo)致不期望的器件泄露。 在又一其他實施例中，可以通過生長非選擇層并順序使用圖樣化過程來形成鰭型襯底206，以從諸如隔離部件204的頂面的非有源器件區(qū)域中去除非選擇溝道層的多個部分。圖2D示出了通過エ藝210 (例如，外延生長エ藝)在鰭型襯底206的上方沉積硅襯墊212。硅襯墊212可以通過各種可應(yīng)用技術(shù)和エ藝來形成。在該實施例中，通過在多個鰭型襯底206的每ー個的上方選擇性地形成硅的外延層來形成娃襯墊212。在一個實例中，娃的外延層可以以大約600攝氏度和大約800攝氏度之間的溫度生長為大約5埃和大約50埃之間的厚度。在一個實例中，硅襯墊212或外延層形成在每個鰭型襯底206的頂面和側(cè)壁表面的上方，并且在另ー實例中，基本上覆蓋鰭型襯底206的所有露出部分。在一個實例中，夕卜延層可以包括硅，并且可以通過使用硅烷(SiH4)或こ硅烷(Si2H6)的外延生長來選擇性地沉積。在又一其他實例中，硅襯墊212可以通過在任何適當(dāng)?shù)耐庋映练e系統(tǒng)和エ藝(諸如金屬有機(jī)化學(xué)氣相沉積(MOCVD)、大氣壓CVD (APCVD)、低壓(或減壓)CVD (LPCVD)、超高真空CVD(HUCVD)、分子束外延(MBE)、或原子層沉積(ALD))中的選擇性外延生長來形成。在CVDエ藝中，選擇性外延生長通常包括在室中引入源氣體。源氣體可包括至少ー種前體氣體和載氣。根據(jù)將被形成的外延層的晶體材料的組成，反應(yīng)室可通過例如RF加熱來加熱，并且室中的生長溫度可以在大約300攝氏度至大約900攝氏度之間的范圍內(nèi)。外延生長系統(tǒng)可以為單晶片或多晶片分批或成行反應(yīng)器。圖2E示出了通過エ藝220 (例如熱氧化)來氧化硅襯墊212以在每ー個鰭型襯底206的上方形成氧化硅襯墊222。硅襯墊212可以通過各種可應(yīng)用技術(shù)和エ藝來氧化。在一個實例中，可以通過大約700攝氏度和大約1100攝氏度之間的溫度的熱氧化來氧化硅襯墊212，以在每個鰭型襯底206的頂面和側(cè)壁的上方形成氧化硅襯墊222。圖2F示出了在氧化硅襯墊222的上方形成柵極230，柵極230被形成在與溝道層或鰭型襯底206垂直的方向上，盡管柵極230不限于這種特定方向。因此，在一個實例中，柵極230形成在氧化硅襯墊222的每ー個的頂面和側(cè)壁的上方。在一個實例中，柵極230可以通過導(dǎo)電柵極材料的沉積和選擇性去除來形成，包括但不限于多晶硅、非晶S1、Ge或SiGe柵極材料、和/或金屬或金屬合金。在一個實例中，可以沉積未摻雜的多晶娃層(例如，經(jīng)由LPCVD過程)，并且傳統(tǒng)的光刻和各向異性RIE過程(例如，將Cl2或SF6用作蝕刻齊U)可用于限定多晶硅柵極結(jié)構(gòu)230。用作用于多晶硅柵極結(jié)構(gòu)的限定掩模的光刻膠形狀(圖中未示出)可以經(jīng)由等離子體氧灰化過程和細(xì)致的濕清潔來去除?，F(xiàn)在，參照圖3A至圖3C，分別示出了根據(jù)本公開實施例的沿著線3A-3A、3B_3B、和3C-3C的圖2C、圖2D、和圖2E的半導(dǎo)體器件200的截面圖。在一個實施例中，每個鰭型襯底206的寬度大約為A，以及相鄰鰭型襯底206之間的間隔大約為B。在一個實例中，A在大約10納米和大約20納米之間，以及在另ー實例中，其小于大約15納米。在一個實例中，B在大約10納米和大約100納米之間，以及在另ー實例中，其小于大約35納米?，F(xiàn)在，參照圖4A至圖4C，示出了根據(jù)本公開實施例的處于各個制造階段的另一半導(dǎo)體器件300的透視圖。圖4A的沉積エ藝可以發(fā)生在圖2C的器件200上。器件200中的類似標(biāo)示部件(諸如襯底202、緩沖區(qū)域203、隔離部件204、和鰭型襯底206)完全可應(yīng)用于關(guān)于器件300的該實施例，這里可以不進(jìn)行描述以避免重復(fù)描述。圖4A示出了通過沉積エ藝310在鰭型襯底206的上方沉積硅襯墊312。硅襯墊312可以通過各種技術(shù)和エ藝來形成。在該實施例中，硅襯墊312通過在多個鰭型襯底206的每ー個以及襯底202和/或隔離部件204的露出的頂面的上方沉積非晶硅來形成。在一個實例中，硅的非晶層可以以大約400攝氏度和大約600攝氏度之間的溫度生長為大約5埃和大約50埃之間的厚度。在一個實例中，硅襯墊312或非晶層形成在每個鰭型襯底206的頂面和側(cè)面的上方，并且在另ー實例中，基本上覆蓋包括隔離部件204的襯底202的所有露出部分。在ー個實例中，非晶層可以包括硅，并且可以通過使用硅烷(SiH4)或こ硅烷(Si2H6)或者在任何適當(dāng)?shù)某练e系統(tǒng)和エ藝(諸如化學(xué)氣相沉積(CVD)或等離子體增強(qiáng)CVD (PECVD))中來沉積。圖4B示出了通過エ藝220 (例如熱氧化)來氧化硅襯墊312以在鰭型襯底206和隔離部件204的每ー個的上方形成氧化硅襯墊層322。硅襯墊312可以通過各種可應(yīng)用技術(shù)和エ藝來氧化。在一個實例中，可以通過大約700攝氏度和大約1100攝氏度之間的溫度的熱氧化來氧化硅襯墊312，以在每個鰭型襯底206的頂面和側(cè)壁的上方形成氧化硅襯墊層 322。然后，圖4C示出了在氧化硅襯墊層322的上方形成柵極230，柵極230被形成在與溝道層或鰭型襯底206垂直的方向上，盡管柵極230不限于這種特定方向。因此，在ー個實例中，柵極230形成在氧化硅襯墊層322的頂面和側(cè)壁的上方。在一個實例中，柵極230可以通過導(dǎo)電柵極材料的沉積和選擇性去除來形成，包括但不限于多晶硅、非晶S1、Ge或SiGe柵極材料和/或金屬或金屬合金。在一個實例中,可以沉積未摻雜的多晶娃層(例如，經(jīng)由LPCVD過程)，并且傳統(tǒng)的光刻和各向異性RIE過程(例如，將Cl2或SF6用作蝕刻劑)可用于限定多晶硅柵極結(jié)構(gòu)230。用作用于多晶硅柵極結(jié)構(gòu)的限定掩模的光刻膠形狀(圖中未示出)可以經(jīng)由等離子體氧灰化過程和細(xì)致的濕清潔來去除。現(xiàn)在，參照圖5A和圖5B，分別示出了根據(jù)本公開實施例的沿著線5A-5A和5B-5B的圖4A和圖4B的半導(dǎo)體器件300的截面圖。在一個實施例中，每個鰭型襯底206的寬度大約為A，以及相鄰鰭型襯底206之間的間隔大約為B。在一個實例中，A在大約10納米和大約20納米之間，以及在另ー實例中,其小于大約15納米。在一個實例中,B在大約10納米和大約100納米之間，以及在另ー實例中，其小于大約35納米。因此，圖2F和圖4C分別示出了半導(dǎo)體器件，其由包括至少兩個隔離部件204的襯底202、設(shè)置在襯底202上方且在至少兩個隔離部件204之間的鰭型襯底206以及設(shè)置在鰭型襯底206上方的氧化硅襯墊222或322組成，其中，氧化硅襯墊222或322分別由先前設(shè)置在鰭型襯底206上方的硅襯墊212或312的熱氧化來形成。柵電極230設(shè)置在氧化硅襯墊222或322的上方。有利地，上面描述的晶體管器件和制造方法可以容易地與標(biāo)準(zhǔn)CMOSエ藝集成。此夕卜，本公開允許在鰭型襯底的上方形成外延硅襯墊或非晶硅襯墊以增加鰭寬度，并隨后允許硅襯墊的熱氧化以提供高質(zhì)量的柵極電介質(zhì)(例如，與LPCVD HTO氧化物相比)。因此，可以有利地控制鰭型襯底寬度和均勻性來用于提高器件性能、產(chǎn)量和制造。因此，本公開提供了各種有利的實施例。在一個實施例中，提供了制造半導(dǎo)體器件的方法。該方法包括:提供包括至少兩個隔離部件的襯底；在襯底的上方以及至少兩個隔離部件之間形成鰭型襯底；在鰭型襯底的上方形成硅襯墊；以及氧化硅襯墊以在鰭型襯底的上方形成氧化硅襯墊。在又一實施例中，一種用于制造半導(dǎo)體器件的方法包括:提供包括多個隔離部件的襯底；在襯底的上方形成多個鰭型襯底，多個鰭型襯底的每ー個都形成在多個隔離部件的兩個隔離部件之間；在多個鰭型襯底的每ー個的上方形成硅襯墊；氧化硅襯墊以在多個鰭型襯底的每ー個的上方形成氧化硅襯墊；以及在氧化硅襯墊的上方形成柵電極。本公開還提供了一種半導(dǎo)體器件。在一個實施例中，該器件包括:襯底，包括至少兩個隔離部件；鰭型襯底，設(shè)置在襯底的上方以及至少兩個隔離部件之間；氧化硅襯墊，設(shè)置在鰭型襯底的上方，其中，氧化硅襯墊由設(shè)置在鰭型襯底上方的硅襯墊的熱氧化來形成；以及柵電極，設(shè)置在氧化硅襯墊的上方。盡管詳細(xì)描述了本公開的實施例，但本領(lǐng)域的技術(shù)人員應(yīng)該理解，他們可以進(jìn)行各種改變、替換和修改而不背離本公開的精神和范圍。例如，用于襯底、鰭型襯底和外延層的其他材料(諸如II1-V族材料)也在本公開的范圍內(nèi)。因此，所有這些改變、替換和修改都用于包括在由以下權(quán)利要求限定的本公開的范圍內(nèi)。在權(quán)利要求中，裝置加功能句子用于覆蓋執(zhí)行所述功能的本文所描述的結(jié)構(gòu)，不僅覆蓋結(jié)構(gòu)等效物而且覆蓋等效結(jié)構(gòu)。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，所述方法包括: 提供包括至少兩個隔離部件的襯底； 在所述襯底的上方以及所述至少兩個隔離部件之間形成鰭型襯底； 在所述鰭型襯底的上方形成硅襯墊；以及 氧化所述硅襯墊以在所述鰭型襯底的上方形成氧化硅襯墊。
2.根據(jù)權(quán)利要求1所述的方法，其中，形成所述硅襯墊包括:沉積非晶硅。
3.根據(jù)權(quán)利要求1所述的方法，其中，形成所述硅襯墊包括:以大約400攝氏度和大約600攝氏度之間的溫度將非晶硅沉積至大約5埃和大約50埃之間的厚度。
4.根據(jù)權(quán)利要求1所述的方法，其中，形成所述硅襯墊包括:選擇性地形成硅的外延層。
5.根據(jù)權(quán)利要求1所述的方法，其中，形成所述硅襯墊包括:以大約600攝氏度和大約800攝氏度之間的溫度選擇性地將硅的外延層形成為大約5埃和大約50埃之間的厚度。
6.根據(jù)權(quán)利要求1所述的方法，其中，氧化所述硅襯墊包括:通過大約700攝氏度和大約1100攝氏度之間溫度的熱氧化來氧化所述硅襯墊。
7.根據(jù)權(quán)利要求1所述的方法，還包括:在所述鰭型襯底下方的所述襯底中形成鰭型襯底緩沖區(qū)域。
8.根據(jù)權(quán)利要求1所述的方法，還包括:在所述氧化硅襯墊的上方形成柵電扱。
9.一種制造半導(dǎo)體器件的方法，所述方法包括: 提供包括多個隔離部件的襯底； 在所述襯底的上方形成多個鰭型襯底，所述多個鰭型襯底的每ー個都形成在所述多個隔離部件的兩個隔離部件之間； 在所述多個鰭型襯底的每ー個的上方形成硅襯墊； 氧化所述硅襯墊以在所述多個鰭型襯底的每ー個的上方形成氧化硅襯墊；以及 在所述氧化硅襯墊的上方形成柵電極。
10.一種半導(dǎo)體器件，包括: 襯底，包括至少兩個隔離部件； 鰭型襯底，設(shè)置在所述襯底的上方以及所述至少兩個隔離部件之間； 氧化硅襯墊，設(shè)置在所述鰭型襯底的上方，其中，所述氧化硅襯墊由設(shè)置在所述鰭型襯底上方的硅襯墊的熱氧化來形成；以及 柵電極，設(shè)置在所述氧化硅襯墊的上方。
全文摘要
一種鰭式場效應(yīng)晶體管柵極氧化物。本公開提供了用于制造半導(dǎo)體器件的方法以及這種器件。一種方法包括提供包括至少兩個隔離部件的襯底；在襯底的上方以及至少兩個隔離部件之間形成鰭型襯底；在鰭型襯底的上方形成硅襯墊；以及氧化硅襯墊以在鰭型襯底的上方形成氧化硅襯墊。
文檔編號H01L21/283GK103094089SQ20121020672
公開日2013年5月8日 申請日期2012年6月18日 優(yōu)先權(quán)日2011年11月3日
發(fā)明者黃俊程, 陳能國, 萬幸仁 申請人:臺灣積體電路制造股份有限公司