半導(dǎo)體元件與制作方法
【專利摘要】本發(fā)明公開一種半導(dǎo)體元件與制作方法，該半導(dǎo)體元件包含有一基底，一層間介電層，設(shè)置于該基底上，一硅穿孔電極，貫穿該基底以及部分該層間介電層，另外有多個(gè)淺溝槽隔離，設(shè)置于該基底中，以及一接觸環(huán)，設(shè)置于該層間介電層中的該硅穿孔周圍，且設(shè)置于該淺溝槽隔離上。通過接觸環(huán)可保護(hù)硅穿孔周圍電路在硅穿孔形成過程中受到金屬污染。
【專利說明】半導(dǎo)體元件與制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體元件，特別是涉及一種具有硅穿孔與接觸環(huán)的半導(dǎo)體元件。
【背景技術(shù)】
[0002]在現(xiàn)代的資訊社會(huì)中，由集成電路所構(gòu)成的微處理機(jī)系統(tǒng)早已被普遍運(yùn)用于生活的各個(gè)層面，例如自動(dòng)控制的家電用品、移動(dòng)通訊設(shè)備、個(gè)人電腦等，都有集成電路的蹤跡。而隨著科技的日益精進(jìn)，以及人類社會(huì)對(duì)于電子產(chǎn)品的各種想象，使得集成電路也往更多元、更精密、更小型的方向發(fā)展。
[0003]一般所謂集成電路，是通過現(xiàn)有半導(dǎo)體制作工藝中所生產(chǎn)的管芯(die)而形成。制造管芯的過程，由生產(chǎn)一晶片(wafer)開始:首先，在一片晶片上區(qū)分出多個(gè)區(qū)域，并在每個(gè)區(qū)域上，通過各種半導(dǎo)體制作工藝如沉積、光刻、蝕刻或平坦化步驟，以形成各種所需的電路路線，接著，再對(duì)晶片上的各個(gè)區(qū)域進(jìn)行切割而成各個(gè)管芯，并加以封裝成芯片(chip),最后再將芯片電連至一電路板,如一印刷電路板(printed circuit board, PCB),使芯片與印刷電路板的接腳(pin)電性連結(jié)后，便可執(zhí)行各種程式化的處理。
[0004]為了提高芯片功能與效能，增加集成度以便在有限空間下能容納更多半導(dǎo)體元件，相關(guān)廠商開發(fā)出許多半導(dǎo)體芯片的堆疊技術(shù)，包括了倒裝封裝(Flip-Chip)技術(shù)、多芯片封裝(Mult1-chip Package, MCP)技術(shù)、封裝堆疊(Package on Package, PoP)技術(shù)、封裝內(nèi)藏封裝體(Package in Package, PiP)技術(shù)等,都可以通過管芯或封裝體之間彼此的堆疊來增加單位體積內(nèi)半導(dǎo)體元件的積成度。而在上述各種封裝架構(gòu)下，近年來又發(fā)展一種稱為娃穿孔(Through silicon via, TSV)的技術(shù),可促進(jìn)在封裝體中各管芯彼此之間的內(nèi)部連結(jié)(interconnect),以將堆疊效率進(jìn)一步往上提升。
[0005]硅穿孔原理是在晶片中以蝕刻或激光的方式形成貫穿晶片的通孔(Via)，再將導(dǎo)電材料如銅、多晶硅、鎢等填入通孔，最后則將晶片或管芯薄化并加以堆疊、結(jié)合(Bonding)，而成為3D立體的管芯堆疊結(jié)構(gòu)。由于應(yīng)用硅穿孔技術(shù)的各芯片內(nèi)部線路的連結(jié)路徑最短，相比較于其他堆疊技術(shù)，可使芯片間的傳輸速度更快、雜訊更小、效能更佳，是目前遠(yuǎn)景看好的技術(shù)之一。
[0006]然而，目前硅穿孔與其他元件整合上，仍有許多技術(shù)問題待克服，其中之一為制作硅穿孔的過程中，以激光或其他方式形成的通口可能會(huì)直接曝露金屬連接墊，而對(duì)位于硅穿孔周圍其他元件造成金屬污染的問題。

【發(fā)明內(nèi)容】

[0007]為解決上述問題，根據(jù)本發(fā)明的一較佳實(shí)施例，本發(fā)明提供一種半導(dǎo)體元件，包含有一基底，一層間介電層，設(shè)置于該基底上，一硅穿孔電極，貫穿該基底以及部分該層間介電層，以及一接觸環(huán)，設(shè)置于該層間介電層中的該硅穿孔周圍。
[0008]根據(jù)本發(fā)明的另一較佳實(shí)施例，本發(fā)明提供一種半導(dǎo)體元件，其包含有一基底，一層間介電層，設(shè)置于該基底上，一硅穿孔電極，貫穿該基底以及部分該層間介電層，以及一襯墊層位于該硅穿孔電極內(nèi)，且僅位于該基底中。
[0009]根據(jù)本發(fā)明的另一較佳實(shí)施例，本發(fā)明還提供一種制作半導(dǎo)體元件的方法，包含以下步驟:提供一基底，基底有一正面與一背面，接著形成一層間介電層于該基底的正面上，以及形成一金屬線路于該層間介電層表面，然后于該基底的該背面上，形成一開口貫穿該基底并曝露該層間介電層，接著形成一襯墊層于該開口內(nèi)部，經(jīng)由該開口蝕刻該襯墊層以及該層間介電層，以形成一硅穿孔，并曝露該金屬線路，而后形成一阻障層，覆蓋該硅穿孔內(nèi)部，最后形成一導(dǎo)電層于該硅穿孔內(nèi)。
[0010]本發(fā)明的半導(dǎo)體元件在硅穿孔電極周圍具有接觸環(huán)以及襯墊層，故能有效保護(hù)硅穿孔周圍電路在硅穿孔形成過程中受到金屬污染的問題。
【專利附圖】

【附圖說明】
[0011]圖廣圖5為本發(fā)明第一較佳實(shí)施例的半導(dǎo)體元件的制作工藝示意圖；
[0012]圖6為本發(fā)明第二較佳實(shí)施例的半導(dǎo)體元件結(jié)構(gòu)示意圖。
[0013]主要元件符號(hào)說明
[0014]I半導(dǎo)體元件
[0015]2半導(dǎo)體元件
[0016]3半導(dǎo)體元件
[0017]10 基底
[0018]12 正面
[0019]14 背面
[0020]16淺溝槽隔離
[0021]18柵極結(jié)構(gòu)
[0022]20源/漏極區(qū)域
[0023]22層間介電層
[0024]24金屬線路
[0025]26接觸環(huán)
[0026]28 接觸
[0027]30 開口
[0028]32襯墊層
[0029]34硅穿孔
[0030]36阻障層
[0031]38導(dǎo)電層
[0032]40硅穿孔電極
[0033]42接觸環(huán)
[0034]44虛置柵極
【具體實(shí)施方式】
[0035]為使熟悉本發(fā)明所屬【技術(shù)領(lǐng)域】的一般技術(shù)者能更進(jìn)一步了解本發(fā)明，下文特列舉本發(fā)明的較佳實(shí)施例，并配合所附附圖，詳細(xì)說明本發(fā)明的構(gòu)成內(nèi)容及所欲達(dá)成的功效。
[0036]為了方便說明，本發(fā)明的各附圖僅為示意以更容易了解本發(fā)明，其詳細(xì)的比例可依照設(shè)計(jì)的需求進(jìn)行調(diào)整。在文中所描述對(duì)于圖形中相對(duì)元件的上下關(guān)系，在本領(lǐng)域的人皆應(yīng)能理解其是指物件的相對(duì)位置而言，因此皆可以翻轉(zhuǎn)而呈現(xiàn)相同的構(gòu)件，此皆應(yīng)同屬本說明書所揭露的范圍，在此容先敘明。
[0037]請(qǐng)先參考圖1?圖5，圖1?圖5繪示了本發(fā)明的第一較佳實(shí)施例的半導(dǎo)體元件的制作工藝示意圖。如圖1所示，首先，提供一基底10,例如是娃基底(siliconsubstrate)、外延娃(epitaxial silicon substrate)、娃錯(cuò)半導(dǎo)體基底(silicongermanium substrate)、碳化娃基底(silicon carbide substrate)或絕緣層上覆娃基底(silicon-on-1nsulator, SOI)等，基底10具有一正面12與一背面14,接著，形成所需的各種離子講(N-well or P_well)(圖未示)以及多個(gè)淺溝槽隔離(shallow trenchisolation) 16 于基底 10 中。
[0038]接著如圖2所示，形成至少一柵極結(jié)構(gòu)18于基底10上，并以離子注入等方法形成源/漏極區(qū)域20于柵極結(jié)構(gòu)18的兩側(cè)基底10中。柵極結(jié)構(gòu)18可為多晶硅柵極(polysilicon gate)、金屬柵極(metal gate)或是虛置柵極(dummy gate)等，而形成上述柵極結(jié)構(gòu)18與源/漏極區(qū)域20、甚或再在源/漏極區(qū)域20表面上形成自對(duì)準(zhǔn)金屬硅化物(Salicide)(圖未示)的方法，皆為本領(lǐng)域常見技術(shù)，在此不再贅述。然后覆蓋一層間介電層22于柵極結(jié)構(gòu)18與正面12上，并接續(xù)再進(jìn)行一金屬內(nèi)連線制作工藝，以在層間介電層22上制備多層金屬層間介電層(inter metal dielectric, I MD)(圖未示)以及設(shè)置于各金屬層間介電層中所需的金屬線路(圖未示)。為了方便說明起見，圖2僅繪示形成一對(duì)應(yīng)于后續(xù)制作的硅穿孔(TSV)的金屬線路24于層間介電層22表面，而省略其他的金屬線路與各金屬層間介電層，且該金屬線路24底面可直接接觸后續(xù)形成的硅穿孔(TSV)并通過其上方金屬層間介電層(MD)中的金屬線路(圖未示)與其他元件分別電連接。此外，層間介電層22與基底10之間還可選擇性形成有一接觸蝕刻停止層(CESL)(圖未示)覆蓋柵極結(jié)構(gòu)18與源/漏極區(qū)域20。
[0039]其中，值得注意的是，本發(fā)明在形成金屬線路24之前，會(huì)先進(jìn)行一接觸插塞制作工藝，以形成多個(gè)接觸插塞28，并可于此接觸插塞制作工藝中同時(shí)形成一接觸環(huán)26于層間介電層22中。其中，接觸插塞28分別位于柵極結(jié)構(gòu)18與源/漏極區(qū)域20上，用來電連接層間介電層22上方的金屬層間介電層(IMD)中的金屬線路(圖未不);而接觸環(huán)26則位于淺溝槽隔離16上，較佳為一環(huán)繞但不接觸硅穿孔(TSV)的環(huán)狀結(jié)構(gòu)，故內(nèi)徑大于硅穿孔(TSV)的外徑并小于金屬線路24的寬度，且接觸環(huán)26與金屬線路24直接接觸，因此接觸環(huán)26與金屬線路24電連接并等電位，以達(dá)到較佳屏蔽作用。本實(shí)施例中，金屬線路24、接觸環(huán)26與接觸插塞28的材料可選自導(dǎo)電性良好的金屬，如銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但不限于此。
[0040]在完成基底10正面12上的金屬內(nèi)連線制作工藝以及設(shè)置于金屬層間介電層上的焊墊(bonding pad)制作工藝之后。由基底10背面14來薄化基底10,接著如圖3所示，利用光刻暨蝕刻方式，于基底10背面14形成至少一開口 30以定義出硅穿孔(TSV)的位置。開口 30貫穿基底10與淺溝槽隔離16，且開口 30的底部停留在層間介電層22的底面上。其中，蝕刻制作工藝并不限于使用干式蝕刻或濕式蝕刻或上述的組合，干蝕刻條件可以為CF4、O2與Ar，濕蝕刻條件可以是稀釋氫氟酸等。形成開口 30后，沉積一襯墊層32于背面14與開口 30中，覆蓋開口 30的側(cè)壁以及底部，襯墊層32材料例如為氮化硅(SiN)或氧化硅(SiO2)等單一材料層或復(fù)合結(jié)構(gòu)層，但不限于此。值得注意的是，由于開口 30底部?jī)H停留在層間介電層22表面，因此此處形成于開口 30內(nèi)部的襯墊層32，也不會(huì)位于層間介電層22中，僅會(huì)位于基底10中。
[0041]之后對(duì)開口 30再次進(jìn)一蝕刻步驟，如圖4所示，以形成一硅穿孔34，且硅穿孔34的底部停留在金屬線路24的底面上。其中，此次蝕刻步驟僅需由開口 30貫穿襯墊層32與層間介電層22，因此蝕刻時(shí)間較短也較好控制，相對(duì)提高蝕刻的均勻性。然后沉積一阻障層36于硅穿孔34內(nèi)部，覆蓋硅穿孔34內(nèi)部的側(cè)壁以及底部，且阻障層36實(shí)質(zhì)上與金屬線路24接觸。而阻障層36可選自鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但不限于此。
[0042]如圖5所示，形成一導(dǎo)電層38于阻障層36的表面，并填滿硅穿孔34以形成硅穿孔電極40。其中，導(dǎo)電層38可選自導(dǎo)電性良好的金屬，而其形成方法，以銅為例，可在沉積阻障層36之后，即先形成一銅的晶種層(圖未示)，然后進(jìn)行一晶背凸塊的黃光制作工藝以形成一圖案化的光致抗蝕劑層(圖未示)，接著在電鍍銅之后，去除圖案化的光致抗蝕劑層，即完成本發(fā)明的具有硅穿孔電極的半導(dǎo)體元件I。因此，本發(fā)明的半導(dǎo)體元件I包含有一基底10,多個(gè)淺溝槽隔離16于基底10中，一層間介電層22設(shè)置于基底10上,一娃穿孔電極40貫穿基底10、淺溝槽隔離16以及層間介電層22，一接觸環(huán)26，設(shè)置于層間介電層22中的硅穿孔電極40周圍，且設(shè)置于該淺溝槽隔離16上，以及一襯墊層32僅位于硅穿孔電極40周圍的基底10中，換句話說，襯墊層32不位于層間介電層22之中。
[0043]承上說明，本發(fā)明的特征之一在于先由晶背蝕刻基底10以形成開口 30，且開口 30的底部停留在層間介電層22上，非直接曝露金屬線路24，接著于開口 30底部與側(cè)壁形成襯墊層32之后才通過一短時(shí)間的蝕刻步驟蝕穿層間介電層22形成硅穿孔34曝露金屬線路24。如此一來，可避免蝕刻過程中，開口 30直接曝露金屬線路24，導(dǎo)致金屬線路24的成分?jǐn)U散造成金屬污染(metal contamination),進(jìn)而影響到周圍的柵極結(jié)構(gòu)18或其他元件。此時(shí)的層間介電層22可作為一保護(hù)層覆蓋金屬線路24，避免金屬污染影響其他元件。此外，本發(fā)明也可避免直接一次蝕刻基底10、淺溝槽隔離16以及層間介電層22，恐蝕穿或破壞金屬線路24的問題。
[0044]另一個(gè)本發(fā)明的特征在于接觸環(huán)26，本發(fā)明在形成金屬線路24之前，會(huì)先于層間介電層22中形成一環(huán)繞在硅穿孔電極40周圍的接觸環(huán)26。如此一來，當(dāng)經(jīng)由開口 30蝕穿層間介電層22形成硅穿孔34時(shí)，接觸環(huán)26便可有效防止曝露的金屬線路24造成金屬污染，進(jìn)而影響到周圍的柵極結(jié)構(gòu)18或其他元件。此外，一般而言硅穿孔電極40連接各種半導(dǎo)體元件如晶體管、存儲(chǔ)器、電感、電阻等，而可執(zhí)行各種程式化的處理。由于硅穿孔電極40作為電力接腳，當(dāng)外部電源通過時(shí)，會(huì)產(chǎn)生強(qiáng)大的電磁干擾(electromagneticinterference, EMI),而對(duì)位于娃穿孔電極40附近的半導(dǎo)體元件如柵極結(jié)構(gòu)18產(chǎn)生干擾雜訊。因此本發(fā)明的接觸環(huán)26接觸環(huán)設(shè)置于硅穿孔電極40的外圍，尤其是設(shè)置于半導(dǎo)體元件如柵極結(jié)構(gòu)18所在的層間介電層22中，以徹底改善此問題。如此一來，接觸環(huán)26對(duì)于所包圍的硅穿孔電極40或金屬線路24所流通的大量電流，便能夠有效屏蔽其耦合雜訊的產(chǎn)生。上述接觸環(huán)26的材質(zhì)，可選自于由銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，端視產(chǎn)品結(jié)構(gòu)設(shè)計(jì)與半導(dǎo)體制作工藝的整合的相容性而定，但不以上述為限。[0045]下文將針對(duì)本發(fā)明的半導(dǎo)體元件及其制作方法的不同實(shí)施態(tài)樣進(jìn)行說明，且為簡(jiǎn)化說明，以下說明主要針對(duì)各實(shí)施例不同之處進(jìn)行詳述，而不再對(duì)相同之處作重復(fù)贅述。此外，本發(fā)明的各實(shí)施例中相同的元件以相同的標(biāo)號(hào)進(jìn)行標(biāo)示，以利于各實(shí)施例間互相對(duì)照。
[0046]如圖6所示，其繪示本發(fā)明第二較佳實(shí)施例的結(jié)構(gòu)示意圖，與本發(fā)明第一較佳實(shí)施例相同，半導(dǎo)體元件2包含有一基底10，多個(gè)淺溝槽隔離16于基底10中，一層間介電層22設(shè)置于基底10上，一硅穿孔電極40貫穿基底10以及層間介電層22，以及一襯墊層32僅位于基底10內(nèi)，且環(huán)繞娃穿孔電極40。本實(shí)施例與本發(fā)明第一較佳實(shí)施例不同之處在于原先的接觸環(huán)與金屬線路結(jié)合，為一體成型結(jié)構(gòu)，也就是接觸環(huán)42，雖然上述第一較佳實(shí)施例中，先形成接觸環(huán)后，才形成金屬線路，但本實(shí)施例則是將接觸環(huán)與金屬線路同時(shí)制作，使得接觸環(huán)與金屬線路結(jié)合成為一體成型結(jié)構(gòu)。除此之外，各接觸插塞28與接觸環(huán)42也可于同一步驟制作，或是在不同步驟中分別完成。若是接觸插塞28與接觸環(huán)42 —起制作，則可以進(jìn)一步簡(jiǎn)化制作工藝。此外，本實(shí)施例中的接觸環(huán)42與接觸插塞28材料可選自導(dǎo)電性良好的金屬，如銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但不限于此。除了接觸環(huán)外，其余各部件的特征、材料特性以及制作方法與上述第一較佳實(shí)施例相似，故在此并不再贅述。
[0047]本發(fā)明中，為加強(qiáng)接觸環(huán)26的屏蔽效果，接觸環(huán)26更可連接一信號(hào)接地(圖未示)或浮接。此信號(hào)接地可連接至最穩(wěn)定的接地端，例如安裝有半導(dǎo)體封裝件的系統(tǒng)板(圖未示)的接地或芯片組級(jí)接地，以便更有效率地避免雜訊。再者，與系統(tǒng)板的接地之間還可再另行設(shè)置一高頻濾波器以選擇性地避免及移除高頻雜音。
[0048]前述各較佳實(shí)施例均僅為本發(fā)明的實(shí)施態(tài)樣，本發(fā)明所揭露的步驟與接觸環(huán)可應(yīng)用在各種前硅穿孔(Via-first)制作工藝、中硅穿孔(Via-Middle)制作工藝或后硅穿孔(Via-1ast)制作工藝等TSV制作工藝中，有效整合于現(xiàn)行的半導(dǎo)體制作工藝。
[0049]綜上所述，本發(fā)明所提供一具有硅穿孔電極的半導(dǎo)體元件，其中在硅穿孔電極周圍的層間介電層中分布有一接觸環(huán)，在硅穿孔周圍的基底中則分布有襯墊層，此接觸環(huán)與襯墊層同樣可有效保護(hù)硅穿孔周圍電路在硅穿孔形成過程中受到金屬污染的問題。
[0050]以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
【權(quán)利要求】
1.一種半導(dǎo)體元件，包含: 基底； 層間介電層，設(shè)置于該基底上； 硅穿孔電極，貫穿該基底以及該層間介電層；以及 接觸環(huán)，設(shè)置于該層間介電層中并位于該硅穿孔電極周圍。
2.如權(quán)利要求1的半導(dǎo)體元件，另包含一金屬線路，設(shè)置于該層間介電層表面，且該硅穿孔電極接觸該金屬線路。
3.如權(quán)利要求2的半導(dǎo)體元件，其中該接觸環(huán)與該金屬線路等電位。
4.如權(quán)利要求2的半導(dǎo)體元件，另包含阻障層，位于該硅穿孔電極內(nèi)，且該阻障層與該金屬線路實(shí)質(zhì)上接觸。
5.如權(quán)利要求1的半導(dǎo)體元件，另包含襯墊層，位于該硅穿孔電極內(nèi)，且僅位于該基底中。
6.如權(quán)利要求1的半導(dǎo)體元件，另包含柵極結(jié)構(gòu)，設(shè)置于該基底上，該柵極結(jié)構(gòu)包含金屬柵極、多晶硅柵極或是虛置柵極(dummy gate)。
7.如權(quán)利要求1的半導(dǎo)體元件，還包括至少一淺溝槽隔離，設(shè)置于該基底中，其中該接觸環(huán)設(shè)置于該淺溝槽隔離上。
8.一種半導(dǎo)體元件 ，包含: 基底； 層間介電層，設(shè)置于該基底上； 硅穿孔電極，貫穿該基底以及該層間介電層；以及 襯墊層，位于該硅穿孔電極內(nèi)，且僅位于該基底中。
9.如權(quán)利要求8的半導(dǎo)體元件，另包含接觸環(huán)，設(shè)置于該層間介電層中的該硅穿孔電極周圍，以及多個(gè)淺溝槽隔離，設(shè)置于該基底中，其中該接觸環(huán)設(shè)置于該淺溝槽隔離上。
10.如權(quán)利要求8的半導(dǎo)體元件，另包含一金屬線路，設(shè)置于該層間介電層表面，且該硅穿孔電極接觸該金屬線路。
11.如權(quán)利要求10的半導(dǎo)體元件，其中該接觸環(huán)與該金屬線路等電位。
12.如權(quán)利要求10的半導(dǎo)體元件，另包含阻障層，位于該硅穿孔電極內(nèi)，且該阻障層與該金屬線路實(shí)質(zhì)上接觸。
13.如權(quán)利要求8的半導(dǎo)體元件，另包含柵極結(jié)構(gòu)，設(shè)置于該基底上，該柵極結(jié)構(gòu)包含金屬柵極、多晶硅柵極或是虛置柵極(dummy gate)。
14.一種制作半導(dǎo)體元件的方法，包含以下步驟: 提供一基底，其上有一正面與一背面； 形成一層間介電層于該基底的該正面上； 形成一金屬線路于該層間介電層表面； 在該基底的該背面上，形成一開口貫穿該基底并曝露該層間介電層； 形成一襯墊層于該開口內(nèi)部； 經(jīng)由該開口蝕刻該襯墊層以及該層間介電層，以形成一硅穿孔，并曝露該金屬線路； 形成一阻障層，覆蓋該硅穿孔內(nèi)部；以及 形成一導(dǎo)電層于該阻障層上。
15.如權(quán)利要求14的半導(dǎo)體元件制作方法，還包含形成一接觸環(huán)，位于該硅穿孔周圍的該層間介電層中。
16.如權(quán)利要求15的半導(dǎo)體元件制作方法，還包含形成多個(gè)淺溝槽隔離位于該基底中，且該接觸環(huán)位于該淺溝槽隔離上。
17.如權(quán)利要求15的半導(dǎo)體元件制作方法，其中該接觸環(huán)與該金屬線路等電位。
18.如權(quán)利要求15的半導(dǎo)體元件制作方法，還包含形成多個(gè)接觸插塞于該層間介電層中，且該接觸環(huán)該與各接觸插塞由同一步驟制作。
19.如權(quán)利要求15的半導(dǎo)體元件制作方法，還包含形成多個(gè)接觸插塞于該層間介電層，且該接觸環(huán)與該接觸插塞由不同步驟制作。
20.如權(quán)利要求14的半導(dǎo)體元件制作方法，還包含形成至少一柵極結(jié)構(gòu)，且該柵極包括金屬柵極、多晶硅柵極或是虛置柵極(dummy gate)。
【文檔編號(hào)】H01L21/768GK103515302SQ201210226319
【公開日】2014年1月15日 申請(qǐng)日期:2012年6月29日 優(yōu)先權(quán)日:2012年6月29日
【發(fā)明者】郭建利, 林永昌 申請(qǐng)人:聯(lián)華電子股份有限公司