專利名稱：一種基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件及制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件及制備方法?！?br> 背景技術(shù)：
1958年出現(xiàn)的集成電路是20世紀(jì)最具影響的發(fā)明之一?；谶@項(xiàng)發(fā)明而誕生的微電子學(xué)已成為現(xiàn)有現(xiàn)代技術(shù)的基礎(chǔ)，加速改變著人類社會(huì)的知識(shí)化、信息化進(jìn)程，同時(shí)也改變了人類的思維方式。它不僅為人類提供了強(qiáng)有力的改造自然的工具，而且還開拓了一個(gè)廣闊的發(fā)展空間。半導(dǎo)體集成電路已成為電子工業(yè)的基礎(chǔ)，人們對電子工業(yè)的巨大需求，促使該領(lǐng)域的發(fā)展十分迅速。在過去的幾十年中，電子工業(yè)的迅猛發(fā)展對社會(huì)發(fā)展及國民經(jīng)濟(jì)產(chǎn)生了巨大的影響。目前，電子工業(yè)已成為世界上規(guī)模最大的工業(yè)，在全球市場中占據(jù)著很大的份額，產(chǎn)值已經(jīng)超過了 10000億美元。硅材料作為半導(dǎo)體材料應(yīng)用經(jīng)歷了 50多年，傳統(tǒng)的Si CMOS和BiCMOS技術(shù)以其低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優(yōu)點(diǎn)在集成電路領(lǐng)域占據(jù)著主導(dǎo)地位，并按照摩爾定律不斷的向前發(fā)展。目前，全球90%的半導(dǎo)體市場中，都是Si基集成電路。但是隨著器件特征尺寸減小、集成度和復(fù)雜性的增強(qiáng)，出現(xiàn)了一系列涉及材料、器件物理、器件結(jié)構(gòu)和工藝技術(shù)等方面的新問題。特別是當(dāng)IC芯片特征尺寸進(jìn)入納米尺度，從器件角度看，納米尺度器件中的短溝效應(yīng)、強(qiáng)場效應(yīng)、量子效應(yīng)、寄生參量的影響、工藝參數(shù)漲落等問題對器件泄漏電流、亞閾特性、開態(tài)、關(guān)態(tài)電流等性能的影響越來越突出，電路速度和功耗的矛盾也將更加嚴(yán)重，另一方面，隨著無線移動(dòng)通信的飛速發(fā)展，對器件和電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統(tǒng)硅基工藝制備的器件和集成電路尤其是模擬和混合信號(hào)集成電路，越來越無法滿足新型、高速電子系統(tǒng)的需求。為了提高器件及集成電路的性能，研究人員借助新型的半導(dǎo)體材料如GaAs、InP等，以獲得適于無線移動(dòng)通信發(fā)展的高速器件及集成電路。盡管GaAs和InP基化合物器件頻率特性優(yōu)越，但其制備工藝比Si工藝復(fù)雜、成本高，大直徑單晶制備困難、機(jī)械強(qiáng)度低，散熱性能不好，與Si工藝難兼容以及缺乏象SiO2那樣的鈍化層等因素限制了它的廣泛應(yīng)用和發(fā)展。由于Si材料載流子材料遷移率較低，所以采用Si BiCMOS技術(shù)制造的集成電路性能，尤其是頻率性能，受到了極大的限制；而對于SiGe BiCMOS技術(shù)，雖然雙極晶體管采用了 SiGe HBT，但是對于制約BiCMOS集成電路頻率特性提升的單極器件仍采用Si CMOS，所以這些都限制BiCMOS集成電路性能地進(jìn)一步提升
發(fā)明內(nèi)容
本發(fā)明提供的制備基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件及電路的方法，以實(shí)現(xiàn)利用電子遷移率高的張應(yīng)變Si和空穴遷移率高的壓應(yīng)變SiGe分別作為NMOS和PMOS器件的導(dǎo)電溝道，有效地提高BiCMOS器件及其集成電路的性能。本發(fā)明的目的在于提供一種基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件，應(yīng)變BiCMOS集成器件由應(yīng)變Si平面溝道NMOS器件、應(yīng)變SiGe平面溝道PMOS器件及雙多晶SiGe HBT 構(gòu)成。進(jìn)一步、NMOS器件導(dǎo)電溝道為應(yīng)變Si材料，沿溝道方向?yàn)閺垜?yīng)變。進(jìn)一步、PMOS器件導(dǎo)電溝道為應(yīng)變SiGe材料，沿溝道方向?yàn)閴簯?yīng)變。進(jìn)一步、PMOS器件采用量子阱結(jié)構(gòu)。 進(jìn)一步、SiGe HBT器件的基區(qū)為應(yīng)變SiGe材料。進(jìn)一步、SiGe HBT器件的發(fā)射極和基極采用多晶硅材料。進(jìn)一步、所述SiGe HBT集成器件采用自對準(zhǔn)工藝，并為全平面結(jié)構(gòu)。本發(fā)明的另一目的在于提供一種基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件的制備方法，包括如下步驟第一步、選取摻雜濃度為5 X IO14 5 X IO15CnT3的P型Si片作為襯底；第二步、在襯底表面熱氧化一厚度為300 500nm的SiO2層，光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在800 950°C，退火30 90min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域；第三步、去除表面多余的氧化層，在襯底上生長一層厚度為I. 5 2 ii m的N型Si外延層，作為集電區(qū)，該層摻雜濃度為I X IO16 I X IO17CnT3 ；第四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為30(T500nm的SiO2層，光刻深槽隔離，在深槽隔離區(qū)域干法刻蝕出深度為3 4um的深槽，再利用化學(xué)汽相淀積(CVD)方法，600 800°C，在深槽內(nèi)填充SiO2 ;最后，用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；第五步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區(qū)窗口，對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為IX IO19 IX 102°cnT3，形成集電極接觸區(qū)域，再將襯底在950 1100°C溫度下，退火15 120s，進(jìn)行雜質(zhì)激活；第六步、刻蝕掉襯底表面的氧化層，利用化學(xué)汽相淀積(CVD)方法，在600 800 °C,在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm;第二層為P型Poly-Si 層，厚度為 20(T400nm，摻雜濃度為 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基區(qū)，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學(xué)機(jī)械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，淀積一 SiN層，厚度為5(Tl00nm，光刻發(fā)射區(qū)窗口，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層；再利用化學(xué)汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一 SiN層，厚度為l(T20nm，干法刻蝕掉發(fā)射窗SiN，形成側(cè)墻；第九步、利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域，利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為2(T60nm ；第十步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP)去除發(fā)射極以外表面的Poly-Si,形成發(fā)射極；第^^一步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進(jìn)行雜質(zhì)激活；在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，淀積一 SiO2層；第十二步、光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為I. 92 2. 82iim的深槽；然后在深槽中，利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，連續(xù)生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為5X IO15 5X 1016cm_3，第二層是厚度為I. 5 2 y m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為5 X IO15 5 X IO1W3,第三層是Ge組分為15 ·25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 X IO16 5X 1017cnT3，第四層是厚度為15 20nm的P型應(yīng)變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS器件的溝道，形成NMOS器件有源區(qū)；第十三步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiO2，光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為I. 92 2. 82 um的深槽；然后在深槽中利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，選擇性外延生長三層材料第一層是厚度為I. 9 2. 8 ii m的N型弛豫Si層，摻雜濃度為5 X IO16 5X1017cnT3 ;第二層是厚度為12 15nm的N型應(yīng)變SiGe層，摻雜濃度為5X1016 5 X 1017cnT3，Ge組分為15 25% ;第三層是厚度為3 5nm的本征弛豫Si層，形成PMOS器件有源區(qū)。利用濕法腐蝕，刻蝕掉表面的層SiO2;第十四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiO2,作為NMOS器件和PMOS器件的柵介質(zhì)層，然后再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的Poly-SijlH^Poly-Si和SiO2層，形成NMOS器件和PMOS器件的虛柵；第十五步、光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為I 5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD);光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為I 5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)；第十六步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面上淀積一層厚度為3 5nm的SiO2，利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS器件和PMOS器件柵電極側(cè)墻；光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19 I X 102°cm_3的NMOS器件源漏區(qū)；光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19 IX 102°cm_3的PMOS器件源漏區(qū)；第十七步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為400 500nm的SiO2層；利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiON，厚度為I. 5飛nm ;利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵，利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件和PMOS器件柵極；第十八步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，淀積金屬，光刻引線，形成MOS器件的漏極、源極和柵極以及雙極器件的發(fā)射極、基極和集電極金屬引線，構(gòu)成導(dǎo)電溝道為22 45nm的基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件。進(jìn)一步、該制備方法中應(yīng)變BiCMOS集成器件制造過程中所涉及的最高溫度根據(jù)第九步到第十八步中的化學(xué)汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。

進(jìn)一步、其中，基區(qū)厚度根據(jù)第九步SiGe的外延層厚度來決定，取20 60nm。本發(fā)明的另一目的在于提供一種基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成電路的制備方法，包括如下步驟步驟1，埋層制備的實(shí)現(xiàn)方法為(Ia)選取摻雜濃度為5 X IO14CnT3的P型Si片，作為襯底；(Ib)在襯底表面熱氧化一層厚度為300nm的SiO2層；(Ic)光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在800°C，退火90min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域；步驟2，深槽隔離制備的實(shí)現(xiàn)方法為(2a)去除表面多余的氧化層，外延生長一層厚度為I. 5 ii m的N型外延Si層，作為集電區(qū)，該層摻雜濃度為I X IO16CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為 300nm 的 SiO2 層；(2c)光刻深槽隔離區(qū)域；(2d)在深槽隔離區(qū)域干法刻蝕出深度為3 ii m的深槽；(2e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2,并將深槽內(nèi)填滿；(2f)用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；步驟3，集電極接觸區(qū)制備的實(shí)現(xiàn)方法為(3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層；(3b)光刻集電極接觸區(qū)窗口；(3c)對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極接觸區(qū)域；(3d)將襯底在950°C溫度下，退火120s，進(jìn)行雜質(zhì)激活；步驟4，基區(qū)接觸制備的實(shí)現(xiàn)方法為(4a)刻蝕掉襯底表面氧化層，利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；
(4b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區(qū)接觸區(qū)，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區(qū)，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學(xué)機(jī)械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發(fā)射區(qū)窗口，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層；(4f)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 IOnm ；步驟5，基區(qū)材料制備的實(shí)現(xiàn)方法為 (5a)利用干法，刻蝕掉發(fā)射窗SiN，形成側(cè)墻；(5b)利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域；(5c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm ；步驟6，發(fā)射極制備的實(shí)現(xiàn)方法為(6a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為200nm ；(6b)對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP)去除發(fā)射極以外表面的Poly-Si,形成發(fā)射極；(6c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s ；(6d)在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層；步驟7，NMOS器件外延材料制備的實(shí)現(xiàn)方法為 (7a)光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為
1.92iim的深槽；(7b)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為200nm的P型Si緩沖層，摻雜濃度為5X 1015cm_3 ；(7c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為I. 5 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是25%，摻雜濃度為5 X IO15Cm 3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為200nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為20nm的P型應(yīng)變Si層，摻雜濃度為5 X IO16CnT3作為NMOS器件的溝道；步驟8，PMOS器件有源區(qū)制備的實(shí)現(xiàn)方法為(8a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ；(Sb)光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為
2.82 um的深槽；(8c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為2. 8 ii m的N型弛豫Si層，摻雜濃度為5 X IO17CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為15nm的N型應(yīng)變SiGe層，Ge組分為15%，摻雜濃度為5X 1017cm_3 ；(8e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長一層厚度5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2 ；步驟9，MOS器件虛柵制備的實(shí)現(xiàn)方法為(9a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積厚度為3. 5nm的SiO2層，作為NMOS器件和PMOS器件的柵介質(zhì)層；(9b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為300nm·的Poly-Si，刻蝕Poly-Si、SiO2層，形成NMOS器件虛柵和PMOS器件虛柵；(9c)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)；(9d)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)；步驟10，NMOS器件和PMOS器件源漏區(qū)制備的實(shí)現(xiàn)方法為(IOa)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面上淀積一層厚度為5nm 的 SiO2 ；(IOb)利用干法刻蝕，刻蝕襯底表面上的SiO2,保留Ploy-Si側(cè)壁部分，形成NMOS器件柵電極側(cè)墻和PMOS器件柵電極側(cè)墻；(IOc)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19CnT3的NMOS器件源區(qū)和漏區(qū)；(IOd)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19CnT3的PMOS器件源區(qū)和漏區(qū)；步驟11，NMOS器件和PMOS器件柵制備的實(shí)現(xiàn)方法為(Ila)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為500nm 的 SiO2 層；(I Ib)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilc)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(Ild)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiON，厚度為 5nm ；(lie)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；(Ilf)利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件柵極和PMOS器件柵極；步驟12，構(gòu)成BiCMOS集成電路的實(shí)現(xiàn)方法為(12a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；(12b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對準(zhǔn)形成金屬硅化物；
(12c)淀積金屬，光刻引線，形成MOS器件漏極、源極和柵極金屬引線以及雙極晶體管發(fā)射極、基極、集電極金屬引線，構(gòu)成導(dǎo)電溝道為45nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路。
_4] 本發(fā)明具有如下優(yōu)點(diǎn):I.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，PMOS器件應(yīng)用了空穴遷移率比體Si材料高的壓應(yīng)變SiGe材料作為導(dǎo)電溝道，有效地提升PMOS器件的電學(xué)性能；而NMOS器件應(yīng)用了電子遷移率比體Si材料高的張應(yīng)變Si材料作為導(dǎo)電溝道，有效地提升NMOS器件的電學(xué)性能，因此本發(fā)明制備的BiCMOS集成器件及其電路的電學(xué)性能較體Si材料制備的BiCMOS集成器件及電路性能優(yōu)異；2.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件，采用選擇性外延技術(shù)，分別在NMOS器件和PMOS器件有源區(qū)選擇性生長張應(yīng)變Si和壓應(yīng)變SiGe材料，使NMOS器 件和PMOS器件頻率性能和電流驅(qū)動(dòng)能力等電學(xué)性能能夠獲得同時(shí)提升，從而BiCMOS集成器件與電路性能獲得了增強(qiáng)；3.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，為了有效抑制短溝道效應(yīng)，限制器件性能變差，在MOS器件結(jié)構(gòu)中引入輕摻雜源漏(LDD)工藝，提高了器件性倉泛;4.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，PMOS器件為量子阱器件，即應(yīng)變SiGe層處于Si帽層和體Si層之間，與表面溝道器件相比，降低了溝道載流子輸運(yùn)過程中的界面散射，抑制了遷移率的降低；同時(shí)Si帽層與應(yīng)變SiGe層之間的空穴勢壘，抑制了熱載流子向柵介質(zhì)中注入，提高了 BiCMOS集成器件和電路的可靠性；5.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，采用高介電常數(shù)的SiON代替?zhèn)鹘y(tǒng)的純SiO2做柵介質(zhì)，增強(qiáng)了器件的柵控能力，提高了器件的可靠性；6.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，采用了金屬柵鑲嵌工藝(damascene process)制備柵電極,該柵電極為金屬W-TiN復(fù)合結(jié)構(gòu)，由于下層的TiN與應(yīng)變Si和應(yīng)變SiGe材料功函數(shù)差較小，改善了器件的電學(xué)特性，上層的W則可以降低柵電極的電阻，實(shí)現(xiàn)了柵電極的優(yōu)化；7.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件過程中，SiGeHBT采用自對準(zhǔn)工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；8.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件，SiGe HBT的發(fā)射極和基極采用多晶，可以獲得較薄的結(jié)深，減小器件的寄生參數(shù)，提高器件性能。


圖I是本發(fā)明基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件及電路制備方法的實(shí)現(xiàn)流程圖。
具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實(shí)施例提供了一種基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件，應(yīng)變BiCMOS集成器件由應(yīng)變Si平面溝道NMOS器件、應(yīng)變SiGe平面溝道PMOS器件及雙多晶SiGe HBT構(gòu)成。作為本發(fā)明實(shí)施例的一優(yōu)化方案，NMOS器件導(dǎo)電溝道為應(yīng)變Si材料，沿溝道方向?yàn)閺垜?yīng)變。作為本發(fā)明實(shí)施例的一優(yōu)化方案，PMOS器件導(dǎo)電溝道為應(yīng)變SiGe材料，沿溝道方向?yàn)閴簯?yīng)變。作為本發(fā)明實(shí)施例的一優(yōu)化方案，PMOS器件采用量子阱結(jié)構(gòu)。作為本發(fā)明實(shí)施例的一優(yōu)化方案，SiGe HBT器件的基區(qū)為應(yīng)變SiGe材料。 作為本發(fā)明實(shí)施例的一優(yōu)化方案，SiGe HBT的發(fā)射極和基極采用多晶硅材料。作為本發(fā)明實(shí)施例的一優(yōu)化方案，所述SiGe HBT集成器件采用自對準(zhǔn)工藝，并為全平面結(jié)構(gòu)。以下參照附圖1，對本發(fā)明制備基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路的工藝流程作進(jìn)一步詳細(xì)描述。實(shí)施例I :制備導(dǎo)電溝道為45nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路，具體步驟如下步驟I，埋層制備。(Ia)選取摻雜濃度為5 X IO14CnT3的P型Si片，作為襯底；(Ib)在襯底表面熱氧化一層厚度為300nm的SiO2層；(Ic)光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在800°C，退火90min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域。步驟2，深槽隔離制備。(2a)去除表面多余的氧化層，外延生長一層厚度為I. 5 ii m的N型外延Si層，作為集電區(qū)，該層摻雜濃度為I X IO16CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為 300nm 的 SiO2 層；(2c)光刻深槽隔離區(qū)域；(2d)在深槽隔離區(qū)域干法刻蝕出深度為3 ii m的深槽；(2e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2,并將深槽內(nèi)填滿；(2f)用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離。步驟3，集電極接觸區(qū)制備。(3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層；(3b)光刻集電極接觸區(qū)窗口；(3c)對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極接觸區(qū)域；(3d)將襯底在950°C溫度下，退火120s，進(jìn)行雜質(zhì)激活。
步驟4，基區(qū)接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；(4b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區(qū)接觸區(qū)，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區(qū)，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學(xué)機(jī)械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ； (4e)光刻發(fā)射區(qū)窗口，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層；(4f)利用化學(xué)汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一層SiN層，厚度為 10nm。步驟5，基區(qū)材料制備。(5a)利用干法，刻蝕掉發(fā)射窗SiN，形成側(cè)墻；(5b)利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域；(5c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm。步驟6，發(fā)射極制備。(6a)利用化學(xué)汽相淀積(CVD)方法，在600 V，在襯底表面淀積Poly-Si，厚度為200nm ；(6b)對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP)去除發(fā)射極以外表面的Poly-Si,形成發(fā)射極；(6c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s ；(6d)在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層。步驟7，NMOS器件外延材料制備。(7a)光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為
I.92iim的深槽；(7b)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為200nm的P型Si緩沖層，摻雜濃度為5X 1015cm_3 ；(7c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為I. 5 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是25%，摻雜濃度為5 X IO15Cm 3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為200nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為20nm的P型應(yīng)變Si層，摻雜濃度為5 X IO16CnT3作為NMOS器件的溝道。步驟8，PMOS器件有源區(qū)制備。(8a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ；
(8b)光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為
2.82 um的深槽；(8c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為2. 8 ii m的N型弛豫Si層，摻雜濃度為5 X IO17CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為15nm的N型應(yīng)變SiGe層，Ge組分為15%，摻雜濃度為5X 1017cm_3 ；(8e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長一層厚度5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，MOS器件虛柵制備。 (9a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積厚度為3. 5nm的SiO2層，作為NMOS器件和PMOS器件的柵介質(zhì)層；(9b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為300nm的Poly-Si、SiO2層，形成NMOS器件虛柵和PMOS器件虛柵；(9c)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)；(9d)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)。步驟10，NMOS器件和PMOS器件源漏區(qū)制備。(IOa)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面上淀積一層厚度為5nm 的 SiO2 ；(IOb)利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS器件柵電極側(cè)墻和PMOS器件柵電極側(cè)墻；(IOc)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19CnT3的NMOS器件源區(qū)和漏區(qū)；(IOd)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19CnT3的PMOS器件源區(qū)和漏區(qū)。步驟11，NMOS器件和PMOS器件柵制備。(Ila)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為500nm 的 SiO2 層；(I Ib)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilc)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(Ild)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiON，厚度為 5nm ；(lie)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；(Ilf)利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件柵極和PMOS器件柵極。步驟12，構(gòu)成BiCMOS集成電路。
(12a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；(12b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對準(zhǔn)形成金屬硅化物；(12c)淀積金屬，光刻引線，形成MOS器件漏極、源極和柵極金屬引線以及雙極晶體管發(fā)射極、基極、集電極金屬引線，構(gòu)成導(dǎo)電溝道為45nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路。實(shí)施例2 :制備導(dǎo)電溝道為30nm的基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件及電路，具體步驟如下步驟I，埋層制備。(Ia)選取摻雜濃度為I X IO15CnT3的P型Si片，作為襯底； (Ib)在襯底表面熱氧化一層厚度為400nm的SiO2層；(Ic)光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在900°C，退火60min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域。步驟2，深槽隔離制備。(2a)去除表面多余的氧化層，外延生長一層厚度為I. 8 ii m的N型外延Si層，作為集電區(qū)，該層摻雜濃度為5 X IO16CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在外延Si層表面淀積一層厚度為 400nm 的 SiO2 層；(2c)光刻深槽隔離區(qū)域；(2d)在深槽隔離區(qū)域干法刻蝕出深度為3. 5 ii m的深槽；(2e)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2,并將深槽內(nèi)填滿；(2f)用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離。步驟3，集電極接觸區(qū)制備。(3a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在外延Si層表面淀積一層厚度為600nm的氧化層；(3b)光刻集電極接觸區(qū)窗口；(3c)對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為5X1019cm_3，形成集電極接觸區(qū)域；(3d)將襯底在1000°C溫度下，退火60s，進(jìn)行雜質(zhì)激活。步驟4，基區(qū)接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiO2層，厚度為30nm ；(4b)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 P型Poly-Si層，作為基區(qū)接觸區(qū)，該層厚度為300nm，摻雜濃度為5X 102°cm_3 ；(4c)光刻Poly-Si，形成外基區(qū)，在700°C，在襯底表面淀積3102層，厚度為300nm，利用化學(xué)機(jī)械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiN層，厚度為80nm ；
(4e)光刻發(fā)射區(qū)窗口，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層；(4f)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiN層，厚度為 15nm。步驟5,基區(qū)材料制備。(5a)利用干法，刻蝕掉發(fā)射窗SiN，形成側(cè)墻；(5b)利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域；(5c)利用化學(xué)汽相淀積(CVD)方法，在700°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為20%，摻雜濃度為I X 1019cnT3，厚度為40nm。步驟6，發(fā)射極制備。
·
(6a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積Poly-Si，厚度為300nm ；(6b)對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP)去除發(fā)射極以外表面的Poly-Si,形成發(fā)射極；(6c)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層，在1000°C溫度下退火60s ；(6d)在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在700°C，淀積一 SiO2層。步驟7，NMOS器件外延材料制備。(7a)光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為
1.92iim的深槽；(7b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區(qū)選擇性生長厚度為300nm的P型Si緩沖層，摻雜濃度為I X IO16cnT3 ；(7c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區(qū)選擇性生長厚度為I. 8 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是20%，摻雜濃度為I X IO16CnT3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區(qū)選擇性生長厚度為300nm的P型SiGe層，Ge組分為20%，摻雜濃度為IX IO17CnT3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區(qū)選擇性生長厚度為18nm的P型應(yīng)變Si層，摻雜濃度為I X IO17CnT3作為NMOS器件的溝道。步驟8，PMOS器件有源區(qū)制備。(8a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層SiO2 ；(Sb)光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為
2.42 um的深槽；(Sc)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為2. 4 iim的N型弛豫Si層，摻雜濃度為IXlO17cnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為14nm的N型應(yīng)變SiGe層，Ge組分為20%，摻雜濃度為I X 1017cm_3 ；(Se)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區(qū)選擇性的生長一層厚度4nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2。
步驟9，MOS器件虛柵制備。(9a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積厚度為4nm的SiO2層，作為NMOS器件和PMOS器件的柵介質(zhì)層；(9b)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層厚度為240nm的Poly-Si、SiO2層，形成NMOS器件虛柵和PMOS器件虛柵；(9c)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)；(9d)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為3 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)。步驟10，NMOS器件和PMOS器件源漏區(qū)制備。 (IOa)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面上淀積一層厚度為3nm 的 SiO2 ；(IOb)利用干法刻蝕，刻蝕襯底表面上的SiO2,保留Ploy-Si側(cè)壁部分，形成NMOS器件柵電極側(cè)墻和PMOS器件柵電極側(cè)墻；(IOc)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為8 X IO19CnT3的NMOS器件源區(qū)和漏區(qū)；(IOd)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為8 X IO19CnT3的PMOS器件源區(qū)和漏區(qū)。步驟11，NMOS器件和PMOS器件柵制備。(Ila)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為450nm 的 SiO2 層；( I Ib)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilc)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(Ild)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層SiON，厚度為 3nm ；(lie)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；(Ilf )利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件柵極和PMOS器件柵極。步驟12，構(gòu)成BiCMOS集成電路。(12a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層；(12b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對準(zhǔn)形成金屬硅化物；(12c)淀積金屬，光刻引線，形成MOS器件漏極、源極和柵極金屬引線以及雙極晶體管發(fā)射極、基極、集電極金屬引線，構(gòu)成導(dǎo)電溝道為30nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路。實(shí)施例3 :制備導(dǎo)電溝道為22nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路，具體步驟如下步驟I，埋層制備。
(la)選取摻雜濃度為5 X IO15CnT3的P型Si片，作為襯底；(Ib)在襯底表面熱氧化一層厚度為500nm的SiO2層；(Ic)光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在950°C，退火30min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域。步驟2，深槽隔離制備。(2a)去除表面多余的氧化層，外延生長一層厚度為2 ii m的N型外延Si層，作為集電區(qū)，該層摻雜濃度為I X IO17CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為 500nm 的 SiO2 層； (2c)光刻深槽隔離區(qū)域；(2d)在深槽隔離區(qū)域干法刻蝕出深度為4 ii m的深槽；(2e)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2,并將深槽內(nèi)填滿；(2f)用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離。步驟3，集電極接觸區(qū)制備。(3a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為700nm的氧化層；(3b)光刻集電極接觸區(qū)窗口；(3c)對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為lX102°cm_3，形成集電極接觸區(qū)域；(3d)將襯底在1100°C溫度下，退火15s，進(jìn)行雜質(zhì)激活。步驟4，基區(qū)接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiO2層，厚度為40nm ；(4b)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 P型Poly-Si層，作為基區(qū)接觸區(qū)，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ；(4c)光刻Poly-Si，形成外基區(qū)，在800°C，在襯底表面淀積SiO2層，厚度為400nm，利用化學(xué)機(jī)械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiN層，厚度為IOOnm ；(4e)光刻發(fā)射區(qū)窗口，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層；(4f)利用化學(xué)汽相淀積(CVD)方法，在80(TC，在襯底表面淀積一層SiN層，厚度為 20nm。步驟5，基區(qū)材料制備。(5a)利用干法，刻蝕掉發(fā)射窗SiN，形成側(cè)墻；(5b)利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域；(5c)利用化學(xué)汽相淀積(CVD)方法，在750°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm。步驟6，發(fā)射極制備。
(6a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積Poly-Si，厚度為400nm ；(6b)對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP)去除發(fā)射極以外表面的Poly-Si,形成發(fā)射極；(6c)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s ；(6d)在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在800°C，淀積一 SiO2層。步驟7，NMOS器件外延材料制備。(7a)光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為I. 92iim的深槽； (7b)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性生長厚度為200nm的P型Si緩沖層，摻雜濃度為5 X IO15cnT3 ；(7c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性生長厚度為I. 5 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是25%，摻雜濃度為5 X IO15Cm 3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性生長厚度為200nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性生長厚度為15nm的P型應(yīng)變Si層，摻雜濃度為5 X IO16CnT3作為NMOS器件的溝道。步驟8，PMOS器件有源區(qū)制備。(8a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層SiO2 ；(Sb)光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為I. 92iim的深槽；(8c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為I. 9 ii m的N型弛豫Si層，摻雜濃度為5 X IO16CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區(qū)選擇性的生長一層厚度為12nm的N型應(yīng)變SiGe層，Ge組分為25%，摻雜濃度為5X 1016cm_3 ；(8e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區(qū)選擇性的生長一層厚度3nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，MOS器件虛柵制備。(9a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積厚度為3nm的SiO2層，作為NMOS器件和PMOS器件的柵介質(zhì)層；(9b)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層厚度為200nm的Poly-Si、SiO2層，形成NMOS器件虛柵和PMOS器件虛柵；(9c)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)；(9d)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)。
步驟10，NMOS器件和PMOS器件源漏區(qū)制備。(IOa)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面上淀積一層厚度為3nm 的 SiO2 ；(IOb)利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS器件柵電極側(cè)墻和PMOS器件柵電極側(cè)墻；(IOc)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為I X 102°cm_3的NMOS器件源區(qū)和漏區(qū)；(IOd)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為I X 102°cm_3的PMOS器件源區(qū)和漏區(qū)。 步驟11，NMOS器件和PMOS器件柵制備。(Ila)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為400nm 的 SiO2 層；(I Ib)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilc)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(Ild)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層SiON，厚度為 I. 5nm ；(lie)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；(Ilf )利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件柵極和PMOS器件柵極。步驟12，構(gòu)成BiCMOS集成電路。(12a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層；(12b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對準(zhǔn)形成金屬硅化物；(12c)淀積金屬，光刻引線，形成MOS器件漏極、源極和柵極金屬引線以及雙極晶體管發(fā)射極、基極、集電極金屬引線，構(gòu)成導(dǎo)電溝道為22nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路。本發(fā)明實(shí)施例提供的基于自對準(zhǔn)工藝的平面應(yīng)變BiCMOS集成器件及電路制備方法具有如下優(yōu)點(diǎn)I.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，PMOS器件應(yīng)用了空穴遷移率比體Si材料高的壓應(yīng)變SiGe材料作為導(dǎo)電溝道，有效地提升PMOS器件的電學(xué)性能；而NMOS器件應(yīng)用了電子遷移率比體Si材料高的張應(yīng)變Si材料作為導(dǎo)電溝道，有效地提升NMOS器件的電學(xué)性能，因此本發(fā)明制備的BiCMOS集成器件及其電路的電學(xué)性能較體Si材料制備的BiCMOS集成器件及電路性能優(yōu)異；2.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件，采用選擇性外延技術(shù)，分別在NMOS器件和PMOS器件有源區(qū)選擇性生長張應(yīng)變Si和壓應(yīng)變SiGe材料，使NMOS器件和PMOS器件頻率性能和電流驅(qū)動(dòng)能力等電學(xué)性能能夠獲得同時(shí)提升，從而BiCMOS集成器件與電路性能獲得了增強(qiáng)；3.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，為了有效抑制短溝道效應(yīng)，限制器件性能變差，在MOS器件結(jié)構(gòu)中引入輕摻雜源漏(LDD)工藝，提高了器件性倉泛;4.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，PMOS器件為量子阱器件，即應(yīng)變SiGe層處于Si帽層和體Si層之間，與表面溝道器件相比，降低了溝道載流子輸運(yùn)過程中的界面散射，抑制了遷移率的降低；同時(shí)Si帽層與應(yīng)變SiGe層之間的空穴勢壘，抑制了熱載流子向柵介質(zhì)中注入，提高了 BiCMOS集成器件和電路的可靠性；5.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，采用高介電常數(shù)的SiON代替?zhèn)鹘y(tǒng)的純SiO2做柵介質(zhì)，增強(qiáng)了器件的柵控能力，提高了器件的可靠性；6.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件中，采用了金屬柵鑲嵌工藝(damascene process)制備柵電極,該柵電極為金屬W-TiN復(fù)合結(jié)構(gòu)，由于下層的TiN與應(yīng)變Si和應(yīng)變SiGe材料功函數(shù)差較小，改善了器件的電學(xué)特性，上層的W則可以降低柵電極的電阻，實(shí)現(xiàn)了柵電極的優(yōu)化；7.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件過程中，SiGe·HBT采用自對準(zhǔn)工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；8.本發(fā)明制備的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件，SiGe HBT的發(fā)射極和基極采用多晶，可以獲得較薄的結(jié)深，減小器件的寄生參數(shù)，提高器件性能。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，應(yīng)變BiCMOS集成器件由應(yīng)變Si平面溝道NMOS器件、應(yīng)變SiGe平面溝道PMOS器件及雙多晶SiGe HBT構(gòu)成。
2.根據(jù)權(quán)利要求I所述的基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，NMOS器件導(dǎo)電溝道為應(yīng)變Si材料，沿溝道方向?yàn)閺垜?yīng)變。
3.根據(jù)權(quán)利要求I所述的基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，PMOS器件導(dǎo)電溝道為應(yīng)變SiGe材料，沿溝道方向?yàn)閴簯?yīng)變。
4.根據(jù)權(quán)利要求I所述的基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，PMOS器件采用量子阱結(jié)構(gòu)。
5.根據(jù)權(quán)利要求I所述的基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，SiGeHBT器件基區(qū)為應(yīng)變SiGe材料。
6.根據(jù)權(quán)利要求I所述的基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，SiGeHBT器件的發(fā)射極和基極采用多晶硅材料。
7.根據(jù)權(quán)利要求I所述的基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件，其特征在于，所述SiGe HBT集成器件采用自對準(zhǔn)エ藝，并為全平面結(jié)構(gòu)。
8.ー種基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成器件的制備方法，其特征在于，包括如下步驟 第一歩、選取摻雜濃度為5 X IO14 5 X IO15CnT3的P型Si片作為襯底； 第二步、在襯底表面熱氧化一厚度為300 500nm的SiO2層，光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在800 950°C，退火30 90min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域； 第三步、去除表面多余的氧化層，在襯底上生長ー層厚度為I. 5 2 ii m的N型Si外延層，作為集電區(qū)，該層摻雜濃度為I X IO16 I X IO17CnT3 ; 第四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積ー層厚度為30(T500nm的SiO2層，光刻深槽隔離，在深槽隔離區(qū)域干法刻蝕出深度為3 4 y m的深槽，再利用化學(xué)汽相淀積(CVD)方法，600 800°C，在深槽內(nèi)填充SiO2 ;最后，用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離； 第五步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積ー層厚度為50(T700nm的SiO2層，光刻集電極接觸區(qū)窗ロ，對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為I X IO19 I X 102°cm_3，形成集電極接觸區(qū)域，再將襯底在950 1100°C溫度下，退火15 120s，進(jìn)行雜質(zhì)激活； 第六步、刻蝕掉襯底表面的氧化層，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積ニ層材料 .第一層為SiO2層，厚度為2(T40nm ;第ニ層為P型Poly-Si層，厚度為200 400nm，摻雜濃度為I X IO20 I X IO21CnT3 ； 第七步、光刻Po I y-Si，形成外基區(qū)，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學(xué)機(jī)械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； 第八步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，淀積ー SiN層，厚度為5(Tl00nm，光刻發(fā)射區(qū)窗ロ，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層；再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積ー SiN層，厚度為l(T20nm，干法刻蝕掉發(fā)射窗SiN，形成側(cè)墻； 第九步、利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域，利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為20 60nm ； 第十步、利用化學(xué)汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP)去除發(fā)射極以外表面的Poly-Si,形成發(fā)射極； 第H^一步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進(jìn)行雜質(zhì)激活；在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，淀積一 SiO2層； 第十二步、光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為I. 92 2. 82 μ m的深槽；然后在深槽中，利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，連續(xù)生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為5X IO15 5X IO16CnT3 ;第二層是厚度為I. 5 2 μ m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為5 X IO15 5 X IO16CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5X IO16 5X IO17CnT3 ;第四層是厚度為15 20nm的P型應(yīng)變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS器件的溝道，形成NMOS器件有源區(qū)； 第十三步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiO2，光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為I. 92 2.82 μ m的深槽；然后在深槽中利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，選擇性外延生長三層材料第一層是厚度為I. 9 2. 8 μ m的N型弛豫Si層，摻雜濃度為5 X IO16 5X1017cnT3 ;第二層是厚度為12 15nm的N型應(yīng)變SiGe層，摻雜濃度為5X1016 5 X 1017cnT3，Ge組分為15 25% ;第三層是厚度為3 5nm的本征弛豫Si層，形成PMOS器件有源區(qū)，利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第十四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiO2,作為NMOS器件和PMOS器件的柵介質(zhì)層，然后再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的Poly-Si，刻蝕Poly-Si和SiO2層，形成NMOS器件和PMOS器件的虛柵； 第十五步、光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為I 5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD);光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為I 5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)； 第十六步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面上淀積一層厚度為3 5nm的SiO2，利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS器件和PMOS器件柵電極側(cè)墻；光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19 I X 102°cm_3的NMOS器件源漏區(qū)；光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為5 X IO19 IX 102°cm_3的PMOS器件源漏區(qū)； 第十七步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為400 500nm的SiO2層；利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕エ藝刻蝕表面SiO2至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積ー層SiON，厚度為I. 5^5nm ;利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵，利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件和PMOS器件柵極； 第十八歩、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，光刻引線窗ロ，在整個(gè)襯底上濺射ー層金屬，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，淀積金屬，光刻引線，形成MOS器件的漏極、源極和柵極以及雙極器件的發(fā)射極、基極和集電極金屬引線，構(gòu)成導(dǎo)電溝道為22 45nm的基于自對準(zhǔn)エ藝的平面應(yīng)變BiCMOS集成器件。
9.根據(jù)權(quán)利要求8所述的制備方法，其特征在于，該制備方法中應(yīng)變BiCMOS集成器件制造過程中所涉及的最高溫度根據(jù)第十步到第十八步中的化學(xué)汽相淀積(CVD)エ藝溫度決定，最聞溫度小于等于800°C?！?br> 10.根據(jù)權(quán)利要求8所述的制備方法，其中，基區(qū)厚度根據(jù)第九步SiGe的外延層厚度來決定，取20 60nm。
11.ー種基于自對準(zhǔn)エ藝的應(yīng)變BiCMOS集成電路的制備方法，其特征在于，包括如下步驟 步驟1，埋層制備的實(shí)現(xiàn)方法為 (Ia)選取摻雜濃度為5X IO14CnT3的P型Si片，作為襯底； (Ib)在襯底表面熱氧化ー層厚度為300nm的SiO2層； (Ic)光刻埋層區(qū)域，對埋層區(qū)域進(jìn)行N型雜質(zhì)的注入，并在800°C，退火90min激活雜質(zhì)，形成N型重?fù)诫s埋層區(qū)域； 步驟2，深槽隔離制備的實(shí)現(xiàn)方法為 (2a)去除表面多余的氧化層，外延生長ー層厚度為I. 5 y m的N型外延Si層，作為集電區(qū)，該層摻雜濃度為I X IO16CnT3 ； (2b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積ー層厚度為300nm 的 SiO2 層； (2c)光刻深槽隔離區(qū)域； (2d)在深槽隔離區(qū)域干法刻蝕出深度為3 u m的深槽； (2e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2,并將深槽內(nèi)填滿； (2f)用化學(xué)機(jī)械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離； 步驟3，集電極接觸區(qū)制備的實(shí)現(xiàn)方法為 (3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積ー層厚度為500nm的氧化層； (3b)光刻集電極接觸區(qū)窗ロ ； (3c)對襯底進(jìn)行磷注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3，形成集電極接觸區(qū)域； (3d)將襯底在950°C溫度下，退火120s，進(jìn)行雜質(zhì)激活；步驟4，基區(qū)接觸制備的實(shí)現(xiàn)方法為 (4a)刻蝕掉襯底表面氧化層，利用化學(xué)汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一 SiO2層，厚度為20nm ； (4b)利用化學(xué)汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一 P型Poly-Si層，作為基區(qū)接觸區(qū)，該層厚度為200nm，摻雜濃度為lX102°cm_3 ； (4c)光刻Poly-Si，形成外基區(qū)，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學(xué)機(jī)械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ; (4d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ； (4e)光刻發(fā)射區(qū)窗口，刻蝕掉發(fā)射區(qū)窗口內(nèi)的SiN層和Poly-Si層； (4f)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為IOnm ； 步驟5，基區(qū)材料制備的實(shí)現(xiàn)方法為 (5a)利用干法，刻蝕掉發(fā)射窗SiN，形成側(cè)墻； (5b)利用濕法刻蝕，對窗口內(nèi)SiO2層進(jìn)行過腐蝕，形成基區(qū)區(qū)域； (5c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在基區(qū)區(qū)域選擇性生長SiGe基區(qū)，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm; 步驟6，發(fā)射極制備的實(shí)現(xiàn)方法為 (6a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為.200nm ； (6b )對襯底進(jìn)行磷注入，并利用化學(xué)機(jī)械拋光(CMP )去除發(fā)射極以外表面的Poly-Si，形成發(fā)射極； (6c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s ； (6d)在襯底表面利用化學(xué)汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層； 步驟7，NMOS器件外延材料制備的實(shí)現(xiàn)方法為 (7a)光刻N(yùn)MOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)刻蝕出深度為I. 92 μ m的深槽； (7b)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為200nm的P型Si緩沖層，摻雜濃度為5 X IO15cnT3 ； (7c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為I. 5 μ m的P型SiGe漸變層，底部Ge組分是0，頂部Ge組分是25%，摻雜濃度為.5 X IO15Cm 3 ； (7d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為200nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ； (7e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(qū)選擇性的生長厚度為20nm的P型應(yīng)變Si層，摻雜濃度為5 X IO16CnT3作為NMOS器件的溝道； 步驟8，PMOS器件有源區(qū)制備的實(shí)現(xiàn)方法為 (8a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ； (8b )光刻PMOS器件有源區(qū)，利用干法刻蝕工藝，在PMOS器件有源區(qū)刻蝕出深度為.2.82um的深槽； (8c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長ー層厚度為2. 8 ii m的N型弛豫Si層，摻雜濃度為5 X IO17CnT3 ； (8d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長ー層厚度為15nm的N型應(yīng)變SiGe層，Ge組分為15%，摻雜濃度為5X 1017cm_3 ； (8e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)選擇性的生長ー層厚度5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)； (Sf)利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 步驟9，MOS器件虛柵制備的實(shí)現(xiàn)方法為 (9a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積厚度為3. 5nm的SiO2層，作為NMOS器件和PMOS器件的柵介質(zhì)層； (9b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積ー層厚度為300nm的Poly-Si，刻蝕Poly-Si、SiO2層，形成NMOS器件虛柵和PMOS器件虛柵； (9c)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)； (9d)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)； 步驟10，NMOS器件和PMOS器件源漏區(qū)制備的實(shí)現(xiàn)方法為 (IOa)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面上淀積ー層厚度為5nm的SiO2 ； (IOb)利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS器件柵電極側(cè)墻和PMOS器件柵電極側(cè)墻； (IOc)光刻N(yùn)MOS器件有源區(qū)，對NMOS器件進(jìn)行N型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為.5 X IO19CnT3的NMOS器件源區(qū)和漏區(qū)； (IOd)光刻PMOS器件有源區(qū)，對PMOS器件進(jìn)行P型離子注入，自對準(zhǔn)生成雜質(zhì)濃度為.5 X IO19CnT3的PMOS器件源區(qū)和漏區(qū)； 步驟11，NMOS器件和PMOS器件柵制備的實(shí)現(xiàn)方法為 (Ila)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積ー層厚度為500nm的SiO2 層； (Ilb)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕エ藝刻蝕表面SiO2至虛柵上表面，露出虛柵； (Ilc)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽； (Ild)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積ー層SiON，厚度為.5nm ； (He)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵； (Hf)利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS器件柵極和PMOS器件柵極； 步驟12，構(gòu)成BiCMOS集成電路的實(shí)現(xiàn)方法為 (12a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；(12b)光刻引線窗口，在整個(gè)襯底上派射一層金屬,合金，自對準(zhǔn)形成金屬娃化物；(12c)淀積金屬，光刻引線，形成PMOS器件漏極、源極和柵極金屬引線以及雙極晶體管 發(fā)射極、基極、集電極金屬引線，構(gòu)成導(dǎo)電溝道為45nm的基于自對準(zhǔn)工藝的應(yīng)變BiCMOS集成器件及電路。
全文摘要
本發(fā)明公開了一種基于自對準(zhǔn)工藝的應(yīng)變平面BiCMOS集成器件及制備方法，首先在襯底片上制備埋層，生長N型Si外延，制備深槽隔離和集電極接觸區(qū)，濕法刻蝕出基區(qū)窗口，選擇性生長SiGe基區(qū)，淀積N型Poly-Si，去除掉發(fā)射極以外的Poly-Si，形成SiGe HBT器件；刻蝕出NMOS和PMOS器件有源區(qū)深槽，在槽中分別選擇性外延生長P型Si層、P型SiGe漸變層、P型SiGe層等作為NMOS器件有源區(qū)和N型Si層、N型應(yīng)變SiGe層、N型Si帽層作為PMOS器件有源區(qū)；制備虛柵極與側(cè)墻，自對準(zhǔn)形成NMOS和PMOS器件源漏；制備柵極，形成CMOS結(jié)構(gòu)，最終制成應(yīng)變BiCMOS集成器件及電路；該方法充分利用電子遷移率高的張應(yīng)變Si和空穴遷移率高的壓應(yīng)變SiGe分別作為NMOS和PMOS器件的導(dǎo)電溝道，有效地提高了BiCMOS集成電路的性能。
文檔編號(hào)H01L27/06GK102738164SQ201210244399
公開日2012年10月17日 申請日期2012年7月16日 優(yōu)先權(quán)日2012年7月16日
發(fā)明者周春宇, 宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學(xué)