專利名稱：一種雙應(yīng)變cmos集成器件及制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種雙應(yīng)變CMOS集成器件及制備方法。
背景技術(shù)：
在20世紀(jì)，半導(dǎo)體產(chǎn)業(yè)的快速發(fā)展推動(dòng)了整個(gè)人類社會(huì)的知識(shí)化、信息化進(jìn)程，同時(shí)也改變了人類的思維方式。它不僅為人類提供了強(qiáng)有力的改造自然的工具，而且還開拓了一個(gè)廣闊的發(fā)展空間。因此，半導(dǎo)體集成電路已成為了電子工業(yè)發(fā)展的基礎(chǔ)，在過去的幾十年中，電子工業(yè)的迅猛發(fā)展對(duì)社會(huì)發(fā)展及國(guó)民經(jīng)濟(jì)產(chǎn)生了巨大的影響。目前，電子工業(yè)已成為世界上規(guī)模最大的工業(yè)，在全球市場(chǎng)中占據(jù)著很大的份額，產(chǎn)值已經(jīng)超過了 10000億美兀。 具有低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優(yōu)點(diǎn)的傳統(tǒng)的Si CMOS和BiCMOS集成電路技術(shù)在半導(dǎo)體集成電路產(chǎn)業(yè)中占據(jù)了支配地位。目前，全球90%的半導(dǎo)體市場(chǎng)中，都是Si基集成電路。隨著集成電路加工技術(shù)的迅速發(fā)展，晶體管的特征尺寸已進(jìn)入亞50納米階段。通過等比例縮小的方法提高當(dāng)前主流Si CMOS器件的性能受到越來越多物理、工藝的限制，如短溝道效應(yīng)、熱載流子效應(yīng)和DIBL效應(yīng)等使得器件尺寸無法進(jìn)一步縮?。粬叛趸瘜雍穸鹊臏p薄導(dǎo)致氧化層擊穿；遂穿電流使閾值電壓漂移；多晶硅耗盡效應(yīng)和多晶硅的電阻對(duì)閾值電壓的影響也越來越大等，使器件及電路性能無法繼續(xù)按照摩爾定律的發(fā)展規(guī)律發(fā)展下去。為了使集成電路技術(shù)能延續(xù)摩爾定律所揭示的發(fā)展速度，必須開發(fā)與硅工藝兼容的新材料、新結(jié)構(gòu)和新性質(zhì)。為了獲提高器件及集成電路的性能，研究人員借助新型的半導(dǎo)體材料如GaAs、InP等，以獲得適于無線移動(dòng)通信發(fā)展的高速器件及集成電路。盡管GaAs和InP基化合物器件頻率特性優(yōu)越，但其制備工藝比Si復(fù)雜、成本高，大直徑單晶制備困難、機(jī)械強(qiáng)度低，散熱性能不好，與Si工藝難兼容以及缺乏象SiO2那樣的鈍化層等因素限制了它的廣泛應(yīng)用和發(fā)展。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種制備雙應(yīng)變CMOS集成器件及電路的方法，該方法同時(shí)利用張應(yīng)變Si和壓應(yīng)變SiGe材料中電子和空穴遷移率較Si材料高的特性，制備出導(dǎo)電溝道為22 45nm的高性能雙應(yīng)變CMOS集成器件及電路。本發(fā)明的目的在于提供一種雙應(yīng)變CMOS器件，所述CMOS結(jié)構(gòu)中NMOS導(dǎo)電溝道為應(yīng)變Si材料，PMOS導(dǎo)電溝道為應(yīng)變SiGe材料。進(jìn)一步、NMOS沿溝道方向?yàn)閺垜?yīng)變，PMOS沿溝道方向?yàn)閴簯?yīng)變。進(jìn)一步、PMOS器件采用量子阱結(jié)構(gòu)。本發(fā)明的另一目的在于提供一種雙應(yīng)變CMOS器件及集成電路的制備方法，包括如下步驟第一步、選取摻雜濃度為IXlO15 IXlO16cnT3的P型Si襯底片；第二步、利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，在襯底上連續(xù)生長(zhǎng)四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為5 X IO15 5 X IO16cnT3,第二層是厚度為I. 5 2 μ m的P型SiGe漸變層，底部Ge組分是O %，頂部Ge組分是15 25%,摻雜濃度為5 X IO15 5 X IO1W3,第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5X IO15 5X 1016cnT3，第四層是厚度為15 20nm的P型應(yīng)變Si層，摻雜濃度為5X IO15 5X IO16CnT3作為NMOS的溝道，形成NMOS有源區(qū)；第三步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiO2,光刻PMOS有源區(qū)，利用干法刻蝕工藝，在PMOS有源區(qū)刻蝕出深度為I. 92 2. 82 μ m的深槽；然后在深槽中利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，選擇性外延生長(zhǎng)三層材料第一層是厚度為I. 9 2. 8μ m的N型弛豫Si層，摻雜濃度為IX IO16 I X IO17CnT3 ;第二層是厚度為12 15nm的N型應(yīng)變SiGe層，摻雜濃度為I 5 X 1016cm_3，`Ge組分為15 25% ;第三層是厚度為3 5nm的本征弛豫Si層，形成PMOS有源區(qū)，利用濕法腐蝕，刻蝕掉表面的層SiO2 ；第四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiO2，光刻利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為2. 5 3. 5 μ m的深槽。利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在襯底表面淀積一層SiO2，將深槽內(nèi)表面全部覆蓋，再淀積一層SiN，同樣將深槽內(nèi)表面覆蓋，最后淀積SiO2將深槽內(nèi)填滿，用化學(xué)機(jī)械拋光(CMP)方法除去多余的氧化層，形成深槽隔離；第五步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiO2,作為NMOS和PMOS的柵介質(zhì)層，然后再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的Poly-Si，刻蝕Poly-Si、SiO2層，形成NMOS和PMOS的虛柵；第六步、光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，形成摻雜濃度為I X IO18 5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD);光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，形成摻雜濃度為I X IO18 5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)；第七步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面上淀積一層厚度為3 5nm的SiO2，利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS和PMOS柵電極側(cè)墻；光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為5 X IO19 I X 102°cm_3的NMOS源漏區(qū)；光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為5 X IO19 I X IO2tlCnT3的PMOS源漏區(qū)；第八步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為400 500nm的SiO2層；利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiON，厚度為I. 5飛nm ;利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵，利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS和PMOS柵極；第九步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，光刻引線窗口，在整個(gè)襯底上濺射一層金屬合金，自對(duì)準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，淀積金屬，光刻引線，形成漏極、源極和柵極金屬引線，構(gòu)成導(dǎo)電溝道為22 45nm的雙應(yīng)變CMOS集成器件及電路。進(jìn)一步、所述NMOS和PMOS溝道長(zhǎng)度根據(jù)第五步中虛柵的長(zhǎng)度來確定，為22 45nm。進(jìn)一步、所述方法過程中的最高溫度根據(jù)第二、三、四、五、七、八和九步中的化學(xué)汽相淀積(CVD)工藝溫度決定，最高溫度< 800°C。本發(fā)明具有如下優(yōu)點(diǎn):I.本發(fā)明制備的雙應(yīng)變CMOS集成器件中，PMOS應(yīng)用了空穴遷移率比體Si材料高的壓應(yīng)變SiGe材料作為導(dǎo)電溝道，有效地提升PMOS的電學(xué)性能；而NMOS應(yīng)用了電子遷移率比體Si材料高的張應(yīng)變Si材料作為導(dǎo)電溝道，有效地提升NMOS的電學(xué)性能，因此本 發(fā)明制備的CMOS集成器件及其電路的電學(xué)性能較體Si材料制備的CMOS集成器件及其電路性能優(yōu)異；2.本發(fā)明制備的雙應(yīng)變CMOS集成器件，采用選擇性外延技術(shù)，分別在NMOS和PMOS有源區(qū)選擇性生長(zhǎng)張應(yīng)變Si和壓應(yīng)變SiGe材料，使NMOS和PMOS頻率性能和電流驅(qū)動(dòng)能力等電學(xué)性能能夠獲得同時(shí)提升，從而CMOS器件與集成電路性能獲得了增強(qiáng)；3.本發(fā)明制備的雙應(yīng)變CMOS集成器件中，為了有效抑制短溝道效應(yīng)，限制器件性能變差，引入輕摻雜源漏(LDD)工藝，提高了器件性能；4.本發(fā)明制備的雙應(yīng)變CMOS集成器件中，PMOS為量子阱器件，即應(yīng)變SiGe層處于Si帽層和體Si層之間，與表面溝道器件相比，降低了溝道載流子輸運(yùn)過程中的界面散射，抑制了遷移率的降低；同時(shí)Si帽層與應(yīng)變SiGe層之間的空穴勢(shì)壘，抑制了熱載流子向柵介質(zhì)中注入，提高了 CMOS集成器件和電路的可靠性；5.本發(fā)明制備的雙應(yīng)變CMOS集成器件中，采用高介電常數(shù)的SiON代替?zhèn)鹘y(tǒng)的純SiO2做柵介質(zhì)，增強(qiáng)了器件的柵控能力，提高了器件的可靠性；6.本發(fā)明制備的雙應(yīng)變CMOS集成器件制備過程中，采用了金屬柵鑲嵌工藝(damascene process)制備柵電極,該柵電極為金屬W-TiN復(fù)合結(jié)構(gòu)，由于下層的TiN與應(yīng)變Si和應(yīng)變SiGe材料功函數(shù)差較小，改善了器件的電學(xué)特性，上層的W則可以降低柵電極的電阻，實(shí)現(xiàn)了柵電極的優(yōu)化。


圖I是本發(fā)明雙應(yīng)變CMOS集成器件及制備方法的工藝流程圖；圖2是本發(fā)明NMOS外延材料制備剖面圖；圖3是本發(fā)明PMOS有源區(qū)制備剖面圖；圖4是本發(fā)明隔離制備剖面圖；圖5是本發(fā)明隔離制備俯視圖；圖6是本發(fā)明CMOS虛柵制備剖面圖；圖7是本發(fā)明CMOS虛柵制備俯視圖；圖8是本發(fā)明NMOS和PMOS源漏區(qū)制備剖視圖；圖9是本發(fā)明NMOS和PMOS源漏區(qū)制備俯視圖10是本發(fā)明CMOS柵制備剖視圖；圖11是本發(fā)明CMOS柵制備俯視圖；圖12是本發(fā)明構(gòu)成CMOS集成電路剖視圖；圖13是本發(fā)明構(gòu)成CMOS集成電路俯視圖。
具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。 本發(fā)明實(shí)施例提供了一種雙應(yīng)變CMOS器件，所述CMOS結(jié)構(gòu)中NMOS導(dǎo)電溝道為應(yīng)變Si材料，PMOS導(dǎo)電溝道為應(yīng)變SiGe材料。進(jìn)一步、NMOS沿溝道方向?yàn)閺垜?yīng)變，PMOS沿溝道方向?yàn)閴簯?yīng)變。進(jìn)一步、PMOS器件采用量子阱結(jié)構(gòu)。本發(fā)明的目的在于提供一種雙應(yīng)變CMOS器件，所述CMOS結(jié)構(gòu)中NMOS導(dǎo)電溝道為應(yīng)變Si材料，PMOS導(dǎo)電溝道為應(yīng)變SiGe材料。作為本發(fā)明實(shí)施例的一優(yōu)化方案，NMOS沿溝道方向?yàn)閺垜?yīng)變，PMOS沿溝道方向?yàn)?br> 壓應(yīng)變。作為本發(fā)明實(shí)施例的一優(yōu)化方案，PMOS器件采用量子阱結(jié)構(gòu)。以下參照?qǐng)D1-13，對(duì)本發(fā)明雙應(yīng)變CMOS集成器件及電路制備的工藝流程作進(jìn)一步詳細(xì)描述。實(shí)施例I :制備導(dǎo)電溝道為45nm的雙應(yīng)變CMOS集成器件及電路，具體步驟如下步驟1，NMOS外延材料制備，如圖2所示。(Ia)選取摻雜濃度為I X 1016cm_3的p型Si襯底片I ;(Ib)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長(zhǎng)厚度為400nm的P型Si緩沖層2，摻雜濃度為5 X IO16cnT3 ；(Ic)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長(zhǎng)厚度為2 μ m的P型SiGe漸變層3，底部Ge組分是0%，頂部Ge組分是15%，摻雜濃度為5 X IO16CnT3 ；(Id)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長(zhǎng)厚度為400nm的P型SiGe層4，Ge組分為15%，摻雜濃度為5X1017cm_3 ；(Ie)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長(zhǎng)厚度為20nm的P型應(yīng)變Si層5，摻雜濃度為5 X IO15CnT3作為NMOS的溝道。步驟2，PMOS有源區(qū)制備，如圖3所示。(2a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻PMOS有源區(qū)，利用干法刻蝕工藝，在PMOS有源區(qū)刻蝕出深度為2. 82 μ m的深槽；(2c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度為2. 8 μ m的N型弛豫Si層6，摻雜濃度為5 X IO17CnT3 ； (2d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度為15nm的N型應(yīng)變SiGe層7，Ge組分為15%，摻雜濃度為SXlO1W3 ；
(2e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度5nm的本征弛豫Si帽層8，形成PMOS有源區(qū)；(2f)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟3，隔離制備，如圖4、圖5所示。(3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ；(3b)光刻在隔離區(qū)，利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為3. 5μπι的深槽；(3c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層9，將深槽內(nèi)表面全部覆蓋；(3d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面再淀積SiN層10，將深槽內(nèi)表面全部覆蓋； (3e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在深槽內(nèi)填充SiO2Il,用化學(xué)機(jī)械拋光(CMP)方法除去多余的氧化層，形成深槽隔離12。步驟4，CMOS虛柵制備，如圖6、圖7所示。(4a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積厚度為5nm的SiO2層，作為NMOS和PMOS的柵介質(zhì)層13 ；(4b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為300nm的 Poly-Si，刻蝕 Poly-Si、SiO2 層，形成 NMOS 虛柵 14 和 PMOS 虛柵 15 ；(4c)光刻N(yùn)MOS有源區(qū)，對(duì)匪OS進(jìn)行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)層16 ；(4d)光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層17。步驟5，NMOS和PMOS源漏區(qū)制備，如圖8、圖9所示。(5a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面上淀積一層厚度為5nm 的 SiO2 ；(5b)利用干法刻蝕，刻蝕襯底表面上的SiO2，保留Ploy-Si側(cè)壁部分，形成NMOS柵電極側(cè)墻18和PMOS柵電極側(cè)墻19 ；(5c)光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為5 X IO19CnT3 的 NMOS 源區(qū) 20 和漏區(qū) 21 ；(5d)光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為5 X IO19CnT3 的 PMOS 源區(qū) 22 和漏區(qū) 23。步驟6，CMOS柵制備，如圖10、圖11所示。(6a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為500nm 的 SiO2 層 24 ;(6b)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(6c)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(6d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層Si0N25，厚度為5nm ；(6e)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；
(6f)利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS柵極26和PMOS柵極27。步驟7，構(gòu)成CMOS集成電路，如圖12、圖13所示。(7a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層28 ;(7b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對(duì)準(zhǔn)形成金屬硅化物；(7c )淀積金屬，光刻引線，形成NMOS漏極金屬引線29、源極金屬引線30和柵極金屬引線31，PMOS漏極金屬引線32、源極金屬引線33和柵極金屬引線34，構(gòu)成導(dǎo)電溝道為45nm的雙應(yīng)變CMOS集成器件及電路。實(shí)施例2 :制備導(dǎo)電溝道為30nm的雙應(yīng)變CMOS集成器件及電路，具體步驟如下 步驟1，NMOS外延材料制備，如圖2所示。(Ia)選取摻雜濃度為5 X 1015cm_3的p型Si襯底片I ;(Ib)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長(zhǎng)厚度為300nm的P型Si緩沖層2，摻雜濃度為I X IO16cnT3 ；(Ic)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長(zhǎng)厚度為1.8μπι的P型SiGe漸變層3，底部Ge組分是0%，頂部Ge組分是20%，摻雜濃度為I X 1016cm_3 ；(Id)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長(zhǎng)厚度為300nm的P型SiGe層4，Ge組分為20%,摻雜濃度為I X IO17CnT3 ；(Ie)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長(zhǎng)厚度為18nm的P型應(yīng)變Si層5，摻雜濃度為I X IO17CnT3作為NMOS的溝道。步驟2，PMOS有源區(qū)制備，如圖3所示。(2a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層SiO2 ；(2b)光刻PMOS有源區(qū)，利用干法刻蝕工藝，在PMOS有源區(qū)刻蝕出深度為2. 42 μ m的深槽；(2c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度為2. 4 μ m的N型弛豫Si層6，摻雜濃度為I X IO17CnT3 ；(2d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度為14nm的N型應(yīng)變SiGe層7，Ge組分為20%，摻雜濃度為I X IO17cnT3 ；(2e)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度4nm的本征弛豫Si帽層8，形成PMOS有源區(qū)；(2f)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟3，隔離制備，如圖4、圖5所示。(3a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層SiO2 ；(3b)光刻在隔離區(qū)，利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為3. Ομπι的深槽；(3c)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層9，將深槽內(nèi)表面全部覆蓋；(3d)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面再淀積SiN層10，將深槽內(nèi)表面全部覆蓋；(3e)利用化學(xué)汽相淀積(CVD)方法，在700°C，在深槽內(nèi)填充SiO2Il,用化學(xué)機(jī)械拋光(CMP)方法除去多余的氧化層，形成深槽隔離12。
步驟4，CMOS虛柵制備，如圖6、圖7所示。(4a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積厚度為4nm的SiO2層，作為NMOS和PMOS的柵介質(zhì)層13 ；(4b)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層厚度為240nm的 Poly-Si，刻蝕 Poly-Si、SiO2 層，形成 NMOS 虛柵 14 和 PMOS 虛柵 15 ；(4c)光刻N(yùn)MOS有源區(qū)，對(duì)匪OS進(jìn)行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)層16 ；(4d)光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，形成摻雜濃度為3 X 1018cm_3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層17。
步驟5，NMOS和PMOS源漏區(qū)制備，如圖8、圖9所示。(5a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面上淀積一層厚度為4nm 的 SiO2 ；(5b)利用干法刻蝕，刻蝕襯底表面上的SiO2,保留Ploy-Si側(cè)壁部分，形成NMOS柵電極側(cè)墻18和PMOS柵電極側(cè)墻19 ；(5c)光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為8 X IO19CnT3 的 NMOS 源區(qū) 20 和漏區(qū) 21 ；(5d)光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為8 X IO19CnT3 的 PMOS 源區(qū) 22 和漏區(qū) 23。步驟6，CMOS柵制備，如圖10、圖11所示。(6a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為450nm 的 SiO2 層 24 ;(6b)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(6c)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(6d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層Si0N25，厚度為3nm ；(6e)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；(6f)利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS柵極26和PMOS柵極27。步驟7，構(gòu)成CMOS集成電路，如圖12、圖13所示。(7a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層28 ;(7b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對(duì)準(zhǔn)形成金屬硅化物；(7c)淀積金屬，光刻引線，形成NMOS漏極金屬引線29、源極金屬引線30和柵極金屬引線31，PMOS漏極金屬引線32、源極金屬引線33和柵極金屬引線34，構(gòu)成導(dǎo)電溝道為30nm的雙應(yīng)變CMOS集成器件及電路。實(shí)施例3 :制備導(dǎo)電溝道為22nm的雙應(yīng)變CMOS集成器件及電路，具體步驟如下步驟1，NMOS外延材料制備，如圖2所示。(Ia)選取摻雜濃度為I X IO15CnT3的p型Si襯底片I ；(Ib)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長(zhǎng)厚度為200nm的P型Si緩沖層2，摻雜濃度為5 X IO15cnT3 ；(Ic)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長(zhǎng)厚度為I. 5μπι的P型SiGe漸變層3，底部Ge組分是0%，頂部Ge組分是25%，摻雜濃度為5 X 1015cm_3 ；(Id)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長(zhǎng)厚度為200nm的P型SiGe層4，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ；(Ie)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長(zhǎng)厚度為15nm的P型應(yīng)變Si層5，摻雜濃度為5 X IO16CnT3作為NMOS的溝道。步驟2，PMOS有源區(qū)制備，如圖3所示。(2a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層SiO2 ；(2b)光刻PMOS有源區(qū)，利用干法刻蝕工藝，在PMOS有源區(qū)刻蝕出深度為1.92μπι的深槽；·(2c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度為I. 9 μ m的N型弛豫Si層6，摻雜濃度為5 X IO16CnT3 ；(2d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度為12nm的N型應(yīng)變SiGe層7，Ge組分為25%，摻雜濃度為5 X IO16cnT3 ；(2e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS有源區(qū)選擇性的生長(zhǎng)一層厚度3nm的本征弛豫Si帽層8，形成PMOS有源區(qū)；(2f)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟3，隔離制備，如圖4、圖5所示。(3a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層SiO2 ；(3b)光刻在隔離區(qū)，利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為2. 5μπι的深槽；(3c)利用化學(xué)汽相淀積(CVD)方法，在750°C，在襯底表面淀積SiO2層9，將深槽內(nèi)表面全部覆蓋；(3d)利用化學(xué)汽相淀積(CVD)方法，在750°C，在襯底表面再淀積SiN層10，將深槽內(nèi)表面全部覆蓋；(3e )利用化學(xué)汽相淀積(CVD)方法，在750°C，在深槽內(nèi)填充SiO211，用化學(xué)機(jī)械拋光(CMP)方法除去多余的氧化層，形成深槽隔離12。步驟4，CMOS虛柵制備，如圖6、圖7所示。(4a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積厚度為3nm的SiO2層，作為NMOS和PMOS的柵介質(zhì)層13 ；(4b)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層厚度為200nm的 Poly-Si，刻蝕 Poly-Si、SiO2 層，形成 NMOS 虛柵 14 和 PMOS 虛柵 15 ；(4c)光刻N(yùn)MOS有源區(qū)，對(duì)匪OS進(jìn)行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)層16 ；(4d)光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，形成摻雜濃度為5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層17。步驟5，NMOS和PMOS源漏區(qū)制備，如圖8、圖9所示。(5a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面上淀積一層厚度為3nm 的 SiO2 ；
(5b )利用干法刻蝕，刻蝕襯底表面上的S i O2，保留PI oy-S i側(cè)壁部分，形成NMOS柵電極側(cè)墻18和PMOS柵電極側(cè)墻19 ；(5c)光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為I X IO2ciCnT3 的 NMOS 源區(qū) 20 和漏區(qū) 21 ；(5d)光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為I X IO20CnT3 的 PMOS 源區(qū) 22 和漏區(qū) 23。步驟6，CMOS柵制備，如圖10、圖11所示。(6a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為400nm 的 SiO2 層 24 ; (6b)利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(6c)濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；(6d)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層Si0N25，厚度為I. 5nm ；(6e)利用物理氣相沉積(PVD)的方法，淀積W-TiN復(fù)合柵；(6f)利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS柵極26和PMOS柵極27。步驟7，構(gòu)成CMOS集成電路，如圖12、圖13所示。(7a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層28 ;(7b)光刻引線窗口，在整個(gè)襯底上濺射一層金屬，合金，自對(duì)準(zhǔn)形成金屬硅化物；(7c)淀積金屬，光刻引線，形成NMOS漏極金屬引線29、源極金屬引線30和柵極金屬引線31，PMOS漏極金屬引線32、源極金屬引線33和柵極金屬引線34，構(gòu)成導(dǎo)電溝道為22nm的雙應(yīng)變CMOS集成器件及電路。以上實(shí)驗(yàn)過程中的數(shù)據(jù)統(tǒng)計(jì)表I所示。
權(quán)利要求
1.一種雙應(yīng)變CMOS器件，其特征在于，所述CMOS結(jié)構(gòu)中NMOS導(dǎo)電溝道為應(yīng)變Si材料，PMOS導(dǎo)電溝道為應(yīng)變SiGe材料。
2.根據(jù)權(quán)利要求I所述的雙應(yīng)變CMOS器件，其特征在于，NMOS沿溝道方向?yàn)閺垜?yīng)變，PMOS沿溝道方向?yàn)閴簯?yīng)變。
3.根據(jù)權(quán)利要求I所述的雙應(yīng)變CMOS器件，其特征在于，PMOS器件采用量子阱結(jié)構(gòu)。
4.一種權(quán)利要求1-3任一項(xiàng)所述雙應(yīng)變CMOS集成器件及電路的制備方法，其特征在于，包括如下步驟 第一步、選取摻雜濃度為I X IO15 I X IO16CnT3的P型Si襯底片； 第二步、利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，在襯底上連續(xù)生長(zhǎng)四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為5 X IO15 5 X IO16CnT3，第二層是厚度為I. 5 2 μ m的P型SiGe漸變層，底部Ge組分是O %，頂部Ge組分是15 25%,摻雜濃度為5 X IO15 5 X IO1W3,第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5X IO15 5X 1016cnT3，第四層是厚度為15 20nm的P型應(yīng)變Si層，摻雜濃度為5X IO15 5X IO16CnT3作為NMOS的溝道，形成NMOS有源區(qū)； 第三步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiO2,光刻PMOS有源區(qū)，利用干法刻蝕工藝，在PMOS有源區(qū)刻蝕出深度為I. 92 2. 82 μ m的深槽；然后在深槽中利用化學(xué)汽相淀積(CVD)的方法，在600 750°C，選擇性外延生長(zhǎng)三層材料第一層是厚度為I. 9 2. 8μπι的N型弛豫Si層，摻雜濃度為IX IO16 IXlO17cnT3 ;第二層是厚度為12 15nm的N型應(yīng)變SiGe層，摻雜濃度為I 5 X 1016cm_3，Ge組分為15 25% ;第三層是厚度為3 5nm的本征弛豫Si層，形成PMOS有源區(qū)，利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiO2,光刻利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為2. 5 3. 5μπι的深槽，利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在襯底表面淀積一層SiO2，將深槽內(nèi)表面全部覆蓋，再淀積一層SiN，同樣將深槽內(nèi)表面覆蓋，最后淀積SiO2將深槽內(nèi)填滿，用化學(xué)機(jī)械拋光(CMP)方法除去多余的氧化層，形成深槽隔離； 第五步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiO2，作為NMOS和PMOS的柵介質(zhì)層，然后再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為200 300nm的Poly-Si，刻蝕Poly-Si、SiO2層，形成NMOS和PMOS的虛柵； 第六步、光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，形成摻雜濃度為IX IO18 5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD);光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，形成摻雜濃度為I X IO18 5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)； 第七步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面上淀積一層厚度為3 5nm的SiO2,利用干法刻蝕，刻蝕襯底表面上的SiO2,保留Ploy-Si側(cè)壁部分，形成NMOS和PMOS柵電極側(cè)墻；光刻N(yùn)MOS有源區(qū)，對(duì)NMOS進(jìn)行N型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為5 X IO19 I X 102°cm_3的NMOS源漏區(qū)；光刻PMOS有源區(qū)，對(duì)PMOS進(jìn)行P型離子注入，自對(duì)準(zhǔn)生成雜質(zhì)濃度為5 X IO19 I X IO2tlCnT3的PMOS源漏區(qū)； 第八步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為400 500nm的SiO2層；利用化學(xué)機(jī)械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個(gè)凹槽；利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層SiON，厚度為I. 5^5nm ;利用物理氣相沉積(PVD)的方法,淀積W-TiN復(fù)合柵,利用化學(xué)機(jī)械拋光(CMP)方法去掉表面的金屬，以W-TiN復(fù)合柵作為化學(xué)機(jī)械拋光(CMP)的終止層，從而形成NMOS和PMOS柵極； 第九步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，光刻引線窗口，在整個(gè)襯底上濺射一層金屬合金，自對(duì)準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，淀積金屬，光刻引線，形成漏極、源極和柵極金屬引線，構(gòu)成導(dǎo)電溝道為22 45nm的雙應(yīng)變CMOS集成器件及電路。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述NMOS和PMOS溝道長(zhǎng)度根據(jù)第五步中虛柵的長(zhǎng)度來確定，為22 45nm。
6.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述方法過程中的最高溫度根據(jù)第二、三、四、五、七、八和九步中的化學(xué)汽相淀積(CVD)工藝溫度決定，最高溫度彡800°C。
全文摘要
本發(fā)明公開了一種雙應(yīng)變CMOS集成器件及制備方法，在襯底上連續(xù)生長(zhǎng)P型Si外延層、P型漸變SiGe層等作為NMOS結(jié)構(gòu)材料層，刻蝕出PMOS有源區(qū)深槽，在槽中選擇性外延生長(zhǎng)N型Si層等作為PMOS有源區(qū)，在NMOS和PMOS之間制備深槽隔離；在襯底表面淀積SiO2、Poly-Si，制備虛柵極，淀積SiO2，制備側(cè)墻，自對(duì)準(zhǔn)N型離子注入形成NMOS和PMOS源漏；淀積SiO2，刻蝕虛柵，淀積SiON柵介質(zhì)層，淀積W-TiN復(fù)合柵，構(gòu)成雙應(yīng)變CMOS集成電路；該方法充分利用了電子遷移率高的張應(yīng)變Si和空穴遷移率高的壓應(yīng)變SiGe作為導(dǎo)電溝道，有效地提高了CMOS集成器件及電路的性能。
文檔編號(hào)H01L27/06GK102916011SQ20121024447
公開日2013年2月6日 申請(qǐng)日期2012年7月16日 優(yōu)先權(quán)日2012年7月16日
發(fā)明者胡輝勇, 宋建軍, 宣榮喜, 張鶴鳴, 王斌, 王海棟, 郝躍 申請(qǐng)人:西安電子科技大學(xué)