一種金屬柵半導(dǎo)體器件的制造方法
【專利摘要】本發(fā)明提供一種金屬柵半導(dǎo)體器件的制造方法，包括步驟：提供半導(dǎo)體襯底，包括PMOS區(qū)域和NMOS區(qū)域；在襯底的PMOS區(qū)域形成柵極結(jié)構(gòu)，包括依次形成的界面層、介電層、覆蓋層和柵極電極層，在襯底的NMOS區(qū)域形成偽柵極結(jié)構(gòu)，包括依次形成的界面層、介電層、覆蓋層和犧牲柵材料層；在襯底中形成源漏極；刻蝕NMOS區(qū)域的柵極的犧牲柵材料層以形成溝槽；填充溝槽形成NMOS的金屬柵極，其中使用SiGe形成所述PMOS區(qū)域的柵極電極層。本發(fā)明解決了傳統(tǒng)高k后柵極工藝制造的金屬柵半導(dǎo)體的PMOS區(qū)域?qū)щ妼硬牧想娮訑U(kuò)散至功函數(shù)金屬層的問題，在PMOS柵極電極層的SiGe的Ge含量從0-60%變化時(shí)，其功函數(shù)值的變化僅為0.3V，所以其功函數(shù)值不會(huì)顯著的升高，其器件的性能可以得到改善。
【專利說明】一種金屬柵半導(dǎo)體器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是涉及一種半導(dǎo)體制造【技術(shù)領(lǐng)域】，更確切的說，本發(fā)明涉及一種金屬柵半導(dǎo)體器件的制造方法。
【背景技術(shù)】
[0002]在制造金屬柵半導(dǎo)體的過程中經(jīng)常會(huì)使用到化學(xué)機(jī)械拋光平坦化(CMP)的方法。舉例來說，在制造金屬柵半導(dǎo)體的金屬柵替代(RMG)步驟中包括的兩個(gè)子步驟，即偽柵極打開以暴露犧牲柵材料層的拋光步驟和金屬柵極形成之后的拋光步驟中都會(huì)使用到CMP的方法。使用該方法的金屬柵半導(dǎo)體后柵極工藝廣泛的用于金屬柵半導(dǎo)體制造中。但使用傳統(tǒng)的高k后柵極工藝制造的金屬柵半導(dǎo)體存在著以下的問題:由于金屬柵極的導(dǎo)電層的材料，例如Al的電子往往會(huì)穿過柵極阻擋層擴(kuò)散到功函數(shù)金屬層，在退火步驟進(jìn)行之后觀察到導(dǎo)電層材料的電子擴(kuò)散至功函數(shù)金屬層達(dá)100埃，可見這樣的電子擴(kuò)散是十分顯著的，其導(dǎo)致功函數(shù)值大大的升高為4.1eV0由此使得PMOS器件區(qū)域的性能受到極大影響。
[0003]而在目前的半導(dǎo)體制造工藝中沒有方法來克服上述問題。

【發(fā)明內(nèi)容】

[0004]鑒于以上問題，本發(fā)明提供一種金屬柵半導(dǎo)體器件的制造方法，發(fā)明包括以下步驟:a)提供半導(dǎo)體襯底，包括PMOS區(qū)域和NMOS區(qū)域；b)在所述襯底的PMOS區(qū)域形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括依次形成的界面層、介電層、覆蓋層和柵極電極層，在所述襯底的NMOS區(qū)域形成偽柵極結(jié)構(gòu)，所述偽柵極結(jié)構(gòu)包括依次形成的界面層、介電層、覆蓋層和犧牲柵材料層；c)在所述襯底中形成源漏極；d)刻蝕所述NMOS區(qū)域的柵極的犧牲柵材料層以形成溝槽；e)填充所述溝槽形成NMOS的金屬柵極，其中使用SiGe形成所述PMOS區(qū)域的柵極電極層。
[0005]進(jìn)一步，其中所述PMOS區(qū)域的柵極電極層與所述NMOS區(qū)域的犧牲柵材料層材料相同。
[0006]進(jìn)一步，其中所述PMOS柵極電極層的SiGe的Ge含量為0_60%。
[0007]進(jìn)一步，其中所述匪OS的金屬柵極包括依次形成的功函數(shù)金屬層、阻擋層、潤濕層和導(dǎo)電層。
[0008]進(jìn)一步，其中所述功函數(shù)金屬層具有一層或多層結(jié)構(gòu)。
[0009]進(jìn)一步，其中使用TiAl、T1、Al、TiN或其組合形成所述功函數(shù)金屬層。
[0010]進(jìn)一步，其中形成所述功函數(shù)金屬層的方法包括ALD、PVD或CVD。
[0011]進(jìn)一步，其中所述功函數(shù)金屬層具有10-200埃的厚度。
[0012]進(jìn)一步，其中使用TaN、TiN或其組合形成所述阻擋層。
[0013]進(jìn)一步，其中形成所述阻擋層的方法包括ALD、PVD或CVD。
[0014]進(jìn)一步，其中所述阻擋層具有10-100埃的厚度。
[0015]進(jìn)一步，其中使用Al形成所述導(dǎo)電層。[0016]進(jìn)一步，其中形成導(dǎo)電層的方法包括CVD或PVD。
[0017]進(jìn)一步，還包括在所述導(dǎo)電層形成之后執(zhí)行熱退火的步驟，所述熱退火的反應(yīng)條件包括:溫度為300-500攝氏度，反應(yīng)時(shí)間10-60分鐘。
[0018]進(jìn)一步，其中使用TaAl、T1、Co或其組合形成所述潤濕層。
[0019]進(jìn)一步，其中形成所述潤濕層的方法包括ALD、PVD或CVD。
[0020]進(jìn)一步，其中所述潤濕層具有10-100埃的厚度。
[0021]進(jìn)一步，還包括在步驟c)之后，在所述柵極結(jié)構(gòu)和所述襯底上形成層間介電層以及平坦化所述層間介電層以露出PMOS的柵極電極層和NMOS的犧牲柵材料層。
[0022]進(jìn)一步，還包括在步驟e)之后執(zhí)行平坦化的步驟。
[0023]在本發(fā)明中由于在PMOS區(qū)域設(shè)置了 SiGe的柵極電極層，所以解決了傳統(tǒng)高k后柵極工藝制造的金屬柵半導(dǎo)體的PMOS區(qū)域?qū)щ妼硬牧想娮訑U(kuò)散至功函數(shù)金屬層的問題，在PMOS柵極電極層的SiGe的Ge含量從0_60%變化時(shí)，其功函數(shù)值的變化僅為0.3V，所以其功函數(shù)值不會(huì)顯著的升高，其器件的性能可以得到改善。此外，僅在NMOS區(qū)域執(zhí)行形成偽柵極以及去除犧牲柵材料層以換成金屬柵極，該偽柵極的犧牲柵材料層可以是SiGe，所以可以在一個(gè)步驟中形成SiGe層于PMOS和NMOS區(qū)域的覆蓋層上，工藝步驟可得以簡化。
【專利附圖】

【附圖說明】
[0024]圖1-6是本發(fā)明各個(gè)工藝步驟的器件剖面圖。
【具體實(shí)施方式】
[0025]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0026]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的金屬柵半導(dǎo)體器件的制造方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0027]應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合接下來，將結(jié)合附圖更加完整地描述本發(fā)明。
[0028]參見圖1。提供一襯底200。所述襯底可以為以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)以及絕緣體上鍺化硅(SiGeOI)等。在所述襯底中可以形成有摻雜區(qū)域和/或隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。在本發(fā)明的實(shí)施例中，所述襯底可以為Si襯底。
[0029]然后在其上形成界面層201，所述界面層是通過快速熱氧化工藝(RTO)或原子層沉積工藝(ALD)來形成的Si02界面層。
[0030]然后在所述Si02界面層上形成柵極介電層202，可以選用高K材料來形成所述柵極介電層，例如用在Hf02中引入S1、Al、N、La、Ta等元素并優(yōu)化各元素的比率來得到的高K材料等。所述形成柵極介電層的方法可以是物理氣相沉積工藝或原子層沉積工藝。在本發(fā)明的實(shí)施例中，在所述Si02界面層上形成HfAlON柵極介電層，其厚度為15到60埃。
[0031]之后，在柵極介電層202上形成覆蓋層203，可以是TiN覆蓋層。然后進(jìn)行形成PMOS的柵極電極層和NMOS的犧牲柵材料層的預(yù)處理步驟。在一個(gè)實(shí)施例中，使用低壓化學(xué)氣相淀積(LPCVD)工藝在覆蓋層203上形成SiGe層，其中SiGe層中Ge的含量為0_60%。該SiGe層將在之后的刻蝕步驟中進(jìn)一步處理以形成PMOS區(qū)域的柵極電極層和NMOS區(qū)域的犧牲柵材料層。
[0032]參見圖2。使用光刻工藝對以上步驟所依次形成的界面層201，柵極介電層202.覆蓋層203和SiGe層進(jìn)行圖案化處理以形成柵極結(jié)構(gòu)，所述柵極具有堆棧結(jié)構(gòu)。該步驟可以在PMOS區(qū)域形成的柵極電極層204，在NMOS區(qū)域形成犧牲柵材料層205。
[0033]參見圖3。還可以進(jìn)行形成偏移側(cè)墻(offset spacer) 211的步驟。偏移側(cè)墻的材料可以是氮化硅，氧化硅或者氮氧化硅等絕緣材料。偏移側(cè)墻可以提高形成的晶體管的溝道長度，減小短溝道效應(yīng)和由于短溝道效應(yīng)引起的熱載流子效應(yīng)。形成偏移側(cè)墻的工藝可以是化學(xué)氣相沉積。在一個(gè)實(shí)施例中所形成的偏移側(cè)墻的厚度可以小到80埃。
[0034]還可以形成輕摻雜源極/漏極(LDD)于柵極結(jié)構(gòu)任一側(cè)的襯底中。所述形成LDD的方法可以是離子注入工藝或擴(kuò)散工藝。所述LDD注入的離子類型根據(jù)將要形成的半導(dǎo)體器件的電性決定，即形成的器件為NMOS器件，則LDD注入工藝中摻入的雜質(zhì)離子為磷、砷、銻、鉍中的一種或組合；若形成的器件為PMOS器件，則注入的雜質(zhì)離子為硼。根據(jù)所需的雜質(zhì)離子的濃度，離子注入工藝可以一步或多步完成。
[0035]還可以在襯底200和上述步驟所形成的偏移側(cè)墻上形成間隙壁(Spacer) 212，可以使用氮化硅、碳化硅、氮氧化硅或其組合的材料?？梢栽谝r底上沉積第一氧化硅層、第一氮化硅層以及第二氧化硅層，然后采用蝕刻方法形成間隙壁，所述間隙壁可以具有10-30NM的厚度。
[0036]然后在襯底中以離子注入工藝在柵極周圍的半導(dǎo)體襯底中形成源漏極，其中在PMOS的源漏極所形成的可以是SiGe源/漏極。還可以包括退火步驟、形成袋形注入?yún)^(qū)等步驟。
[0037]還可以在NMOS部分進(jìn)行沉積覆蓋其襯底和柵極的應(yīng)力記憶層的步驟，該應(yīng)力記憶層的材料可以是SiN，然后進(jìn)行熱退火的步驟，使得應(yīng)力記憶層所引發(fā)的應(yīng)力被記憶至NMOS半導(dǎo)體中，其受到的是沿著溝道方向的拉伸應(yīng)力，可以使得溝道區(qū)域的分子排列更加疏松，從而提聞電子的遷移率。
[0038]而在以上步驟所形成的PMOS源漏極的SiGe使其獲得沿著溝道方向的壓縮應(yīng)力，該應(yīng)力可以使溝道區(qū)域內(nèi)的分子排布更加緊密，有助于提高空穴的遷移率。
[0039]還可以在器件的表面沉積蝕刻停止層221。蝕刻停止層可用SiCN、SiN、SiC、SiOF、SiON等形成.[0040]然后沉積層間介電層(ILD)220于襯底和柵極結(jié)構(gòu)上。可以采用化學(xué)氣相沉積法、高密度等離子體化學(xué)氣相沉積法、旋轉(zhuǎn)涂布法、濺鍍等方法形成。所述層間介電層可以采用氧化硅、氮氧化硅、氮化硅等材料。
[0041]然后對層間介電層220和以上步驟所沉積的蝕刻停止層221進(jìn)行平坦化處理。所述平坦化處理的非限制性實(shí)例包括機(jī)械平坦化方法和化學(xué)機(jī)械拋光平坦化方法。以暴露PMOS區(qū)域的柵極電極層204和NMOS區(qū)域的犧牲柵材料層205。
[0042]還可以進(jìn)行使用掩膜對PMOS區(qū)域的柵極電極層保護(hù)的步驟。
[0043]參見圖4。然后進(jìn)行去除NMOS區(qū)域的柵極的犧牲柵材料層205以形成溝槽10的步驟。所述去除的方法可以是光刻或蝕刻的方法。
[0044]參見圖5。然后進(jìn)行形成NMOS區(qū)域的金屬柵極的步驟，可以使用沉積的方法，包括化學(xué)氣相沉積法(CVD)，如低溫化學(xué)氣相沉積(LTCVD)、低壓化學(xué)氣相沉積(LPCVD)、快熱化學(xué)氣相沉積(LTCVD)、等離子體化學(xué)氣相沉積(PECVD)。
[0045]所沉積的金屬柵極包括多個(gè)堆棧的薄膜，可以是依次沉積的功函數(shù)金屬層301，阻擋層302、潤濕層303和導(dǎo)電層304。
[0046]優(yōu)選的，可以使用ALD、PVD或CVD的方法來形成功函數(shù)金屬層，其可以包括一層或多層結(jié)構(gòu)，可以使用TiAl、T1、Al、TiN或其組合的材料來形成。
[0047]優(yōu)選的，所述功函數(shù)金屬層的厚度在10-200埃之間。
[0048]優(yōu)選的，可以使用TaN、TiN或其組合的材料來形成所述阻擋層。其可以使用ALD、PVD或CVD的方法來形成。其厚度可以為10-100埃。
[0049]優(yōu)選的，所述潤濕層可以由TaAl、T1、Co等材料來形成?？梢跃哂?0-100埃的厚度。
[0050]所述導(dǎo)電層可以是Al層。可以用CVD、PVD或CVD加PVD的方法進(jìn)行沉積。在該導(dǎo)電層形成之后，在300-500攝氏度溫度下進(jìn)行退火。其在含氮環(huán)境中反應(yīng)的時(shí)間為10-60分鐘。最后使用CMP的方法進(jìn)行平坦化，以除去溝槽10以外的材料層而形成NMOS金屬柵極。參見圖6。
[0051]其中形成PMOS柵極電極層的SiGe的Ge含量為0_60%。觀察到在Ge含量從0_60%變化時(shí)，其功函數(shù)值的變化僅為0.3V。
[0052]然后進(jìn)行后續(xù)工藝以完成半導(dǎo)體元件的制造。
[0053]為了說明和描述的目的，給出了本發(fā)明各個(gè)方面的以上描述。其并不旨在窮盡列舉或?qū)⒈景l(fā)明限制為所公開的精確形式，且明顯地，可以進(jìn)行多種修改和變化。本發(fā)明旨在將對本領(lǐng)域技術(shù)人員是顯而易見的這些修改和變化包括在由所附權(quán)利要求限定的本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種金屬柵半導(dǎo)體器件的制造方法，包括步驟: a)提供半導(dǎo)體襯底，包括PMOS區(qū)域和NMOS區(qū)域； b)在所述襯底的PMOS區(qū)域形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括依次形成的界面層、介電層、覆蓋層和柵極電極層，在所述襯底的NMOS區(qū)域形成偽柵極結(jié)構(gòu)，所述偽柵極結(jié)構(gòu)包括依次形成的界面層、介電層、覆蓋層和犧牲柵材料層； c)在所述襯底中形成源漏極； d)刻蝕所述NMOS區(qū)域的柵極的犧牲柵材料層以形成溝槽； e)填充所述溝槽形成NMOS的金屬柵極，其中使用SiGe形成所述PMOS區(qū)域的柵極電極層。
2.根據(jù)權(quán)利要求1所述的方法，其中所述PMOS區(qū)域的柵極電極層與所述NMOS區(qū)域的犧牲柵材料層材料相同。
3.根據(jù)權(quán)利要求1所述的方法，其中所述PMOS柵極電極層的SiGe的Ge含量為0_60%。
4.根據(jù)權(quán)利要求1所述的方法，其中所述NMOS的金屬柵極包括依次形成的功函數(shù)金屬層、阻擋層、潤濕層和導(dǎo)電層。
5.根據(jù)權(quán)利要求4所述的方法，其中所述功函數(shù)金屬層具有一層或多層結(jié)構(gòu)。
6.根據(jù)權(quán)利要求4所述的方法，其中使用TiAl、T1、Al、TiN或其組合形成所述功函數(shù)金屬層。
7.根據(jù)權(quán)利要求4所述的方法，其中形成所述功函數(shù)金屬層的方法包括ALD、PVD或CVD。
8.根據(jù)權(quán)利要求4所述的方法，其中所述功函數(shù)金屬層具有10-200埃的厚度。
9.根據(jù)權(quán)利要求4所述的方法，其中使用TaN、TiN或其組合形成所述阻擋層。
10.根據(jù)權(quán)利要求4所述的方法，其中形成所述阻擋層的方法包括ALD、PVD或CVD。
11.根據(jù)權(quán)利要求4所述的方法，其中所述阻擋層具有10-100埃的厚度。
12.根據(jù)權(quán)利要求4所述的方法，其中使用Al形成所述導(dǎo)電層。
13.根據(jù)權(quán)利要求4所述的方法，其中形成導(dǎo)電層的方法包括CVD或PVD。
14.根據(jù)權(quán)利要求4所述的方法，還包括在所述導(dǎo)電層形成之后執(zhí)行熱退火的步驟，所述熱退火的反應(yīng)條件包括:溫度為300-500攝氏度，反應(yīng)時(shí)間10-60分鐘。
15.根據(jù)權(quán)利要求4所述的方法，其中使用TaAl、T1、Co或其組合形成所述潤濕層。
16.根據(jù)權(quán)利要求4所述的方法，其中形成所述潤濕層的方法包括ALD、PVD或CVD。
17.根據(jù)權(quán)利要求4所述的方法，其中所述潤濕層具有10-100埃的厚度。
18.根據(jù)權(quán)利要求1所述的方法，還包括在步驟c)之后，在所述柵極結(jié)構(gòu)和所述襯底上形成層間介電層以及平坦化所述層間介電層以露出PMOS的柵極電極層和NMOS的犧牲柵材料層。
19.根據(jù)權(quán)利要求1所述的方法，還包括在步驟e)之后執(zhí)行平坦化的步驟。
【文檔編號(hào)】H01L21/336GK103579111SQ201210261972
【公開日】2014年2月12日 申請日期:2012年7月26日 優(yōu)先權(quán)日:2012年7月26日
【發(fā)明者】平延磊, 鮑宇, 王小娜, 肖海波 申請人:中芯國際集成電路制造(上海)有限公司