專利名稱：半導體器件的制作方法
技術(shù)領域：
本文所討論的實施方案涉及半導體器件。
背景技術(shù)：
一種已知的節(jié)能高電壓半導體器件是包括寬帶隙半導體的功率晶體管。該寬帶隙半導體的一示例是GaN。GaN具有3. 4eV的帶隙，其高于普通的半導體材料Si的帶隙(I. 2eV)和 GaAs 的帶隙(I. 4eV)。包括寬帶隙半導體GaN的功率晶體管具有高的擊穿電壓，其使得能夠減小電極之間的距離和導通電阻。導通電阻減小的晶體管生成較少的熱從而是節(jié)能器件。 現(xiàn)有的功率器件包括作為主要的半導體材料的Si。這些功率器件的具體示例包括功率晶體管、絕緣柵雙極性晶體管(IGBT)和超結(jié)金屬氧化物半導體場效應晶體管(MOSFET)，其中每個都包括有Si。GaN晶體管的導通電阻的數(shù)量級小于Si晶體管的導通電阻的數(shù)量級，從而，具有用于開關(guān)電源和電動車輛逆變器中的高電壓的高效功率器件的潛力。期望用于開關(guān)電源中的功率晶體管不僅具有低的導通電阻，而且還能夠進行常閉(常關(guān))操作，在此期間，除非施加控制電壓如施加柵極電壓，否則沒有電流流過。因此，研究了能夠進行常閉操作的GaN晶體管的結(jié)構(gòu)。能夠進行常閉操作的GaN晶體管的一個示例是包括P-GaN層的垂直金屬絕緣體半導體場效應晶體管(MISFET)。但是，難于激活p-GaN層中高濃度受體。此外，使用簡單的GaN本征(bulk)層作為電子傳輸層(漂移層)不能實現(xiàn)高電子遷移率，不像在高電子遷移率晶體管(HEMT)中的二維電子氣(2DEG)。這導致了高的導通電阻。在不使用P-GaN層的情況下的具有常閉結(jié)構(gòu)的垂直GaN-FET的一個示例具有GaN/AlGaN異質(zhì)結(jié)勢壘，其在激活高濃度受體方面存在困難。但是，即使在具有GaN/AlGaN異質(zhì)結(jié)勢壘的情況下，使用GaN本征層作為電子傳輸層仍然增加導通電阻。專利文獻日本公開特許公告No.2008-19270專利文獻日本公開特許公告No.2008-53448專利文獻日本公開特許公告No.2011-91109

發(fā)明內(nèi)容
根據(jù)這些實施方案，提供了如場效應晶體管等半導體器件，其具有低的導通電阻并且能夠進行常閉操作。該半導體器件包括氮化物半導體如GaN。根據(jù)這些實施方案的方面，半導體器件包括由半導體制成的電子傳輸層，電子傳輸層具有第一帶隙；設置在電子傳輸層上的電子供給層，電子供給層由具有寬于第一帶隙的第二帶隙的半導體制成；設置在電子供給層上的勢壘形成層，勢壘形成層由具有窄于第二帶隙的第三帶隙的半導體制成；設置在勢壘形成層上的上溝道層，上溝道層由摻雜有雜質(zhì)的半導體制成；通過部分地移除勢壘形成層和上溝道層形成的勢壘形成層和上溝道層的側(cè)表面；設置在該側(cè)表面上的絕緣膜；設置在該絕緣膜上的柵電極；連接至上溝道層的源電極；以及連接至電子供給層或電子傳輸層的漏電極。


圖I是根據(jù)第一實施方案的半導體器件的結(jié)構(gòu)圖；圖2A和圖2B是根據(jù)第一實施方案的半導體器件的導帶邊緣Ec的狀態(tài)圖；圖3是根據(jù)第二實施方案的半導體器件的結(jié)構(gòu)圖；圖4A和圖4B是根據(jù)第二實施方案的半導體器件的導帶邊緣Ec的狀態(tài)圖；圖5A和圖5B是根據(jù)第二實施方案的半導體器件的某些電特性的圖；
圖6是根據(jù)第三實施方案的半導體器件的結(jié)構(gòu)圖；圖7是根據(jù)第四實施方案的半導體器件的結(jié)構(gòu)圖；圖8是根據(jù)第四實施方案的半導體器件的導帶邊緣Ec和價帶邊緣Ev的狀態(tài)圖；圖9是根據(jù)第五實施方案的半導體器件的結(jié)構(gòu)圖；圖10是根據(jù)第六實施方案的半導體器件的分立封裝件的說明圖；圖11是根據(jù)第六實施方案的電源的電路圖；以及圖12是根據(jù)第六實施方案的高功率放大器的結(jié)構(gòu)圖。
具體實施例方式下面將描述實施方案。使用類似的附圖標記指代類似的部件并且不會另外對其進行描述。第一實施方案半導體器件將參考圖I來描述根據(jù)第一實施方案的半導體器件。半導體器件包括在襯底10上的由i_GaN層形成的電子傳輸層11 ;由AlGaN層形成的電子供給層12 ;由i-GaN層形成的勢壘形成層13 ;以及由n-GaN層形成的上溝道層14。GaN具有3. 4eV的帶隙。部分地移除上溝道層14、勢壘形成層13和電子供給層12，以形成側(cè)表面17。用作柵極絕緣膜的絕緣膜20設置在電子供給層12的處理表面、側(cè)表面17和上溝道層14的處理表面上。在絕緣膜20上設置有柵電極21。上溝道層14連接至源電極22。電子供給層12連接至漏電極23。半導體器件還包括電子傳輸層11中的與電子供給層12相鄰的2DEG(二維電子氣)11a。移除在柵電極21與漏電極23之間的上溝道層14和勢壘形成層13，以增加其下的電子傳輸層11中的2DEG的電子密度。襯底10是半絕緣SiC襯底，還可以是Si襯底或藍寶石襯底。由i-GaN層形成的電子傳輸層11具有在從0. I U m到5 ii m的范圍內(nèi)的厚度。由AlGaN層形成的電子供給層12具有在0. 01 ii m到I U m的范圍內(nèi)的厚度，優(yōu)選地為0. Oliim到0. Iii m。電子供給層12可以具有組成AlYGai_YN，其中，Y的范圍是從0. I到0.4。該組成給出了在3. 7eV到4. 5eV的范圍內(nèi)的帶隙。電子供給層12可以是摻雜有如Si的雜質(zhì)元素的n型，或可以是未摻雜的。電子供給層12由未摻雜的i-AlGaN制成并且可以具有組成Ala25Gaa 75N(Y = 0. 25)，其給出了大約4. 2eV的帶隙。由i-GaN層形成的勢壘形成層13具有大約0. I y m的厚度。優(yōu)選地，由i_GaN層形成的勢壘形成層13具有等于或大于20nm的厚度。由n-GaN層形成的上溝道層14具有在0. 01 ii m到I U m的范圍內(nèi)的厚度，優(yōu)選地0. 05um到0. 2um,并且摻雜有I X 1017cm-3到I X IO19CnT3的Si。由n-GaN層形成的上溝道層14具有大約0. I ii m的厚度并且摻雜有大約2X IO18CnT3的Si。電子傳輸層11和勢壘形成層13可以由i-AlGaN形成，并且上溝道層14可以由n-AlGaN形成。電子傳輸層11、勢壘形成層13和上溝道層14可以具有組成AlxGai_xN，并且電子供給層12可以具有組成AlYGai_YN，其中，X和Y滿足0彡X < Y彡I。絕緣膜20由如氮化硅(SiN)、氧化硅(SiO2)、氧氮化硅(SiON)、氮化鋁(AlN)、氧 化鋁(Al2O3)、氧氮化鋁(AlON)、氧化鉭(Ta2O5)、氧化鉿(HfO2)等介電材料、或如鈦酸鉛鋯(PbZrTiO3)等鐵電材料，或其組合形成。源電極22和漏電極23由Ti/Al制成。源電極22與由n_GaN層形成的上溝道層14歐姆接觸，并且漏電極23與由AlGaN層形成的電子供給層12歐姆接觸。2DEG Ila在電子傳輸層11的在柵電極21下面的部分與在漏電極23下的部分之間與電子供給層12相鄰設置。在電子供給層12與勢壘形成層13之間的產(chǎn)生了由壓電電荷和極化電荷導致的負的固定電荷30。負的固定電荷30用作勢壘。如果在共用源配置中沒有給柵電極21施加電壓，則勢壘阻塞了上溝道層14與2DEG Ila之間的電子流動以引起關(guān)閉狀態(tài)。這可以引起常閉操作。當給柵電極21施加正電壓時，在電子供給層12和勢壘形成層13的與絕緣膜20接觸的包括側(cè)表面17的區(qū)域31中感生有電子。這些感生的電子使得上溝道層14能夠連接至2DEG 11a，引起導通狀態(tài)。因此，對柵電極21施加正向電壓使得電子能夠從上溝道層14經(jīng)過勢壘形成層13和電子供給層12流向電子傳輸層11中的2DEG 11a。上溝道層14的在柵電極21與源電極22之間的部分和在電子傳輸層11中的2DEG Ila的柵電極21下面的部分用作電子傳輸溝道。如在圖I中示出的柵電極21的寬度A至少是柵電極21與2DEG Ila之間的距離B的兩倍。即使給漏電極23施加高電壓，這種結(jié)構(gòu)仍使得來自漏電極23的電場能夠集中在柵電極21的與漏電極23面對的邊緣。這可以減小高漏極電壓的影響，例如，漏極電導的增加(短溝道效應)。對柵電極21施加引起導通狀態(tài)的正電壓還可以增加柵電極21下面的2DEGlla的電子濃度，從而，減小導通電阻。絕緣膜20可以設置在柵電極21與源電極22之間上溝道層14上，或可以設置在柵電極21與漏電極23之間的電子供給層12上。絕緣膜20可以用作保護膜。相比由i-GaN層形成的勢壘形成層13具有較小厚度的i-GaN層，例如，等于或小于5nm，可以設置在柵電極21與漏電極23之間的電子供給層12上。該很薄的i-GaN層沒有明顯地減小2DEG Ila的電子密度。下面將要參考圖2A和圖2B來描述根據(jù)本實施方案的半導體器件的導帶邊緣Ec。圖2A示出了沿著圖I中的柵電極21與源電極22之間的長短交替的虛線1A-1B的導帶邊緣Ec。圖2B示出了沿著圖I中的穿過柵電極21的長短交替的虛線1C-1D的導帶邊緣Ec。圖2A中示出的結(jié)果是利用包括設置在柵電極21與源電極22之間的上溝道層14上的絕緣膜的半導體器件來獲得的。如圖2A所示，在由AlGaN形成的電子供給層12與由i_GaN層形成的勢壘形成層13之間產(chǎn)生了由壓電電荷和極化電荷導致的負的固定電荷30。如果在共用源配置中沒有給柵電極21施加電壓，則由負的固定電荷30引起的勢壘阻塞了由n-GaN層形成的上溝道層14與由AlGaN層形成的電子供給層12之間的電子流動。如圖2B所示，移除柵電極21下面的由n-GaN層形成的上溝道層14、由i_GaN層形成的勢壘形成層13和由AlGaN層形成的電子供給層12。這使得在由i_GaN層形成的與電子供給層12相鄰的電子傳輸層11中形成了具有高的電子密度的2DEG 11a。用于制造半導體器件的方法以下將參考圖I來描述根據(jù)本實施方案的用于制造半導體器件的方法。
首先，在襯底10上形成由AlN制成的緩沖層(未示出)和半導體層如由i-GaN層形成的電子傳輸層11、由AlGaN層形成的電子供給層12、由i-GaN層形成的勢壘形成層13和由n-GaN層形成的上溝道層14。通過金屬有機化學氣相沉積(MOCVD)外延地生長半導體層。襯底10是半絕緣SiC襯底，還可以是Si襯底或藍寶石襯底。在通過MOCVD形成半導體層時，N的源氣體可以是順3、Al的源氣體可以是三甲基鋁(TMA)，Ga的源氣體可以是三甲基鎵(TMG)。n型雜質(zhì)元素是Si，并且，Si的源氣體是硅烷(SiH4)。除了 AlGaN層外，電子供給層12還可以是InAlN層。In的源氣體是三甲基銦(TMI)。移除在用于形成柵電極21的區(qū)域與用于形成漏電極23的區(qū)域之間的上溝道層14和勢壘形成層13。移除在用于形成柵電極21和用于形成漏電極23的區(qū)域中的上溝道層
14、勢壘形成層13和電子供給層12。更具體地，給上溝道層14施加光刻膠，并且將其暴露于來自曝光裝置的光并對其進行顯影，以形成具有與上溝道層14和勢壘形成層13的待移除的部分對應的開口的光刻膠圖案。然后，通過如反應性離子蝕刻(RIE)等干法蝕刻移除上溝道層14和勢壘形成層13的待移除的部分。然后，移除電子供給層12的與柵電極21和漏電極23對應的部分。更具體地，給上溝道層14和電子供給層12施加光刻膠，并且將其暴露于來自曝光裝置的光并對其進行顯影，以形成具有與電子供給層12的待移除的部分對應的開口的光刻膠圖案。然后，通過如RIE等干法蝕刻移除電子供給層12的待移除的部分。因此，可以通過蝕刻部分地移除上溝道層14、勢壘形成層13和電子供給層12，以在上溝道層14、勢壘形成層13和電子供給層12上形成側(cè)表面17。然后，例如，通過使用水性四甲基銨(TMAH)的濕法蝕刻移除被干法蝕刻破壞的表面，以對側(cè)表面17和蝕刻表面進行清潔。然后，在側(cè)表面17和電子供給層12的蝕刻表面上形成絕緣膜20。絕緣膜20由如氮化硅、氧化硅、氧氮化硅、氮化鋁、氧化鋁、氧氮化鋁、氧化鉭、氧化鉿等介電材料或如鈦酸鉛鋯等鐵電材料或其組合來形成?？梢酝ㄟ^原子層沉積(ALD)來形成絕緣膜20。還可以由化學氣相沉積(CVD)或濺射來形成絕緣膜20。絕緣膜20具有在從IOnm到IOOnm的范圍內(nèi)的厚度。
然后，形成柵電極21、源電極22和漏電極23。柵電極21設置在位于電子供給層12和側(cè)表面17之上的絕緣膜20上。柵電極21可以由Ni/Au制成。柵電極21可以通過以下過程來形成形成具有與柵電極21對應的開口的光刻膠圖案；通過真空蒸發(fā)沉積Ni/Au金屬膜；以及使用有機溶劑剝離光刻膠圖案。在移除上溝道層14的與源電極22對應的部分上的絕緣膜(未示出)后，形成了源電極22，使其連接至上溝道層14?；蛘?，可以部分地移除上溝道層14以在其上形成源電極22。在移除與漏電極23對應的電子供給層12和絕緣膜(未示出)的部分或全部之后，形成了漏電極23，使其連接至電子供給層12或電子傳輸層11。因此，漏電極23連接至2DEG 11a。
源電極22和漏電極23可以由Ti/Al制成。源電極22和漏電極23可以通過以下過程來形成形成具有與源電極22和漏電極23對應的開口的光刻膠圖案；通過真空蒸發(fā)沉積Ti/Al金屬膜；以及使用有機溶劑剝離光刻膠圖案。如此，可以生產(chǎn)作為根據(jù)本實施方案的半導體器件的場效應晶體管?？梢酝ㄟ^另另外的方法來制造根據(jù)本實施方案的半導體器件。根據(jù)本實施方案的半導體器件，即，場效應晶體管具有低的導通電阻并且能夠進行常閉操作，從而，可以用在各種應用中，如開關(guān)電源和電動車輛逆變器。第二實施方案半導體器件將參考圖3來描述根據(jù)第二實施方案的半導體器件。半導體包括在襯底110上的由i_GaN層形成的電子傳輸層111、由AlGaN層形成的電子供給層112、由i_GaN層形成上電子傳輸層113、由AlGaN層形成的上電子供給層114和由GaN層形成的蓋層115。GaN具有3. 4eV的帶隙。部分地移除蓋層115、上電子供給層114、上電子傳輸層113和電子供給層112，以形成側(cè)表面117。用作柵絕緣膜的絕緣膜120設置在蓋層115、側(cè)表面117和電子供給層112的處理表面上。柵電極121設置在位于電子供給層112和側(cè)表面117之上的絕緣膜120上。源電極122連接至上電子供給層114。漏電極123連接至電子供給層112。半導體器件還包括電子傳輸層111中的與電子供給層112相鄰的2DEG Illa和上電子傳輸層113中的與上電子供給層114相鄰的2DEG113a。移除在柵電極121與漏電極123之間的蓋層115、上電子供給層114和上電子傳輸層113，以增加其下的電子傳輸層111中的2DEG的電子密度。電子傳輸層111還可以稱為第一電子傳輸層，電子供給層112還可以稱為第一電子供給層，上電子傳輸層113還可以稱為第二電子傳輸層,上電子供給層114還可以稱為第二電子供給層。襯底110是半絕緣SiC襯底，還可以是Si襯底或藍寶石襯底。由i-GaN層形成的電子傳輸層111具有在從0. I U m到5 ii m的范圍內(nèi)的厚度。由AlGaN層形成的電子供給層112具有在從0. 01 ii m到I U m的范圍內(nèi)的厚度，優(yōu)選地從0. Oliim到0. Ium0電子供給層112可以具有組成AlYGai_YN，其中，Y的范圍是從
0.1到0.4。該組成給出了在從3. 7eV到4. 5eV的范圍內(nèi)的帶隙。電子供給層112可以是摻雜有如Si的雜質(zhì)元素的n型，或可以是未摻雜的。電子供給層112由未摻雜的i-AlGaN形成并且可以具有組成Ala25Gaa 75N(Y = 0. 25)，其給出了大約4. 2eV的帶隙。
由i-GaN層形成的上電子傳輸層113具有大約60nm的厚度。優(yōu)選地，由i_GaN層形成的上電子傳輸層113具有在從0.05 ym到0.2 ym范圍內(nèi)的厚度。上電子傳輸層113可以用作勢壘形成層；上電子傳輸層113與電子供給層112之間的界面形成固定電荷的勢壘。由AlGaN層形成的上電子供給層114具有在從0. 01 ii m到I ii m范圍內(nèi)的厚度，優(yōu)選地是從0. Oliim到liim。上電子供給層114可以具有組成么1#&1_#，其中，￥的范圍是從
0.1到0.4。該組成給出了在從3. 7eV到4. 5eV的范圍內(nèi)的帶隙。上電子供給層114可以是摻雜有如Si等雜質(zhì)的n型，或可以是未摻雜的。上電子供給層114由未摻雜的i-AlGaN的形成并且可以具有組成Ala25Gaa 75N(Y = 0. 25)。由GaN層形成的蓋層115具有在從0. 01 ii m到I U m的范圍內(nèi)的厚度，并且由i_GaN或n-GaN形成。
電子傳輸層111和上電子傳輸層113可以由i-AlGaN形成。電子傳輸層111和上電子傳輸層113可以具有組成AlxGai_xN，并且電子供給層112和上電子供給層114可以具有組成AlYGai_YN，其中，X和Y滿足0彡X < Y彡I。絕緣膜120由如氮化硅(SiN)、氧化硅(SiO2)、氧氮化硅(SiON)、氮化鋁(AlN)、氧化鋁(Al2O3)、氧氮化鋁(AlON)、氧化鉭(Ta2O5)、氧化鉿(HfO2)等介電材料或如鈦酸鉛鋯(PbZrTiO3)等鐵電材料或其組合形成。源電極122和漏電極123由Ti/Al制成。源電極122與由AlGaN層形成的上電子供給層114歐姆接觸，并且漏電極123與由AlGaN層形成的電子供給層112歐姆接觸。2DEG Illa設置為與電子傳輸層111的柵電極121下面的部分與漏電極123下面的部分之間的電子供給層112相鄰設置。2DEG 113a在從源電極122下面到柵電極121附近的與上電子供給層114相鄰的上電子傳輸層113中形成。在電子供給層112與上電子傳輸層113之間產(chǎn)生由壓電電荷和極化電荷導致的負的固定電荷130。負的固定電荷130用作勢壘。如果在共用源配置中沒有給柵電極121施加電壓，則該勢壘阻塞上電子傳輸層113中的2DEG 113a與電子傳輸層111中的2DEG Illa之間的電子流動，引起關(guān)斷狀態(tài)。這可以引起常閉操作。當對柵電極121施加正電壓時，電子供給層112和上電子傳輸層113的與絕緣膜120接觸的包括側(cè)表面117的區(qū)域131中感生有電子。感生電子使得上電子傳輸層113中的2DEG 113a能夠連接至電子傳輸層111中的2DEG 111a，引起導通狀態(tài)。因此，對柵電極121施加正電壓使得電子能夠從上電子傳輸層113中的2DEG 113a經(jīng)過上電子傳輸層113和電子供給層112流動到電子傳輸層111中的2DEG Illa0柵電極121與源電極122之間的上電子傳輸層113中的2DEG 113a用作電子傳輸溝道,并且電子傳輸層111中柵電極121下面的2DEG Illa還用作電子傳輸溝道。如在圖3中示出的柵電極121的寬度A至少是柵電極121與2DEGllla之間的距離B的兩倍。即使給漏電極123施加高電壓，該結(jié)構(gòu)仍使得來自漏電極123的電場能夠集中在柵電極121的與漏電極123面對的邊緣。這可以減小高的漏電壓的影響，例如，漏極電導的增加(短溝道效應)。對柵電極121施加引起導通狀態(tài)的正電壓還可以增加柵電極121的2DEGllla的電子濃度，從而，減小導通電阻。絕緣膜120可以設置在柵電極121與源電極122之間的蓋層115上或柵電極121與漏電極123之間的電子供給層112上。絕緣膜120可以用作保護膜。相比由i-GaN層形成的上電子傳輸層113的厚度，具有如等于或小于5nm等較小厚度的i_GaN層可以設置在柵電極121與漏電極123之間的電子供給層112上。該薄的i-GaN層沒有明顯地減小2DEGIlla的電子密度。將參考圖4A至圖4B描述下面的根據(jù)本實施方案的半導體器件的導帶邊緣Ec。圖4A示出了沿著圖3中的柵電極121與源電極122之間的長短交替的虛線3A-3B的導帶邊緣Ec0圖4B示出了沿著圖3中的穿過柵電極121的長短交替的虛線3C-3D的導帶邊緣Ec。圖4A中示出的結(jié)果是使用包括設置在柵電極121與源電極122之間的蓋層115上的絕緣膜的半導體器件來獲得。如圖4A所示，在由AlGaN層形成的電子供給層112與由i_GaN層形成的上電子傳輸層113之間產(chǎn)生由壓電電荷和極化電荷導致的負的固定電荷130。如果在共用源配置中沒有給柵電極121施加電壓，則由負的固定電荷130引起的勢壘阻塞了上電子傳輸層113中的2DEG 113a與電子傳輸層111中的2DEG Illa之間的電子流動。 如圖4B所示，移除在柵121下面的蓋層115、由AlGaN層形成的上電子供給層114、由i-GaN層形成的上電子傳輸層113和由AlGaN層形成的電子供給層112。這使得在由i-GaN層形成的與電子供給層112相鄰的電子傳輸層111中形成了具有相對高的電子密度的2DEG Illa0用于制造半導體器件的方法下面將參考圖3來描述根據(jù)本實施方案的用于制造半導體器件的方法。首先，通過金屬有機化學氣相沉積來在襯底110上外延生長半導體層。更具體地，在襯底110上形成由AlN制成的緩沖層(未示出)、由i-GaN層形成的電子傳輸層111、由AlGaN層形成電子供給層112、由i-GaN層形成的上電子傳輸層113、由AlGaN層形成的上電子供給層114、和蓋層115。襯底110是半絕緣SiC襯底，還可以是Si襯底或藍寶石襯底。在通過MOCVD形成半導體層時，N的源氣體可以是NH3, Al的源氣體可以是三甲基鋁(TMA)，Ga的源氣體可以是三甲基鎵(TMG)。n型雜質(zhì)元素是Si，并且，Si的源氣體是硅烷(SiH4)。除了 AlGaN層，電子供給層112還可以是InAlN層。In的源氣體是三甲基銦(TMI)。移除在用于形成柵電極121的區(qū)域與用于形成漏電極123的區(qū)域之間的蓋層115、上電子供給層114和上電子傳輸層113。移除在用于形成柵電極121和用于形成漏電極123的區(qū)域中的蓋層115、上電子供給層114、上電子傳輸層113和電子供給層112。更具體地，給蓋層115施加光刻膠，并且將其暴露于來自曝光裝置的光并對其進行顯影，以形成具有與蓋層115、上電子供給層114和上電子傳輸層113的待移除的部分對應的開口的光刻膠圖案。然后，通過如RIE等干法蝕刻移除蓋層115、上電子供給層114和上電子傳輸層113的待移除的部分。然后，移除電子供給層112的與柵電極121和漏電極123對應的部分。更具體地，給蓋層115和電子供給層112施加光刻膠，并且將其暴露于來自曝光裝置的光并對其進行顯影，以形成具有與電子供給層112的待移除的部分對應的開口的光刻膠圖案。然后，通過如RIE等干法蝕刻移除電子供給層112的待移除的部分。因此，可以通過蝕刻部分地移除上電子供給層114、上電子傳輸層113和電子供給層112，以在上電子供給層114、上電子傳輸層113和電子供給層112上形成側(cè)表面117。
然后，例如，通過使用水性四甲基銨(TMAH)的濕法蝕刻移除被干法蝕刻破壞的表面，以對側(cè)表面117和蝕刻表面進行清潔。然后，在側(cè)表面117和電子供給層112的蝕刻表面上形成絕緣膜120。絕緣膜120由如氮化硅、氧化硅、氧氮化硅、氮化鋁、氧化鋁、氧氮化鋁、氧化鉭、氧化鉿等介電材料或如鈦酸鉛鋯等鐵電材料或其組合形成。可以通過ALD形成絕緣膜120。還可以通過CVD或濺射來形成絕緣膜120。絕緣膜120具有在從20nm到IOOnm的范圍內(nèi)的厚度。然后，形成柵電極121、源電極122和漏電極123。柵電極121設置在位于電子供給層112和側(cè)表面117之上的絕緣膜120上。柵電極121可以由Ni/Au制成。柵電極121可以通過以下過程來形成形成具有與柵電極121對應的開口的光刻膠圖案；通過真空蒸發(fā)沉積Ni/Au金屬膜；以及使用有機溶劑剝離光刻膠圖案。在移除與源電極122對應的部分或全部絕緣膜(未示出)、蓋層115和上電子供給層114后，形成了源電極122，使其連接至上電子供給層114或上電子傳輸層113。因此，源 電極122連接至2DEG 113a。在移除與漏電極123對應的部分或全部絕緣膜(未示出)和電子供給層112后，形成漏電極123，使其連接至電子供給層112或電子傳輸層111。因此，漏電極123連接至2DEG Ilia。源電極122和漏電極123可以由Ti/Al制成。源電極122和漏電極123可以通過以下過程來形成形成具有與源電極122和漏電極123對應的開口的光刻膠圖案；通過真空蒸發(fā)沉積Ti/Al ;以及使用有機溶劑剝離光刻膠圖案。如此，可以制造作為根據(jù)本實施方案的半導體器件的場效應晶體管?？梢酝ㄟ^另外的方法來制造根據(jù)本實施方案的半導體器件。在與上電子供給層114相鄰的上電子傳輸層113中產(chǎn)生了由極化電荷和壓電極化導致的2DEG 113ao 2DEG 113a中的電子遷移率最高至大約1500cm/V/s，其還可以減小導通電阻。圖5A與圖5B是根據(jù)本實施方案的半導體器件即場效應晶體管的某些特性的圖。圖5A是漏極電流-漏極電壓(Ids-Vds)曲線圖。圖5B是漏極電流-柵極電壓(Ids-Vg)曲線圖。根據(jù)本實施方案的半導體器件即場效應晶體管可以實現(xiàn)滿意的常閉操作。其他細節(jié)如在第一實施方案中所描述的。第三實施方案下面將描述第三實施方案。除了側(cè)表面117基本上是垂直的以外，根據(jù)本實施方案的半導體器件具有與根據(jù)第二實施方案的半導體器件的結(jié)構(gòu)相同的結(jié)構(gòu)。下面將參考圖6來描述根據(jù)本實施方案的半導體器件。在根據(jù)本實施方案的半導體器件中，蓋層115、上電子供給層114、上電子傳輸層113和電子供給層112被蝕刻成基本上垂直于襯底110，以形成陡峭的側(cè)表面117a。該陡峭的側(cè)表面117a可以通過優(yōu)化用于干法蝕刻如RIE的條件來形成。已知如在第二實施方案中的傾斜側(cè)表面保持正的固定電荷，但是如在本實施方案中的陡峭側(cè)表面保持很少的電荷。因此，陡峭的側(cè)表面117a的形成可以減少電荷和將柵電壓偏向正側(cè)。這可以在不施加柵電壓的同時減小漏電流并且減小由開關(guān)噪音所引起的不需要的導通狀態(tài)電流。
其他細節(jié)如在第二實施方案中所描述的。本實施方案可以應用于第一實施方案。第四實施方案下面將描述第四實施方案。除了在電子供給層112與上電子傳輸層113之間形成二維空穴氣(2DHG)外，根據(jù)本實施方案的半導體器件具有與根據(jù)第二實施方案的半導體器件的結(jié)構(gòu)相同的結(jié)構(gòu)。下面將參考圖7來描述本實施方案。根據(jù)本實施方案的半導體器件包括在由AlGaN層形成的電子供給層112與由i-GaN層形成的上電子傳輸層113之間的2DHG 230。如果電子供給層112具有等于或小于預定厚度的厚度并且上電子傳輸層113具有等于或大約預定厚度的厚度，則可以在電子供給層112與上電子傳輸層113之間生成2DHG 230。更具體地，如果由AlGaN層形成的電子供給層112具有大于30nm的厚度并且由i_GaN層形成的上電子傳輸層113具有等于或大于60nm的厚度，則在電子供給層112與上電子供給層 113之間產(chǎn)生2DHG 230。圖8示出了沿著圖7中的柵電極121與源電極122之間的長短交替的虛線7A-7B的導帶邊緣Ec和價帶邊緣Ev。圖8中示出的結(jié)果是使用包括有設置在柵電極121與源電極122之間蓋層115上的絕緣膜來獲得的。部分地蝕刻上電子供給層114和上電子傳輸層113，使得2DHG 230連接至源電極122。因此，2DHG 230連接至源電極122。因此，2DHG 230的電勢固定至源電極122的電勢。這可以穩(wěn)定2DHG230處的勢壘并且阻塞從源電極122經(jīng)2DHG 230到漏電極123的穿通電流，甚至是在高的漏極電壓的情況下。其他細節(jié)如在第二實施方案所描述的。本實施方案可以應用到第一實施方案。第五實施方案下面將描述第五實施方案。除了在由AlGaN層形成的電子供給層112與由i_GaN層形成的上電子傳輸層113之間形成有p型區(qū)域240外，根據(jù)本實施方案的半導體器件具有與根據(jù)第四實施方案的半導體器件的結(jié)構(gòu)相同的結(jié)構(gòu)。下面將參考圖9來描述根據(jù)本實施方案的半導體器件。根據(jù)本實施方案的半導體器件包括在由AlGaN層形成的電子供給層112與由i-GaN層形成的電子傳輸層113之間的P型區(qū)域240。使用雜質(zhì)元素Mg以4X 1017cm_3的濃度對p型區(qū)域240進行摻雜。p型區(qū)域240使得源電極122與2DHG 230之間能夠產(chǎn)生歐姆接觸，2DHG 230設置在由AlGaN層形成的電子供給層112與由i-GaN層形成的上電子傳輸層113之間。其他細節(jié)如在第四實施方案中所描述的。本實施方案可以應用至第一實施方案。第六實施方案下面將描述第六實施方案。本實施方案包括半導體器件、電源和高頻放大器。如在圖10中示出的，根據(jù)本實施方案的半導體器件包括根據(jù)第一實施方案到第五實施方案的半導體器件的分立封裝件。圖10是該半導體器件的分立封裝件的內(nèi)部的示意圖。電極的設置不同于在第一實施方案到第五實施方案中的那些電極的設置。首先，通過切割將根據(jù)第一至第二實施方案中任一實施方案的半導體器件切成半導體芯片410。半導體芯片410是GaN高電子遷移率晶體管(HEMT)。使用如焊料等芯片附著劑430將半導體芯片410之一固定至引線框420。半導體芯片410是根據(jù)第一至第五實施方案中任一實施方案的半導體器件。使用接合引線431將柵電極411連接至柵電極引線421。使用接合引線432將源電極412連接至源電極引線422。使用接合引線433將漏電極413連接至漏電極引線423。接合引線431、432和433由如Al等金屬材料制成。柵電極411是柵電極墊并且連接至根據(jù)第一至第五實施方案中任一實施方案的半導體器件的柵電極21或121。源電極412是源電極墊并且連接至根據(jù)第一至第五實施方案中任一實施方案的半導體器件的源電極22或122。漏電極413是漏電極墊并且連接至根據(jù)第一至第五實施方案中任一實施方案的半導體器件的漏電極23或123。通過傳遞模塑使用模制樹脂440來密封半導體裝置。以此方式，可以制造包括有由GaN半導體材料制成的HEMT的半導體器件的分立封裝件?，F(xiàn)將描述根據(jù)本實施方案的電源和高頻放大器。根據(jù)本實施方案的電源和高頻放大器包括根據(jù)第一至第五實施方案中任一實施方案的半導體器件。下面將首先參考圖11來描述該電源。根據(jù)本實施方案的電源460包括高壓初級電路461、低壓次級電路462和設置在初級電路461與次級電路462之間的交流發(fā)電機463。 初級電路461包括交流發(fā)電機464、橋式整流器電路465、多個開關(guān)器件466 (在圖11中是4個)和開關(guān)器件467。次級電路462包括多個開關(guān)器件468(在圖11中是3個)。初級電路461中的開關(guān)器件466和467每一個都是根據(jù)第一至第五實施方案中任一實施方案的半導體器件。優(yōu)選地，初級電路461中的開關(guān)器件466和467是常閉型半導體器件。次級電路462中的開關(guān)器件468是普通的硅金屬絕緣半導體場效應晶體管(MISFET)。下面將參考圖12來描述根據(jù)本實施方案的高頻放大器。根據(jù)本實施方案的高頻放大器470可以應用于用于移動電話的基站功率放大器。高頻放大器470包括數(shù)字預失真電路471、混頻器472、功率放大器473和定向耦合器474。數(shù)字預失真電路471補償輸入信號的非線性應變?；祛l器472將已補償?shù)妮斎胄盘柵c交流信號進行混頻。功率放大器473對混頻有交流信號的輸入信號進行放大。功率放大器473包括根據(jù)第一至第五實施方案中任一實施方案的半導體器件。定向I禹合器474對輸入信號和輸出信號進行監(jiān)測。例如,可以通過切換將在混頻器472中與交流信號混頻了的輸出信號發(fā)送給數(shù)字預失真電路471。
權(quán)利要求
1.一種半導體器件，包括 設置在襯底上的由半導體制成的電子傳輸層，所述電子傳輸層具有第一帶隙； 設置在所述電子傳輸層上的電子供給層，所述電子供給層由具有寬于所述第一帶隙的第二帶隙的半導體制成； 設置在所述電子供給層上的勢壘形成層，所述勢壘形成層由具有窄于所述第二帶隙的第三帶隙的半導體制成； 設置在所述勢壘形成層上的上溝道層，所述上溝道層由摻雜有雜質(zhì)的半導體制成；通過部分地移除所述勢壘形成層和所述上溝道層形成的所述勢壘形成層和所述上溝道層的側(cè)表面； 設置在所述側(cè)表面上的絕緣膜； 設置在所述絕緣膜上的柵電極； 連接至所述上溝道層的源電極；以及 連接至所述電子供給層或所述電子傳輸層的漏電極。
2.根據(jù)權(quán)利要求I所述的半導體器件，其中所述絕緣膜設置在所述側(cè)表面上和所述電子供給層的已移除所述勢壘形成層和所述上溝道層的部分上，以及 所述柵電極設置在位于所述側(cè)表面和所述電子供給層的已移除所述勢壘形成層和所述上溝道層的所述部分之上的所述絕緣膜上。
3.根據(jù)權(quán)利要求I所述的半導體器件，其中在所述柵電極與所述漏電極之間的所述上溝道層和所述勢壘形成層被移除。
4.根據(jù)權(quán)利要求I所述的半導體器件，還包括 所述電子傳輸層中的與所述電子供給層相鄰的二維電子氣；以及， 在所述電子供給層與所述勢壘形成層之間的由固定電荷引起的勢壘。
5.根據(jù)權(quán)利要求I所述的半導體器件，其中所述電子傳輸層、所述電子供給層、所述勢壘形成層和所述上溝道層由氮化物半導體制成。
6.根據(jù)權(quán)利要求I所述的半導體器件，其中所述電子傳輸層、所述勢壘形成層和所述上溝道層由AlxGa^xN制成，以及 所述電子供給層由AlYGai_YN制成， 其中，X和Y滿足O彡X< YS I。
7.根據(jù)權(quán)利要求I所述的半導體器件，其中所述電子傳輸層由i-GaN制成，以及 所述電子供給層由AlGaN制成。
8.根據(jù)權(quán)利要求I所述的半導體器件，其中所述勢壘形成層由i-GaN制成。
9.根據(jù)權(quán)利要求I所述的半導體器件，其中所述上溝道層由n-GaN制成。
10.一種半導體器件，包括 設置在襯底上的由半導體制成的第一電子傳輸層，所述第一電子傳輸層具有第一帶隙； 設置在所述第一電子傳輸層上的第一電子供給層，所述第一電子供給層由具有寬于所述第一帶隙的第二帶隙的半導體制成； 設置在所述第一電子供給層上的第二電子傳輸層，所述第二電子傳輸層由具有窄于所述第二帶隙的第三帶隙的半導體制成；設置在所述第二電子傳輸層上的第二電子供給層，所述第二電子供給層由具有寬于所述第三帶隙的第四帶隙的半導體制成； 通過部分地移除所述第二電子傳輸層和所述第二電子供給層形成的所述第二電子傳輸層和所述第二電子供給層的側(cè)表面； 設置在所述側(cè)表面上的絕緣膜； 設置在所述絕緣膜上的柵電極； 連接至所述第二電子供給層或所述第二電子傳輸層的源電極；以及 連接至所述第一電子供給層或所述第一電子傳輸層的漏電極。
11.根據(jù)權(quán)利要求10所述的半導體器件，其中所述絕緣膜設置在所述側(cè)表面上和所述第一電子供給層的已移除所述第二電子傳輸層和所述第二電子供給層的部分上，以及 所述柵電極設置在位于所述側(cè)表面和所述第一電子供給層的已移除所述第二電子傳輸層和所述第二電子供給層的所述部分之上的所述絕緣膜上。
12.根據(jù)權(quán)利要求10所述的半導體器件，其中在所述柵電極與所述漏電極之間的所述第二電子供給層和所述第二電子傳輸層被移除。
13.根據(jù)權(quán)利要求10所述的半導體器件，還包括 所述第一電子傳輸層中的與所述第一電子供給層相鄰的二維電子氣； 所述第二電子傳輸層中的與所述第二電子供給層相鄰的二維電子氣；以及 所述第一電子供給層與所述第二電子傳輸層之間的二維空穴氣。
14.根據(jù)權(quán)利要求13所述的半導體器件，其中所述二維空穴氣連接至所述源電極。
15.根據(jù)權(quán)利要求14所述的半導體器件，還包括在所述第一電子供給層與所述第二電子傳輸層之間的摻雜有P型雜質(zhì)的P型區(qū)域。
16.根據(jù)權(quán)利要求15所述的半導體器件，其中所述p型雜質(zhì)是Mg。
17.根據(jù)權(quán)利要求10所述的半導體器件，其中所述第一電子傳輸層、所述第一電子供給層、所述第二電子傳輸層和所述第二電子供給層由氮化物半導體制成。
18.根據(jù)權(quán)利要求10所述的半導體器件，其中所述第一電子傳輸層和所述第二電子傳輸層由AlxGa^xN制成，以及 所述第一電子供給層和所述第二電子供給層由AlYGai_YN制成， 其中，X和Y滿足0≤X< YS I。
19.根據(jù)權(quán)利要求10所述的半導體器件，其中所述第一電子傳輸層由i-GaN制成，以及 所述第一電子供給層由AlGaN制成。
20.根據(jù)權(quán)利要求10所述的半導體器件，其中所述第二電子傳輸層由i-GaN制成，以及 所述第二電子供給層由AlGaN制成。
全文摘要
一種半導體器件，包括由半導體制成的電子傳輸層，該電子傳輸層具有第一帶隙；設置在電子傳輸層上的電子供給層，該電子供給層由具有寬于第一帶隙的第二帶隙的半導體制成；設置在電子供給層上的勢壘形成層，該勢壘形成層由具有窄于第二帶隙的第三帶隙的半導體制成；設置在勢壘形成層上的上溝道層，該上溝道層由摻雜有雜質(zhì)的半導體制成；通過部分地移除勢壘形成層和上溝道層形成的勢壘形成層和上溝道層的側(cè)表面；設置在上述側(cè)表面上的絕緣膜；設置在絕緣膜上的柵電極；連接至上溝道層的源電極；以及連接至電子供給層或電子傳輸層的漏電極。
文檔編號H01L29/78GK102969354SQ20121027061
公開日2013年3月13日 申請日期2012年7月31日 優(yōu)先權(quán)日2011年9月1日
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