垂直功率mosfet及其形成方法
【專利摘要】本發(fā)明公開了一種器件，包括半導(dǎo)體芯片中的半導(dǎo)體區(qū)，在所述半導(dǎo)體區(qū)上方的柵極介電層，以及在所述柵介電層上方的柵電極。漏極區(qū)設(shè)置在所述半導(dǎo)體區(qū)的頂面處并且與所述柵電極相鄰。柵極間隔件在所述柵電極的側(cè)壁上。介電層設(shè)置在柵電極和所述柵極間隔件上方。導(dǎo)電場板位于所述介電層上方，其中所述導(dǎo)電場板具有在所述柵電極的漏極側(cè)上的部分。深金屬通孔設(shè)置在所述半導(dǎo)體區(qū)中。源電極位于所述半導(dǎo)體區(qū)的下方，其中所述源電極通過所述深金屬通孔與所述導(dǎo)電場板電短接。本發(fā)明還公開了垂直功率MOSFET及其形成方法。
【專利說明】垂直功率MOSFET及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及垂直功率MOSFET及其形成方法。
【背景技術(shù)】
[0002]在傳統(tǒng)的垂直功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)中，兩個P體區(qū)形成在η型外延區(qū)中。由于垂直功率MOSFET的源電極和漏極區(qū)重疊，因而垂直功率MOSFET被如此命名。對兩個P型體區(qū)之間的部分外延區(qū)進行輕摻雜以形成η型摻雜區(qū)，所述η型摻雜區(qū)有時稱為N型結(jié)場效應(yīng)晶體管(n-JFET)區(qū)。P體區(qū)和n-JFET區(qū)在柵極介電層和柵電極下方。當(dāng)柵極被施加正電壓時，在P體區(qū)中形成電子的聚集區(qū)。聚集區(qū)充當(dāng)連接垂直功率MOSFET的源極區(qū)至n-JFET區(qū)的溝道區(qū)，n-JFET區(qū)進一步通過η型外延區(qū)連接至功率MOSFET的漏極區(qū)。因此，源極至漏極的電流從源極區(qū)傳導(dǎo)至P體區(qū)、n-JFET區(qū)、外延區(qū)的溝道，然后至漏極區(qū)。
[0003]n-JFET區(qū)在柵電極下方，并且柵極介電層設(shè)置在n-JFET區(qū)和柵電極之間。在柵電極和n-JFET區(qū)之間存在大的重疊區(qū)。結(jié)果，存在明顯的柵極至漏極電容，該柵極至漏極電容對影響垂直MOSFET的性能(包括速度)造成不利影響。而且，由于n-JFET區(qū)是η型外延區(qū)的部分，因此n-JFET區(qū)被輕摻雜。因此，n-JFET區(qū)的電阻很高，這對垂直功率MOSFET的驅(qū)動電流造成不利影響。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種器件，包括:
[0005]位于半導(dǎo)體芯片中的半導(dǎo)體區(qū)；
[0006]位于所述半導(dǎo)體區(qū)上方的柵極介電層；
[0007]位于所述柵極介電層上方的柵電極；
[0008]位于所述半導(dǎo)體區(qū)的頂面并與所述柵電極相鄰的漏極區(qū)；
[0009]位于所述柵電極的側(cè)壁上的柵極間隔件；
[0010]位于所述柵電極和所述柵極間隔件上方的介電層；
[0011 ] 位于所述介電層上方的導(dǎo)電場板，其中，所述導(dǎo)電場板包括位于所述柵電極的漏極側(cè)上的部分；
[0012]位于所述半導(dǎo)體區(qū)中的深金屬通孔；以及
[0013]位于所述半導(dǎo)體區(qū)下方的源電極，其中，所述源電極通過所述深金屬通孔與所述導(dǎo)電場板電短接。
[0014]在可選實施例中，所述器件進一步包括位于所述半導(dǎo)體區(qū)中的摻雜漏極(DD)區(qū)，其中，所述DD區(qū)的雜質(zhì)濃度低于所述漏極區(qū)的雜質(zhì)濃度，以及所述DD區(qū)橫向位于所述柵電極和所述漏極區(qū)之間并具有比所述漏極區(qū)的底部低的底部。
[0015]在可選實施例中，所述DD區(qū)的邊緣與所述柵電極的邊緣基本對準(zhǔn)。[0016]在可選實施例中，所述器件進一步包括:半導(dǎo)體源極區(qū)，所述半導(dǎo)體源極區(qū)和所述漏極區(qū)位于所述柵電極的相對側(cè)并具有相同的導(dǎo)電類型；以及延伸至所述柵電極下方的體區(qū)，所述半導(dǎo)體源極區(qū)位于所述體區(qū)中，其中，所述體區(qū)在所述柵電極下方延伸，并且所述深金屬通孔接觸所述半導(dǎo)體源極區(qū)的側(cè)壁和所述體區(qū)的側(cè)壁。
[0017]在可選實施例中，所述半導(dǎo)體區(qū)包括:重摻雜層；以及位于所述重摻雜層上方的輕摻雜層，其中，所述輕摻雜層和所述重摻雜層的導(dǎo)電類型與所述漏極區(qū)的導(dǎo)電類型相反，所述深金屬通孔穿透所述輕摻雜層并與所述重摻雜層接觸。
[0018]在可選實施例中，所述器件進一步包括:另外的MOS器件，選自基本由形成在所述半導(dǎo)體區(qū)的頂面處的低壓MOSFET和高端MOSFET所組成的組。
[0019]在可選實施例中，所述源電極在所述另外的MOS器件的下方延伸。
[0020]根據(jù)本發(fā)明的另一個方面，還提供了一種器件，包括:
[0021]金屬源電極；
[0022]位于所述金屬源電極上方且為第一導(dǎo)電類型的重摻雜半導(dǎo)體層；
[0023]位于所述重摻雜半導(dǎo)體層上方且為所述第一導(dǎo)電類型的輕摻雜半導(dǎo)體層；
[0024]位于所述輕摻雜半導(dǎo)體層上方的柵極介電層；
[0025]位于所述柵極介電層上方的柵電極；
[0026]位于所述柵電極的相對側(cè)上的源極區(qū)和漏極區(qū)，所述源極區(qū)和所述漏極區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及
[0027]從所述源極區(qū)的頂面向下延伸以接觸所述重摻雜半導(dǎo)體層的深金屬通孔，其中，所述深金屬通孔與所述金屬源電極電短接。
[0028]在可選實施例中，所述器件進一步包括:在所述柵電極下方延伸且為所述第一導(dǎo)電類型的體區(qū)，其中，所述源極區(qū)位于所述體區(qū)中，并且所述深金屬通孔與所述源極區(qū)的側(cè)壁和所述體區(qū)的側(cè)壁接觸。
[0029]在可選實施例中，所述器件進一步包括:摻雜漏極(DD)區(qū)，具有與所述柵電極的邊緣基本對準(zhǔn)的邊緣，其中所述漏極區(qū)位于所述DD區(qū)中，并且所述DD區(qū)的一部分將所述漏極區(qū)與所述柵電極橫向隔開。
[0030]在可選實施例中，所述器件進一步包括:
[0031]介電層，包括位于所述柵電極的頂面上方的第一部分以及覆蓋所述DD區(qū)的第二部分；以及位于所述介電層上方的導(dǎo)電場板，其中所述導(dǎo)電場板包括與所述柵電極齊平并覆蓋所述DD區(qū)的一部分，并且所述導(dǎo)電場板與所述深金屬通孔電短接。
[0032]在可選實施例中，所述導(dǎo)電場板和所述深金屬通孔由相同的材料形成。
[0033]在可選實施例中，所述器件進一步包括:位于所述輕摻雜半導(dǎo)體層的頂部中且為所述第二導(dǎo)電類型的高壓阱區(qū)；以及包括源極區(qū)和漏極區(qū)的低壓MOS器件，其中，所述低壓MOS器件的源極區(qū)和漏極區(qū)位于所述高壓阱區(qū)中。
[0034]在可選實施例中，所述器件進一步包括:位于所述輕摻雜半導(dǎo)體層的頂部中且為所述第二導(dǎo)電類型的高壓阱區(qū)；以及包括源極區(qū)和漏極區(qū)的高端MOS器件，其中所述高端MOS器件的源極區(qū)和漏極區(qū)位于所述高壓阱區(qū)中。
[0035]根據(jù)本發(fā)明的又一個方面，還提供了一種方法，包括:
[0036]實施外延以在為第一導(dǎo)電類型的重摻雜半導(dǎo)體襯底上方形成為所述第一導(dǎo)電類型的輕摻雜半導(dǎo)體層；
[0037]在所述輕摻雜半導(dǎo)體層上方形成柵極介電層；
[0038]在所述柵極介電層上方形成柵電極；
[0039]在所述柵電極的相對側(cè)上形成漏極區(qū)和源極區(qū)，其中所述漏極區(qū)和所述源極區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；
[0040]形成從所述源極區(qū)的頂面向下延伸以接觸所述輕摻雜半導(dǎo)體襯底的溝槽；
[0041]用金屬材料填充所述溝槽以形成深金屬通孔；以及
[0042]在所述重摻雜半導(dǎo)體襯底下方沉積源電極，其中所述深金屬通孔與所述源極區(qū)和所述源電極短接。
[0043]在可選實施例中，所述方法進一步包括:形成導(dǎo)電場板，所述導(dǎo)電場板包括位于所述柵電極的漏極側(cè)上的部分；以及形成使所述導(dǎo)電場板與所述深金屬通孔電短接的電連接。
[0044]在可選實施例中，在所述方法中，同時進行填充所述溝槽的步驟和形成所述導(dǎo)電場板的步驟。
[0045]在可選實施例中，所述方法進一步包括:實施垂直注入以注入所述輕摻雜半導(dǎo)體層來形成所述第二導(dǎo)電類型的摻雜漏極(DD)區(qū)，其中所述漏極區(qū)在所述DD區(qū)中，并且所述DD區(qū)的一部分將所述漏極區(qū)與所述柵電極橫向隔開。
[0046]在可選實施例中，所述方法進一步包括:
[0047]當(dāng)進行形成所述柵極介電層和所述柵電極的步驟時，同時形成用于低壓MOS器件的柵極介電層和柵電極；以及，當(dāng)進行形成所述源極區(qū)和所述漏極區(qū)的步驟時，同時形成用于所述低壓MOS器件的源極區(qū)和漏極區(qū)。
[0048]在可選實施例中，所述方法進一步包括:
[0049]當(dāng)進行形成所述柵極介電層和所述柵電極的步驟時，同時形成用于高端MOS器件的柵極介電層和柵電極；以及，當(dāng)進行形成所述源極區(qū)和所述漏極區(qū)的步驟時，同時形成用于所述高端MOS器件的源極區(qū)和漏極區(qū)。
【專利附圖】

【附圖說明】
[0050]為了更完整理解實施方式，以及其優(yōu)勢，現(xiàn)在結(jié)合附圖參考下面的描述，其中:
[0051]圖1至圖9是根據(jù)一些示例性實施方式的垂直功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)制造過程中的中間階段的截面圖。
【具體實施方式】
[0052]下面，詳細討論本發(fā)明各實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的發(fā)明概念。所討論的具體實施例僅是示例說明，并不用于限制本發(fā)明的范圍。
[0053]根據(jù)各種示例性實施方式，提供了垂直功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)及其形成方法。示例說明了形成垂直功率MOSFET的中間階段。討論了實施例的變形。貫穿各種視圖和示例說明的實施例，相同的標(biāo)號用于指代相同的元件。
[0054]圖1至圖9是η型垂直功率MOSFET形成過程中的中間階段的截面圖。參照圖1，提供了可以為半導(dǎo)體襯底的半導(dǎo)體層20。半導(dǎo)體層20可以具有晶體硅結(jié)構(gòu)?？蛇x地，半導(dǎo)體層20由其他材料形成，例如，硅鍺。在一些實施例中，半導(dǎo)體層20是重摻雜層(P+層)，摻雜有雜質(zhì)濃度在大約IO1Vcm3和大約IO2Vcm3之間的p型雜質(zhì)(例如，磷或者砷)。在所描述的實施例中，術(shù)語“重摻雜”指雜質(zhì)濃度在大約IO1Vcm3以上。然而，本領(lǐng)域技術(shù)人員會理解，重摻雜是取決于具體的器件類型、技術(shù)代、最小部件尺寸等的技術(shù)術(shù)語。因此，意圖基于被評估的技術(shù)解釋術(shù)語，并不受限于所描述的實施例。
[0055]外延層22通過外延形成在重摻雜半導(dǎo)體層20上方，并且輕摻雜有P型雜質(zhì)。外延層22的雜質(zhì)濃度在大約IO1Vcm3和大約IOlfVcm3之間。然而，應(yīng)當(dāng)理解，整個說明書的所述數(shù)值僅是實例，并且可以改變成不同的數(shù)值。因此，外延層22為P層，并且此后稱為P外延層22。P外延層22可以為硅層，然而其他的半導(dǎo)體材料(例如，鍺、硅鍺、II1-V化合物半導(dǎo)體或類似物)也可用于形成P外延層22。
[0056]與P外延層22的頂面相鄰形成隔離區(qū)24。隔離區(qū)24可以為淺溝槽隔離(STI)區(qū)，并且此后稱為STI區(qū)24，然而它們還可以為其他類型的隔離區(qū)，例如，通過局部氧化P型外延層22形成的場氧化物。STI區(qū)24可被用于分離不同的器件區(qū)，包括垂直功率MOSFET區(qū)100、高端 MOSFET 區(qū) 200，低壓 NM0SFET 區(qū) 300 以及低壓 PM0SFET 區(qū) 400。
[0057]參照圖2，通過諸如向外延層22內(nèi)注入η型雜質(zhì)在高端MOSFET區(qū)200中形成高壓N阱(HVNW)區(qū)226。還分別在低壓NM0SFET區(qū)300和低壓PM0SFET區(qū)400中形成HVNW區(qū)326和426。HVNW區(qū)226、326和426從P外延層22的頂面向下延伸至P外延層22內(nèi)。HVNW區(qū)226、326和426的底面高于重摻雜半導(dǎo)體層20的頂面。因此，HVNW區(qū)226、326和426通過部分P外延層22與重摻雜半導(dǎo)體層20間隔開。例如，HVNW區(qū)226、326和426可以具有在大約IO1Vcm3和大約IO1Vcm3之間的雜質(zhì)濃度。
[0058]再次參照2，P阱區(qū)330通過諸如注入形成在低壓NM0SFET區(qū)300中。P阱區(qū)330從HVNW區(qū)326的頂面延伸至HVNW區(qū)326內(nèi)。ρ阱區(qū)330的底面可以高于HVNW區(qū)326的底面。因此，P阱區(qū)330通過部分HVNW區(qū)326與P外延層22分隔開。P阱區(qū)330可以具有在大約IO1Vcm3和大約IO1Vcm3之間的雜質(zhì)濃度。
[0059]接著，如圖3所示，形成柵氧化層32。在一些實施例中，形成工藝包括熱氧化工藝。因此，柵氧化層32可包括氧化硅。在可選的實施例中，柵氧化層32通過沉積形成。相應(yīng)的柵氧化層32可包含氧化硅、氮化硅、氮氧化硅、碳化硅、它們的組合或它們的多層。柵電極層34形成在柵氧化層32上方。形成工藝可包括均厚沉積導(dǎo)電材料。在一些實施例中，柵電極層34包括多晶硅，然而其他導(dǎo)電材料(例如，金屬、金屬硅化物，等等)也可被使用。
[0060]同樣，如圖3所示，垂直功率MOSFET區(qū)100和高端MOSFET區(qū)200中的部分柵電極層34在圖案化步驟中被去除。然后，實施注入以通過向P外延層22中注入ρ型雜質(zhì)來形成P體區(qū)136和236。ρ體區(qū)136和236的ρ型雜質(zhì)濃度可在大約1016/cm3和大約IO1Vcm3之間。在一些示例性實施例中，P體區(qū)136和236的注入在圖案化柵電極層34之后以及在位于柵電極層34的所去除部分下面的柵氧化層32部分去除之前實施。在注入后，位于柵電極層34的所去除部分下面的柵氧化層32部分也被去除。
[0061]接著，參照圖4，進一步圖案化柵氧化層32和柵電極層34以分別在器件區(qū)100、200,300以及400中形成柵堆疊件135、235、335以及435。然后，實施注入以分別在垂直功率MOSFET區(qū)100和高端MOSFET區(qū)200中形成N型摻雜漏極(NDD)區(qū)138和238。注入的η型雜質(zhì)可包括磷和/或砷。NDD區(qū)138和238的η型雜質(zhì)濃度可在大約1016/cm3和大約IO1Vcm3之間。注入可以是基本垂直的，以便邊緣138A和238A分別與柵電極134和234的邊緣134A和234A對準(zhǔn)，因此，NDD區(qū)138和238的形成是與134A和234A的邊緣自對準(zhǔn)的。結(jié)果，在柵電極134和NDD區(qū)138之間基本不存在重疊，并且在柵電極234和NDD區(qū)238之間基本不存在重疊。這歸因于器件區(qū)100和200中所得到的MOSFET的柵極-漏極電容降低。
[0062]在圖5中，柵極間隔件139、239、339和439例如通過以下方式形成:沉積介電層，然后蝕刻介電層以去除水平部分。介電層的剩余的垂直部分形成柵極間隔件139、239、339以及439。
[0063]參照圖6，實施η型注入步驟以形成重摻雜η型源極區(qū)/漏極區(qū)140、142、240、242、340和342以及η型拾取區(qū)444。注入?yún)^(qū)可具有諸如在大約1019/cm3和大約IO2Vcm3之間的η型摻雜濃度。而且，實施P型注入步驟以形成重摻雜P型源極區(qū)/漏極區(qū)440和442以及P+拾取區(qū)244和344。注入?yún)^(qū)可具有諸如大約IO1Vcm3和IO2Vcm3之間的ρ型摻雜濃度。
[0064]參照圖7,形成介電層146和246。介電層146可包括位于柵電極134、柵極間隔件139和/或NDD區(qū)138上方的部分。在一些實施例中，介電層146可進一步覆蓋N+區(qū)140。介電層246可包括位于柵電極234、柵極間隔件239和/或NDD區(qū)238上方的部分。介電層146和246可包括氧化物、氮化物、氮氧化物、它們的組合以及它們的多層。形成工藝可包括形成均厚層的均厚沉積(blanket deposition)步驟,接著是圖案化均厚層的圖案化步驟。在可選的實施例中，均厚層的圖案化可在場板152和252以及深金屬通孔150(未在圖7中示出，請參見圖8)形成之后實施。
[0065]同樣，如圖7所示，實施蝕刻步驟以蝕刻N+源極區(qū)140、ρ體區(qū)136以及P外延層22。通過所得到的溝槽148暴露重摻雜半導(dǎo)體層20。溝槽148還可延伸進入重摻雜半導(dǎo)體區(qū)20的頂部。重摻雜半導(dǎo)體區(qū)20的底部不被蝕刻。在一些實施例中，溝槽148還暴露N+區(qū)140和ρ體區(qū)136的側(cè)壁。
[0066]在圖8中，導(dǎo)電材料被填充至溝槽148內(nèi)以及介電層146和246的上方。形成工藝可包括均厚沉積步驟，以及去除導(dǎo)電材料的多余部分的圖案化/后蝕刻步驟。介電層146和246上方的導(dǎo)電材料部分分別形成場板(field plate) 152和252。場板152可以或者可以不包括與部分柵電極134重疊的第一部分，并且可以包括與柵電極134的漏極側(cè)齊平并且在其上的第二部分。場板152的第二部分與NDD區(qū)138重疊。同樣地，場板252可以或者可以不包括與部分柵電極234重疊的第一部分，并且可進一步地包括與柵電極234的漏極側(cè)齊平并且在其上的第二部分。用于形成場板152和252的導(dǎo)電材料可包括金屬(例如，鎢、鋁、鎳，等等)，然而也可使用其它的導(dǎo)電材料(例如，多晶硅、金屬硅化物，等等)。導(dǎo)電材料的一部分形成電連接并且接觸N+區(qū)140和ρ體區(qū)136的深通孔150。深通孔150還與重摻雜半導(dǎo)體層20電短接。
[0067]參照圖9，形成電連接以將深金屬通孔150與場板152電短接。例如，電連接可包括接觸插塞154和金屬線158。而且，導(dǎo)電材料被沉積在重摻雜半導(dǎo)體區(qū)20上以形成源電極153。因此，源極區(qū)和漏極區(qū)140/142以及源電極153形成在各自的晶圓和芯片的相對的面上。在一些實施例中，源電極153包括諸如鋁、銅、鎢、鎳等的金屬。隨著深通孔152的形成，場板152與短接源電極153 (通過重摻雜半導(dǎo)體層20)。同樣，源極區(qū)140通過深通孔150連接至源電極153。因此，也形成垂直功率MOSFET 160。也完成高端MOSFET 260、低壓NM0SFET 360以及低壓PM0SFET 460的形成。
[0068]使用彎箭頭62示意性示出垂直功率M0SFET100的電流，所述彎箭頭62穿過漏極區(qū)142、NDD區(qū)138、P外延層22和ρ型體136中的溝道區(qū)64、源極區(qū)140、深通孔150、重摻雜半導(dǎo)體層20并且到達源電極153。
[0069]盡管圖1至圖9中示出的實施例提供了形成η-型垂直功率MOSFET的方法，本領(lǐng)域技術(shù)人員會理解所提供的教導(dǎo)易于適用于P-型垂直功率MOSFET的形成，其相應(yīng)的摻雜半導(dǎo)體區(qū)的導(dǎo)電類型相反。
[0070]在實施例中，NDD區(qū)138與柵電極134的邊緣自對準(zhǔn)。因此，使得柵電極134和NDD區(qū)138之間的重疊最小化，并因此最小化柵極到漏極的電容。場板152與半導(dǎo)體源極區(qū)140和源電極153短接，并且因此場板152不貢獻柵極到漏極的電容。源電極153和源極區(qū)/漏極區(qū)140/142在各自芯片的相對側(cè)，并且源電極153位于源極區(qū)/漏極區(qū)140/142的下方。由于溝道64是水平的，各MSOFET 160的擊穿電壓由橫向尺寸決定，例如，NDD區(qū)138的寬度和P體區(qū)136的寬度，以及ρ體區(qū)136和NDD區(qū)138之間P外延層22部分的寬度。可以為金屬通孔的深通孔150連接至重摻雜半導(dǎo)體層20。深通孔150形成了用于降低垂直功率MOSFET 160的體電阻的深體拾取區(qū)。
[0071]根據(jù)一種實施例，一種器件，包括半導(dǎo)體芯片中的半導(dǎo)體區(qū)，半導(dǎo)體區(qū)上方的柵極介電層，以及柵極介電層上方的柵電極。漏極區(qū)設(shè)置在半導(dǎo)體區(qū)的頂面并且與柵電極相鄰。柵極間隔件在柵電極的側(cè)壁上。介電層設(shè)置在柵電極和柵極間隔件的上方。導(dǎo)電場板位于介電層上方，其中導(dǎo)電場板具有柵電極的漏極側(cè)上的一部分。深金屬通孔設(shè)置在半導(dǎo)體區(qū)中。源電極位于半導(dǎo)體區(qū)下方，其中源電極通過深金屬通孔對導(dǎo)電場板短接。
[0072]根據(jù)另一種實施例，一種器件，包括金屬源電極，位于金屬源電極上方且為第一導(dǎo)電類型的重摻雜半導(dǎo)體層，位于重摻雜半導(dǎo)體層上方且為第一導(dǎo)電類型的輕摻雜半導(dǎo)體層。柵極介電層位于輕摻雜半導(dǎo)體層上方。柵電極位于柵極介電層上方。漏極區(qū)和源極區(qū)位于柵電極的相對側(cè)，其中漏極區(qū)和源極區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。深金屬通孔從源極區(qū)的頂面向下延伸以接觸重摻雜半導(dǎo)體層，其中深金屬通孔與源極區(qū)電短接。
[0073]根據(jù)又一種實施例，一種方法，包括實施外延以在第一導(dǎo)電類型的重摻雜半導(dǎo)體襯底上方形成為第一導(dǎo)電類型的輕摻雜半導(dǎo)體層，在輕摻雜半導(dǎo)體層上方形成柵極介電層，在柵極介電層上方形成柵電極。在柵電極的相對側(cè)形成漏極區(qū)和源極區(qū)，其中漏極區(qū)和源極區(qū)具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型。形成從源極區(qū)的頂面向下延伸以接觸重摻雜半導(dǎo)體襯底的溝槽。所述溝槽用金屬材料填充以形成深金屬通孔。源電極沉積在重摻雜半導(dǎo)體襯底的下方，其中深金屬通孔與源極區(qū)和源電極短接。
[0074]盡管已經(jīng)詳細地描述了本發(fā)明及其優(yōu)點，但應(yīng)該理解為，在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，可以做各種不同的改變，替換和更改。而且，本申請的范圍并不旨在僅限于本說明書中描述的工藝、機器、制造，材料組分、器件、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員從說明書中應(yīng)理解，根據(jù)本發(fā)明，現(xiàn)有或今后開發(fā)的與在此描述的實施例實現(xiàn)基本相同的功能或者獲得相同結(jié)果的工藝、機器、制造，材料組分、裝置、方法或步驟也可以使用。因此，所附權(quán)利要求旨在將這樣的工藝、機器、制造、材料組分、器件、方法或步驟包括在保護范圍內(nèi)。此外，每項權(quán)利要求構(gòu)成單獨的實施例，各項權(quán)利要求和實施例的組合包括在本發(fā)明范圍內(nèi)。
【權(quán)利要求】
1.一種器件，包括: 位于半導(dǎo)體芯片中的半導(dǎo)體區(qū)； 位于所述半導(dǎo)體區(qū)上方的柵極介電層； 位于所述柵極介電層上方的柵電極； 位于所述半導(dǎo)體區(qū)的頂面并與所述柵電極相鄰的漏極區(qū)； 位于所述柵電極的側(cè)壁上的柵極間隔件； 位于所述柵電極和所述柵極間隔件上方的介電層； 位于所述介電層上方的導(dǎo)電場板，其中，所述導(dǎo)電場板包括位于所述柵電極的漏極側(cè)上的部分； 位于所述半導(dǎo)體區(qū)中的深金屬通孔；以及 位于所述半導(dǎo)體區(qū)下方的源電極，其中，所述源電極通過所述深金屬通孔與所述導(dǎo)電場板電短接。
2.根據(jù)權(quán)利要求1所述的器件，進一步包括位于所述半導(dǎo)體區(qū)中的摻雜漏極(DD)區(qū)，其中，所述DD區(qū)的雜質(zhì)濃度低于所述漏極區(qū)的雜質(zhì)濃度，以及所述DD區(qū)橫向位于所述柵電極和所述漏極區(qū)之間并具有比所述漏極區(qū)的底部低的底部。
3.根據(jù)權(quán)利要求2所述的器件， 其中，所述DD區(qū)的邊緣與所述柵電極的邊緣基本對準(zhǔn)。
4.一種器件，包括: 金屬源電極； 位于所述金屬源電極上方且為第一導(dǎo)電類型的重摻雜半導(dǎo)體層； 位于所述重摻雜半導(dǎo)體層上方且為所述第一導(dǎo)電類型的輕摻雜半導(dǎo)體層； 位于所述輕摻雜半導(dǎo)體層上方的柵極介電層； 位于所述柵極介電層上方的柵電極； 位于所述柵電極的相對側(cè)上的源極區(qū)和漏極區(qū)，所述源極區(qū)和所述漏極區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型；以及 從所述源極區(qū)的頂面向下延伸以接觸所述重摻雜半導(dǎo)體層的深金屬通孔，其中，所述深金屬通孔與所述金屬源電極電短接。
5.根據(jù)權(quán)利要求4所述的器件，進一步包括:在所述柵電極下方延伸且為所述第一導(dǎo)電類型的體區(qū)，其中，所述源極區(qū)位于所述體區(qū)中，并且所述深金屬通孔與所述源極區(qū)的側(cè)壁和所述體區(qū)的側(cè)壁接觸。
6.根據(jù)權(quán)利要求4所述的器件，進一步包括:摻雜漏極(DD)區(qū)，具有與所述柵電極的邊緣基本對準(zhǔn)的邊緣，其中所述漏極區(qū)位于所述DD區(qū)中，并且所述DD區(qū)的一部分將所述漏極區(qū)與所述柵電極橫向隔開。
7.根據(jù)權(quán)利要求6所述的器件，進一步包括: 介電層，包括位于所述柵電極的頂面上方的第一部分以及覆蓋所述DD區(qū)的第二部分；以及 位于所述介電層上方的導(dǎo)電場板，其中所述導(dǎo)電場板包括與所述柵電極齊平并覆蓋所述DD區(qū)的一部分，并且所述導(dǎo)電場板與所述深金屬通孔電短接。
8.一種方法，包括: 實施外延以在為第一導(dǎo)電類型的重摻雜半導(dǎo)體襯底上方形成為所述第一導(dǎo)電類型的輕摻雜半導(dǎo)體層； 在所述輕摻雜半導(dǎo)體層上方形成柵極介電層； 在所述柵極介電層上方形成柵電極； 在所述柵電極的相對側(cè)上形成漏極區(qū)和源極區(qū)，其中所述漏極區(qū)和所述源極區(qū)具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型； 形成從所述源極區(qū)的頂面向下延伸以接觸所述輕摻雜半導(dǎo)體襯底的溝槽； 用金屬材料填充所述溝槽以形成深金屬通孔；以及 在所述重摻雜半導(dǎo)體襯底下方沉積源電極，其中所述深金屬通孔與所述源極區(qū)和所述源電極短接。
9.根據(jù)權(quán)利要求8所述的方法，進一步包括: 形成導(dǎo)電場板， 所述導(dǎo)電場板包括位于所述柵電極的漏極側(cè)上的部分；以及 形成使所述導(dǎo)電場板與所述深金屬通孔電短接的電連接。
10.根據(jù)權(quán)利要求9所述的方法，其中，同時進行填充所述溝槽的步驟和形成所述導(dǎo)電場板的步驟。
【文檔編號】H01L29/78GK103456788SQ201210309436
【公開日】2013年12月18日 申請日期:2012年8月27日 優(yōu)先權(quán)日:2012年6月1日
【發(fā)明者】蘇柏智, 周學(xué)良, 柳瑞興, 伍震威 申請人:臺灣積體電路制造股份有限公司