一種鰭片場效應(yīng)晶體管的制備方法
【專利摘要】本發(fā)明涉及一種鰭片場效應(yīng)晶體管的制備方法，包括：提供半導(dǎo)體襯底，所述襯底包括依次層疊的支撐襯底、氧化物絕緣層、半導(dǎo)體材料層；在所述襯底上形成第一硬掩膜層；蝕刻去除部分第一硬掩膜層，以露出所述襯底；在所述露出的襯底上生長所述半導(dǎo)體材料并平坦化，以形成半導(dǎo)體外延層；在所述第一硬掩膜層和所述半導(dǎo)體外延層上形成第二硬掩膜層；圖案化第二硬掩膜層，以在所述第一硬掩膜層上和所述半導(dǎo)體外延層上形成鰭片掩膜；以所述圖案化了的第二硬掩膜層為掩膜，蝕刻所述第一硬掩膜層、半導(dǎo)體外延層和半導(dǎo)體材料層，以形成鰭片圖案；蝕刻去除剩余的所述第一硬掩膜層和所述第二硬掩膜層，得到不同高度的鰭片。本發(fā)明所述方法更加簡單、高效。
【專利說明】一種鰭片場效應(yīng)晶體管的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種鰭片場效應(yīng)晶體管的制備方法?！颈尘凹夹g(shù)】
[0002]集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn)，來自制造和設(shè)計方面的挑戰(zhàn)已經(jīng)導(dǎo)致了三維設(shè)計如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。使用從通過如蝕刻掉一部分硅層而形成的基板延伸的薄垂直“鰭片”(或鰭片結(jié)構(gòu))制造典型的FinFET。將FinFET的溝道形成在所述垂直的鰭片中，在所述鰭片的上方形成環(huán)繞柵極，并通過柵極從兩側(cè)控制溝道。另外，在FinFET的凹陷源極/漏極(S/D)部分中的，利用選擇性生長應(yīng)變材料可用于提高載體遷移率。
[0003]相對于現(xiàn)有的平面晶體管，所述FinFET器件在靜電控制方面具有更加優(yōu)越的性能，因此被廣泛應(yīng)用。常規(guī)的FinFET器件的設(shè)備中FinFET晶體管中所述鰭片都具有相同的高度。為了進(jìn)一步提高FinFET器件性能，可以制備具有不同高度的鰭片，現(xiàn)有技術(shù)中為了獲得高度不同鰭片的場效應(yīng)晶體管采用下述方法:如圖1a所示，首先在半導(dǎo)體襯底10上形成氧化物層11，然后沉積半導(dǎo)體材料層12例如硅或者多晶硅，最后在所述半導(dǎo)體材料層上形成氮化硅層13以及圖案化的掩膜層，蝕刻上述疊層形成開口露出所述半導(dǎo)體材料層，對所露出的半導(dǎo)體材料層進(jìn)行氧化，形成二氧化硅層14，如圖1b所示，去除所述掩膜層，再形成鰭片掩膜層15，如圖1c所示，然后以鰭片掩膜層為掩膜蝕刻所述氮化物層13、半導(dǎo)體材料層12，如圖1d所示，去除所述鰭片掩膜層14，得到鰭片，如圖1e所示，最后形成柵極以及源漏如圖1f所示，在該技術(shù)方案中通過對半導(dǎo)體材料層進(jìn)行氧化改變半導(dǎo)體材料層的高度，以此為基底形成高度不同的鰭片，改變所述鰭片場效應(yīng)晶體管的性能以及晶體管總通道的寬度，但是在所述方法中所述鰭片的高度、所述鰭片高度和所形成的溝道寬度之比都不容易控制，影響了鰭片場效應(yīng)晶體管的性能以及產(chǎn)品的良率。
[0004]目前所述鰭片場效應(yīng)晶體管制備過程中所述鰭片高度很難控制，現(xiàn)有制備方法還不能很好的解決該問題，影響了所述鰭片場效應(yīng)晶體管的性能。

【發(fā)明內(nèi)容】

[0005]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0006]本發(fā)明提供了一種鰭片場效應(yīng)晶體管的制備方法，包括:
[0007]提供半導(dǎo)體襯底，所述襯底包括依次層疊的支撐襯底、氧化物絕緣層、半導(dǎo)體材料層；
[0008]在所述襯底上形成第一硬掩膜層；
[0009]蝕刻去除部分所述第一硬掩膜層，以露出所述襯底；[0010]在所述露出的襯底上生長所述半導(dǎo)體材料并平坦化，以形成半導(dǎo)體外延層；
[0011 ] 在所述第一硬掩膜層和所述半導(dǎo)體外延層上形成第二硬掩膜層；
[0012]圖案化所述第二硬掩膜層，以在所述第一硬掩膜層上和所述半導(dǎo)體外延層上形成鰭片掩膜；
[0013]以所述圖案化了的第二硬掩膜層為掩膜，蝕刻所述第一硬掩膜層、半導(dǎo)體外延層和半導(dǎo)體材料層，以形成鰭片圖案；
[0014]蝕刻去除剩余的所述第一硬掩膜層和所述第二硬掩膜層，得到不同高度的鰭片。
[0015]作為優(yōu)選，所述第一硬掩膜層為SiN層、A-C層、BN層和SiON層中的一種或多種。
[0016]作為優(yōu)選，所述第二硬掩膜層為SiN層、A-C層、BN層和SiON層中的一種或多種。
[0017]作為優(yōu)選，所述不同高度的鰭片用來形成多溝道鰭片場效應(yīng)晶體管
[0018]作為優(yōu)選，所述不同高度的鰭片分別用來形成多個不同的鰭片場效應(yīng)晶體管。
[0019]作為優(yōu)選，所述不同高度的鰭片的高度差為所述第一硬掩膜層的厚度。
[0020]作為優(yōu)選，所述半導(dǎo)體材料層為S1、SiC或SiGe層。
[0021]作為優(yōu)選，所述方法還包括在所述鰭片上形成環(huán)繞柵極的步驟。
[0022]作為優(yōu)選，所述方法還包括在所述環(huán)繞柵極兩側(cè)形成源漏的步驟。
[0023]在本發(fā)明中通過在所述襯底上形成第一硬掩膜層后蝕刻去除部分，以露出所述半導(dǎo)體襯底，然后在露出的半導(dǎo)體襯底上外延生長半導(dǎo)體外延層，通過該步驟在所述襯底上設(shè)置了不同厚度的半導(dǎo)體材料層，最終形成不同高度的鰭片，所述鰭片的高度差為第一硬掩膜層的厚度，在制備器件過程中通過控制第一硬掩膜層的厚度便可控制所述鰭片的高度差，使得鰭片的高度更加容易控制，本發(fā)明所述方法更加簡單、精確，進(jìn)一步提高器件制備的效率和良率。
【專利附圖】

【附圖說明】
[0024]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0025]圖la-f為現(xiàn)有技術(shù)中制備FINFET的過程示意圖；
[0026]圖2a_f為本發(fā)明中制備FINFET的過程示意圖；
[0027]圖3為本發(fā)明中制備FINFET的工藝流程示意圖。
【具體實施方式】
[0028]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0029]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明所述鰭片場效應(yīng)晶體管FinFET的制備方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0030]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0031]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實施例。應(yīng)當(dāng)理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0032]下面結(jié)合圖2a_f對本發(fā)明所述鰭片晶體管FinFET的制備方法做進(jìn)一步的說明:
[0033]參照圖2a，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等，在該半導(dǎo)體襯底中還可以形成其他有源器件。在本發(fā)明中優(yōu)選絕緣體上硅(SOI)，所述絕緣體上硅(SOI)包括從下往上依次為支撐襯底201、氧化物絕緣層202以及半導(dǎo)體材料層203，其中所述頂部的半導(dǎo)體材料層為單晶硅層、多晶硅層、SiC或SiGe。由于SOI被制成器件有源區(qū)下方具有氧化物絕緣層202，該氧化物絕緣層202埋置于半導(dǎo)體基底層，從而使器件具有更加優(yōu)異的性能，但并不局限于上述示例。
[0034]在所述半導(dǎo)體襯底上形成第一硬掩膜層204，然后圖案化去除所述第一硬掩膜層的一端，露出所述半導(dǎo)體襯底，在一【具體實施方式】中，在所述絕緣體上硅(SOI)上沉積第一硬掩膜層，所述第一硬掩膜層優(yōu)選為SiN、A-C> BN和SiON中的一種或者多種,所述第一硬掩膜層的沉積方法可以選用化學(xué)氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法等形成的低壓化學(xué)氣相沉積(LPCVD)、激光燒蝕沉積(LAD)以及選擇外延生長(SEG)中的一種。在該步驟中所形成的第一硬掩膜層厚度決定了在后面形成的第一鰭片和第二鰭片的高度差，而且決定了兩鰭片之間的高度比，因此所述第一硬掩膜層的厚度可以根據(jù)目標(biāo)器件的要求進(jìn)行選擇，此外，所述第一鰭片和第二鰭片的高度還決定于所述絕緣體上硅(SOI)中頂層的半導(dǎo)體材料層；形成第一硬掩膜層204后，然后圖案化所述地一硬掩膜層，蝕刻去除部分所述第一硬掩膜層，露出所述半導(dǎo)體襯底中的半導(dǎo)體材料層，以便在半導(dǎo)體襯底上不同區(qū)域形成不同厚度的半導(dǎo)體材料層。
[0035]參照圖2b，在所述露出的半導(dǎo)體材料層上外延生長半導(dǎo)體材料，形成半導(dǎo)體外延層并平坦化，作為優(yōu)選，所述半導(dǎo)體外延層選擇和所述半導(dǎo)體材料層相同的材料，例如硅、多晶娃、SiC或SiGe,所述半導(dǎo)體外延層可以選用減壓外延、低溫外延、選擇外延、液相外延、異質(zhì)外延以及分子束外延，在本發(fā)明中優(yōu)選選擇外延，在進(jìn)行外延生長過程中所述硅材料層或者多晶硅材料層僅在所述半導(dǎo)體材料層上生長，而不會在所述掩膜層上外延，使該過程更加簡單，避免了外延后去除掩膜層上材料層。外延生長所述半導(dǎo)體材料層后，還包括一平坦化步驟，以保證所述外延的半導(dǎo)體材料層和所述第一硬掩膜層具有同樣的高度，以獲得平整的表面，在本發(fā)明中優(yōu)選化學(xué)機(jī)械平坦化。
[0036]參照圖2c，在所述第一硬掩膜層和外延生長的半導(dǎo)體材料層上沉積第二硬掩膜層205，具體地，所述第二硬掩膜層優(yōu)選為SiN、A-C、BN和SiON中的一種或者多種，所述第二硬掩膜層的沉積方法可以選用化學(xué)氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法等形成的低壓化學(xué)氣相沉積(LPCVD)、激光燒蝕沉積(LAD)以及選擇外延生長(SEG)中的一種。
[0037]參照圖2d，圖案化所述第二硬掩膜層，以在所述第一硬掩膜上以及半導(dǎo)體外延層上形成鰭片圖案掩膜，在后續(xù)步驟中作為形成鰭片的蝕刻掩膜層，在本發(fā)明的【具體實施方式】中，首先在所述第二硬掩膜層上形成圖案化的光刻膠層，所述光刻膠層上定義了所要形成鰭片形狀，然后以所述光刻膠層為掩膜圖案化所述第二硬掩膜層，最后去除光刻膠。
[0038]參照圖2e，以所述圖案化了的第二硬掩膜層為掩膜蝕刻所述半導(dǎo)體外延層或者第一硬掩膜層、半導(dǎo)體材料層，至所述氧化物絕緣層202，具體地，在該步驟中以所述圖案化的第二硬掩膜層為掩膜，進(jìn)行蝕刻，得到的鰭片圖案20和20 '，其中所述鰭片圖案20中從下往上依次為半導(dǎo)體材料層、第一硬掩膜層以及第二硬掩膜層，而在所述鰭片圖案20從下往上為半導(dǎo)體材料層、第二硬掩膜層，所述鰭片圖案20和20中相差一個第一硬掩膜層，因此在去除所述硬掩膜層后可以得到不同高度的鰭片，故可以通過所述第一硬掩膜層的厚度來控制所述鰭片的高度之差以及鰭片之間的高度比，相對于現(xiàn)有技術(shù)中的方法更加容易控制。
[0039]參照圖2f，去除剩余的所述第一硬掩膜層和第二硬掩膜層，得到不同高度的鰭片，具體地，在本發(fā)明可以選用H3P04溶液作為蝕刻液蝕刻剩余的硬掩膜，得到高度不一樣的鰭片。
[0040]作為優(yōu)選，所述方法還進(jìn)一步包括在所述鰭片上形成環(huán)繞柵極的步驟，以形成類似圖1f圖案，作為優(yōu)選，在形成柵極后還可以進(jìn)一步包括形成源漏的步驟，其中所述柵極以及源漏形成均可以選用本領(lǐng)域常用方法。本發(fā)明所述方法中不同高度的鰭片用來形成多溝道鰭片場效應(yīng)晶體管，還可以用來形成多個不同的鰭片場效應(yīng)晶體管。
[0041]在本發(fā)明中通過在所述襯底上形成第一硬掩膜層后蝕刻去除部分，以露出所述半導(dǎo)體襯底，然后在露出的半導(dǎo)體襯底上外延生長半導(dǎo)體外延層，通過該步驟在所述襯底上設(shè)置了不同厚度的半導(dǎo)體材料層，最終形成不同高度的鰭片，所述鰭片的高度差為第一硬掩膜層的厚度，在制備器件過程中通過控制第一硬掩膜層的厚度便可控制所述鰭片的高度差，使得鰭片的高度更加容易控制，本發(fā)明所述方法更加簡單、精確，進(jìn)一步提高器件制備的效率和良率。
[0042]圖3為本發(fā)明制備鰭片場效應(yīng)晶體管的工藝流程圖，包括以下步驟:
[0043]步驟301提供半導(dǎo)體襯底，所述襯底包括依次層疊的支撐襯底、氧化物絕緣層、半導(dǎo)體材料層；
[0044]步驟302在所述襯底上形成第一硬掩膜層；
[0045]步驟303蝕刻去除部分所述第一硬掩膜層，以露出所述襯底；
[0046]步驟304在所述露出的襯底上生長所述半導(dǎo)體材料并平坦化，以形成半導(dǎo)體外延層；
[0047]步驟305在所述第一硬掩膜層和所述半導(dǎo)體外延層上形成第二硬掩膜層；
[0048]步驟306圖案化所述第二硬掩膜層，以在所述第一硬掩膜層上和所述半導(dǎo)體外延層上形成鰭片掩膜；
[0049]步驟307以所述圖案化了的第二硬掩膜層為掩膜，蝕刻所述第一硬掩膜層、半導(dǎo)體外延層和半導(dǎo)體材料層，以形成鰭片圖案；
[0050]步驟308蝕刻去除剩余的所述第一硬掩膜層和所述第二硬掩膜層，得到不同高度的鰭片。
[0051]本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種鰭片場效應(yīng)晶體管的制備方法，包括: 提供半導(dǎo)體襯底，所述襯底包括依次層疊的支撐襯底、氧化物絕緣層、半導(dǎo)體材料層； 在所述襯底上形成第一硬掩膜層； 蝕刻去除部分所述第一硬掩膜層，以露出所述襯底； 在所述露出的襯底上生長所述半導(dǎo)體材料并平坦化，以形成半導(dǎo)體外延層； 在所述第一硬掩膜層和所述半導(dǎo)體外延層上形成第二硬掩膜層； 圖案化所述第二硬掩膜層，以在所述第一硬掩膜層上和所述半導(dǎo)體外延層上形成鰭片掩膜； 以所述圖案化了的第二硬掩膜層為掩膜，蝕刻所述第一硬掩膜層、半導(dǎo)體外延層和半導(dǎo)體材料層，以形成鰭片圖案； 蝕刻去除剩余的所述第一硬掩膜層和所述第二硬掩膜層，得到不同高度的鰭片。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一硬掩膜層為SiN層、A-C層、BN層和SiON層中的一種或多種。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二硬掩膜層為SiN層、A-C層、BN層和SiON層中的一種或多種。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述不同高度的鰭片用來形成多溝道鰭片場效應(yīng)晶體管。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述不同高度的鰭片分別用來形成多個不同的鰭片場效應(yīng)晶體管。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述不同高度的鰭片的高度差為所述第一硬掩膜層的厚度。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體材料層為S1、SiC或SiGe層。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括在所述鰭片上形成環(huán)繞柵極的步驟。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述方法還包括在所述環(huán)繞柵極兩側(cè)形成源漏的步驟。
【文檔編號】H01L21/336GK103681272SQ201210324460
【公開日】2014年3月26日 申請日期:2012年9月4日 優(yōu)先權(quán)日:2012年9月4日
【發(fā)明者】鮑宇 申請人:中芯國際集成電路制造(上海)有限公司