專利名稱：采用應力記憶技術制造半導體器件的方法
技術領域：
本發(fā)明構思涉及一種采用應力記憶技術(SMT)制造半導體器件的方法。
背景技術：
為了改善金屬氧化物半導體(MOS)晶體管的性能，可以提高MOS晶體管的溝道區(qū)的導電性。例如，可以改變溝道區(qū)的晶格結構，以增加電荷載流子的遷移率并且從而提高溝道區(qū)的導電性。應力記憶技術(SMT)是可用于改變溝道區(qū)的晶格結構的技術之一。具體而言，SMT需要在即將形成MOS晶體管的溝道的溝道區(qū)附近形成非晶區(qū)以及在應力誘導層位于非晶區(qū)上的時間對非晶區(qū)進行退火。因此，非晶區(qū)在由應力誘導層施加應力于其上的狀態(tài)下再結晶。結果，形成變形的晶體。變形的晶體保持其變形狀態(tài)，即使在去除應力誘導層之后亦如此。從而，可認為應力被記憶在變形的晶體中。變形的晶體在溝道區(qū)上起到應激物(stressor)的作用，其影響溝道區(qū)的晶格結構，從而增加電荷載流子的遷移率。同時，在SMT的再結晶工藝期間，因為非晶區(qū)在由應力誘導層在其中誘發(fā)的應力之下再結晶，所以晶體往往沿著各個晶向以不同的速率生長。例如，在再結晶工藝中，晶體生長速率可以在〈001〉晶向上大于在〈110〉晶向上。在此情形下，晶體生長的夾斷點可出現在(111)晶面附近，從而產生堆疊錯誤，即產生缺陷區(qū)。暈圈硼偏析(halo boronsegregation)可出現在缺陷區(qū)，引起諸如期望的閾值電壓的降低以及不期望的截止漏電流量的問題。

發(fā)明內容
根據本發(fā)明構思的一個方面，提供一種制造半導體器件的方法，該方法包括:提供具有襯底以及在襯底的上部的柵電極的結構；將摻雜非晶源/漏區(qū)分別形成至柵電極的兩偵牝使得非晶源/漏區(qū)越過襯底的溝道區(qū)而彼此間隔開；以及隨后對襯底進行退火，以使摻雜非晶源/漏區(qū)再結晶，并且其中摻雜非晶源/漏區(qū)至少通過將雜質注入襯底中形成，雜質將減小襯底的退火期間在不同的晶向上晶體生長速率之間的差異。根據本發(fā)明構思的另一個方面，提供一種制造半導體器件的方法，該方法包括:提供襯底以及在襯底的上部設置的柵電極，使得襯底具有分別位于柵電極的兩側的源/漏區(qū)以及夾設在源/漏區(qū)之間的溝道區(qū)；通過在源/漏區(qū)中以在〈001〉和〈110〉兩個晶向上實質上相同的速率生長晶體而在襯底的溝道區(qū)中誘發(fā)應力，〈001〉和〈110〉晶向分別實質上垂直于襯底的上表面和平行于襯底的上表面，并且其中在溝道區(qū)中誘發(fā)應力包括:非晶化源/漏區(qū)以形成非晶源/漏區(qū)，以及隨后對非晶源/漏區(qū)進行使非晶源/漏區(qū)再結晶的固相外延(SPE)生長工藝。根據本發(fā)明構思的再一個方面，提供一種制造半導體器件的方法，該方法包括:提供襯底以及在襯底的上部的柵電極，使得襯底具有位于柵電極兩側的源/漏區(qū)；執(zhí)行使源/漏區(qū)非晶化的預非晶化注入(PAI)工藝；將(:或N注入非晶化的源/漏區(qū)中；形成覆蓋襯底的應力誘導層；隨后通過對襯底進行退火使非晶化的源/漏區(qū)再結晶；以及在襯底已經退火之后去除應力誘導層。根據本發(fā)明構思的又一個方面，提供一種制造半導體器件的方法，該方法包括:提供襯底以及在襯底的上部設置的柵電極，使得襯底具有位于柵電極兩側的源/漏區(qū)；通過在-20°c至-100°c的溫度范圍內將C或N注入源/漏區(qū)而非晶化源/漏區(qū)；在襯底之上形成應力誘導層；以及通過在應力誘導層設置在襯底之上的情況下對襯底進行退火而使非晶化的源/漏區(qū)再結晶。


通過以下參照附圖對優(yōu)選實施方式的詳細說明，本發(fā)明構思的以上和其它方面和特征將變得更為明顯，在附圖中:圖1為根據本發(fā)明構思的制造半導體器件的方法的第一實施方式的流程圖；圖2至圖8和圖10為中間結構的截面圖，并且一起示出了根據本發(fā)明構思的制造半導體器件的方法的第一實施方式的示例；圖9是曲線圖，出于比較的目的，示出在圖7所示的方法的步驟期間以及在類似方法(但其省去后PAI摻雜工藝)的相應步驟期間〈001〉固相外延(SPE)晶體生長速率；圖11為根據本發(fā)明構思的制造半導體器件的方法的第二實施方式的流程圖；圖12為在根據本發(fā)明構思的制造半導體器件的方法的第二實施方式中由主要(essential)工藝形成的中間結構的截面圖；以及圖13至圖16為中間結構的截面圖，并且一起示出了根據本發(fā)明構思的制造半導體器件的方法的第三實施方式。
具體實施例方式下面參照附圖更全面地描述本發(fā)明構思的不同實施方式以及實施方式的示例。在附圖中，以截面示出的元件、層以及區(qū)域(例如，注入區(qū))的尺寸和相對尺寸以及形狀可能為了清晰起見而夸大。特別地，半導體器件以及在其制造過程期間制造的中間結構的截面圖示是示意性的。此外，在所有附圖中相同的附圖標記被用于表示相同的元件。還應理解的是，即使一個元件或層直接形成在另一個元件或層上,如圖中所示,如果該元件或層被描述為位于所述另一元件或層“上”或“之上”，則這樣的描述不僅包括該元件或層直接形成在所述另一元件或層上的所示情形，而且包括存在中間元件或層的情形。這里出于描述本發(fā)明構思的特定示例或實施方式的目的而使用的其它術語應結合上下文理解。例如，術語“包括”在本說明書中使用時表明存在所述特征或者工藝，但是不排除存在或增加特征或工藝?，F將參照圖1至圖10描述根據本發(fā)明構思的制造半導體器件的方法的第一實施方式。
參照圖1和圖2，提供其上具有柵電極120的襯底100 (SlOO)0柵電極120位于襯底的溝道區(qū)II上面，并且襯底100的源/漏區(qū)I位于溝道區(qū)II的兩側，從而位于柵電極120的兩側。在所述方法的這個步驟SlOO的更具體示例中，柵極絕緣膜圖案110、柵電極120以及柵極掩模膜圖案130形成在襯底100上，然后間隔膜135保形地形成在襯底100上，S卩，與包括柵電極120和柵極掩模膜圖案130的下層形貌保形。在該方面，襯底100可以是(SP，可以是，但是不限于)P型襯底、體娃襯底(bulk silicon substrate)或者絕緣體上娃襯底。柵極絕緣膜圖案110可以由娃氧化物、娃氮化物、SiON、GexOyNz、GexSiyOz、高k材料或者這些材料中各種材料的疊層(層的堆疊)形成。高k材料的示例包括(但是再一次不限于)HfO2, ZrO2, A1203、Ta2O5、鉿硅酸鹽、鋯硅酸鹽以及這些材料中各種材料的疊層。柵電極120可以是多晶S1、多晶SiGe、摻雜有雜質的多晶S1、金屬(諸如Ta、Mo、Ru或Ni)或金屬硅化物(諸如TaSiN或NiSi)或者TaN或TiN的單一膜、或者這些材料中各種材料的疊層。柵極掩模膜圖案130可以包括硅氧化物或硅氮化物。間隔膜135可包括硅氮化物。參照圖1和圖3，接下來，執(zhí)行預非晶化注入(PAI)工藝，以使源/漏區(qū)I非晶化(SllO)0具體而言，在此實施方式中，將Ge或Si注入源/漏區(qū)I中，從而形成非晶區(qū)140。此時，柵極掩模膜圖案130保護柵電極120。此外，間隔膜135的沿著柵電極120的側壁延伸的那些部分實質上防止Ge或Si被注入到溝道區(qū)II。然而，注入源/漏區(qū)I中的某些Ge或Si傾向于在襯底100中橫向擴散。因此，襯底100的部分溝道區(qū)II (具體而言，溝道區(qū)II的與源/漏區(qū)I相鄰的部分)可由于PAI工藝而非晶化。鑒于此，為了最小化在PAI工藝期間注入雜質的橫向擴散，優(yōu)選地以IOKeV至35KeV的注入能量注入Ge或Si。S卩，可控制PAI工藝的能量水平以最小化溝道區(qū)II的非晶化。參照圖1和圖4，接下來，將C或N注入非晶化的源/漏區(qū)I中(S120)。即，在根據本發(fā)明構思的制造半導體器件的方法的第一實施方式中，在源/漏區(qū)I中形成非晶區(qū)140(參見圖3)之后，將附加雜質注入源/漏區(qū)I中，從而形成摻雜非晶區(qū)143。在此情形下，同樣，優(yōu)選地以IOKeV至15KeV的注入能量執(zhí)行注入工藝，以最少化C或N橫向擴散到溝道區(qū)II中。此外，在此實施方式的一個示例中，以1E14至5E15原子/cm2的劑量注入C或N，其原因在下文描述。此外，可以執(zhí)行附加注入工藝，使得C或N的濃度在整個摻雜非晶區(qū)143中為均勻的。然而，本發(fā)明構思不限于此。例如，在每個摻雜非晶區(qū)143的上部分的C或N濃度可以不同于在其下部分的濃度。即，C或N的劑量可被控制以在每個摻雜非晶區(qū)143中產生C或N的濃度的所需梯度。例如，所述劑量可被控制使得每個摻雜非晶區(qū)143的上部分具有比其下部分更高的C或N濃度。進一步而言，如圖3和圖4所示，在此實施方式中，摻雜非晶區(qū)143形成至與非晶區(qū)140相同的深度。然而，本發(fā)明構思不限于此。而是，可以僅摻雜每個非晶區(qū)140的上部分，以形成摻雜非晶區(qū)143。此外，本發(fā)明構思可應用于制造η溝道金屬氧化物半導體(nMOS)晶體管。在本發(fā)明構思的此應用的一示例中，光致抗蝕劑圖案形成在襯底100上以覆蓋襯底的除了即將構成晶體管的nMOS區(qū)的那些區(qū)域之外的所有區(qū)域(即，光致抗蝕劑圖案形成為覆蓋襯底100的即將構成P溝道金屬氧化物半導體(PMOS)區(qū)的那些區(qū)域)。然而，典型的光致抗蝕劑在-100°C或以下的溫度硬化，并且難以去除硬化的光致抗蝕劑。因此，C或N注入工藝優(yōu)選地在高于-1oo°c的溫度下執(zhí)行。參照圖5，接下來，在制造nMOS器件的這個示例中，在源/漏區(qū)I上執(zhí)行離子注入工藝，以用η型雜質(例如As或P)摻雜非晶區(qū)143，即源/漏區(qū)I。在這一點上，如果以超過5Ε15原子/cm2的劑量注入了 C或N (S120)，則注入的C或N會使具有η型雜質的源/漏區(qū)I的激活(飽和)被抑制。因此，如上所述，優(yōu)選地以1Ε14至5Ε15原子/cm2的劑量注入C或N，以確保源/漏區(qū)I被激活。注意，如通過以上描述應該清楚的是，本發(fā)明構思不限于包括S/D離子注入工藝的方法，如參照圖5所示和所述的。在本發(fā)明構思的另一示例中，可代替地執(zhí)行輕摻雜漏(LDD)離子注入工藝，使得每個源/漏區(qū)I具有LDD結構。在任何情形下，參照圖1和圖6所示，接下來，應力誘導層160 (保形地)形成在襯底100上，即覆蓋間隔膜135 (操作S130)。此外，在形成應力誘導層160之前，可在間隔膜135上(保形地)形成緩沖氧化物膜150。因此，在此情形下，應力誘導層160形成在緩沖氧化物膜150上。而且，緩沖氧化物膜150和應力誘導層160可通過諸如原子層沉積(ALD)或化學氣相沉積(CVD )的沉積工藝形成。此外，應力誘導層160由能夠對溝道區(qū)II施加張應力的材料形成。而且，在此示例中，緩沖氧化物膜150由相對于應力誘導層160的材料具有高蝕刻選擇性的材料形成，從而緩沖氧化物膜150能夠在去除應力誘導層160時用作蝕刻停止膜。另外，緩沖氧化物膜150可防止柵電極120和間隔膜135在去除應力誘導層160期間受到破壞。因此，在將所述方法應用于形成nMOS器件的一示例中，緩沖氧化物膜150由硅氧化物形成，并且應力誘導層160由硅氮化物形成。然而，應力誘導層160可由硅氮化物之外的其它材料形成。參照圖1和圖7至圖9，接下來，對襯底100進行退火，以使源/漏區(qū)I再結晶(S140)。例如，對襯底100進行固相外延(SPE)非熔工藝，其中在相對低的溫度下對襯底進行退火。更具體而言，可以在450°C至800°C范圍內的溫度并且在隊、4和02的氣氛中對襯底100進行退火，例如，從而在保持區(qū)域的固相的同時使摻雜非晶區(qū)143結晶。因此，在如上所述的制造nMOS器件的示例中，摻雜非晶區(qū)143再結晶為η型半導體膜145，其每一個為nMOS晶體管的源極/漏極。另外，此時，在區(qū)域143再結晶的同時，應力誘導層160對摻雜非晶區(qū)143施加應力。所述應力使晶體變形，并且晶體保持變形，而與應力誘導層160隨后是否被去除無關。即，半導體膜145記住了由應力誘導層160施加于非晶區(qū)143上的應力。在此實施方式的一示例中，SPE工藝導致襯底100的Si與注入襯底100中的C結合并且從而形成SiC。晶體SiC在〈110〉方向上具有小于非晶Si的晶格常數。因此，源/漏區(qū)I以及更具體為半導體膜145收縮，結果持續(xù)地施加張應力至二者之間的溝道區(qū)II。這進而改變溝道區(qū)II的晶格結構。如上文解釋的，改變的晶格結構增加了電荷載流子的遷移率，從而使最終半導體器件的性能增強。然而，作為SMT的部分，通過SPE工藝在摻雜非晶區(qū)143中形成的晶體可在各個方向上以不同的速率生長。例如，參照圖8，在〈001〉方向垂直于襯底100的表面并且〈110〉方向實質上平行于襯底100的上表面的情形下，晶體生長速率在〈001〉方向上可高于在〈110〉方向上。結果，晶體生長的夾斷點可出現在(111)晶面附近，導致諸如堆疊錯誤的缺陷。然而，在根據本發(fā)明構思的制造半導體器件的方法的第一實施方式中，在摻雜非晶區(qū)143通過SPE工藝再結晶時，因為摻雜非晶區(qū)143包含C或N，所以半導體膜中的這種缺陷可避免產生。參照圖9，線A代表在襯底的通過PAI工藝采用Si形成的非晶區(qū)進行了 SPE工藝的快速熱退火(RTA)而沒有在PAI工藝之后對非晶區(qū)摻雜的情形下，在〈001〉方向上的晶體生長速率。線B代表根據本發(fā)明構思的一個方面的，在襯底的通過類似的PAI工藝采用Si形成的非晶區(qū)進行了相同的SPE工藝的RTA但其中在PAI工藝與RTA工藝之間用C摻雜非晶區(qū)的情形下，在〈001〉方向上的晶體生長速率。如圖9的曲線所示，當持續(xù)進行RTA達30秒時，不包含任何C雜質的非晶區(qū)在〈001〉方向上的晶體生長速率(由線A代表)為大約
1.4nm/秒，而摻雜非晶區(qū)在〈001〉方向上的晶體生長速率(由線B代表)為大約0.6nm/秒。因此，這些結果表明，相比于其中執(zhí)行SPE工藝但是省去摻雜(C注入)工藝的類似方法，根據本發(fā)明構思的一個方面的C注入的附加步驟使〈001〉方向上的晶體生長速率減低了大約60%。因此，這表明根據本發(fā)明構思的制造半導體器件的方法的第一實施方式可減少晶體生長速率在〈001〉方向和〈110〉方向之間的差異，從而減少晶體缺陷。在這一點上，圖8示出了 SPE工藝怎樣以晶體生長在(111)晶面附近不夾斷的方式進行。此外，本發(fā)明人已經確認，這些結果類似于即使在再結晶期間不存在應力誘導層160仍將發(fā)生的結果。隨后，如圖1和圖10所示，可去除應力誘導層160 (S150)。在這一點上，應力誘導層160可通過采用H3PO4的濕法蝕刻而去除?？商娲?，應力誘導層160可通過干法蝕刻而去除。在任一情形下，由于緩沖氧化物膜150與選擇用于應力誘導層160的材料之間的蝕刻選擇性，因此在去除應力誘導層160時，緩沖氧化物膜150起到蝕刻停止層的作用。接下來，可通過濕法蝕刻或干法蝕刻去除緩沖氧化物膜150。例如，緩沖氧化物膜150可通過采用HF溶液的濕法蝕刻工藝去除。但是，在第一實施方式的另一個示例中，應力誘導層160可留在襯底100上，如圖7所示，即，最終的半導體器件可包括應力誘導層160。現將參照圖2、圖5至圖7以及圖10至圖12描述根據本發(fā)明構思的制造半導體器件的方法的第二實施方式。為了簡化，以下的描述將主要集中在第一實施方式與第二實施方式之間的差異上。即，除非另外詳細描述，第二實施方式以與第一實施方式類似的方式執(zhí)行，并且第二實施方式可包括參照第一實施方式描述的所有變型?，F在參照圖2和圖11，提供包括在襯底100上的柵電極120的結構，使得襯底120具有位于柵電極120兩側的源/漏區(qū)I (S200)。
參照圖11和圖12，接下來，執(zhí)行PAI工藝(S210)，以使源/漏區(qū)I非晶化。在此實施方式中，PAI工藝包括將C或N注入源/漏區(qū)I中。優(yōu)選地，在_20°C至-100°C范圍內的溫度下執(zhí)行PAI工藝。選擇這樣的極低溫度范圍是因為如果在高于-20°C的溫度下注入C或N，則源/漏區(qū)I可能不非晶化；以及因為如果在低于-100°C的溫度下執(zhí)行PAI工藝，則光致抗蝕劑(例如，在工藝期間，其在此時覆蓋PMOS區(qū))可能硬化。此外，優(yōu)選地，PAI工藝以5KeV至IOKeV的注入能量執(zhí)行，以避免此時由于注入的C或N的橫向擴散引起的溝道區(qū)II的大部分非晶化。接下來，如參照圖5所示和所述的，可將η導電類型的雜質注入源/漏區(qū)I中(并且更具體地，注入摻雜非晶區(qū)143中)。在此情形下，優(yōu)選地，在先前的PAI工藝(S210)期間以1Ε14至5Ε15原子/cm2的劑量注入C或N，以確保源/漏區(qū)I被注入的η導電類型的雜質激活(充分飽和)，如先前結合第一實施方式所述的。參照圖6和圖11，應力誘導層160形成為覆蓋襯底100 (S220)。參照圖7和圖11，對襯底100進行退火，以使源/漏區(qū)I再結晶(S230)。參照圖10和圖11，可去除應力誘導層160 (S240)。但是，可替換地，應力誘導層160可留在襯底100上，如圖7所示，從而使半導體器件的最終結構包括應力誘導層160?，F將參照圖2、圖3以及圖13至圖16描述根據本發(fā)明構思的制造半導體器件的方法的第三實施方式。為了簡化，以下的描述將再次主要集中在第一實施方式與第三實施方式之間的差異上。參照圖2和圖3，提供包括在襯底100上的柵電極120的結構，使得襯底100具有位于柵電極120兩側的源/漏區(qū)I。此外，執(zhí)行PAI工藝，以使源/漏區(qū)I非晶化，從而形成非晶區(qū)140。接下來，參照圖13，將C或N僅注入每個非晶區(qū)140的部分中。例如，通過以相對低的注入能量執(zhí)行注入工藝，將C或N僅注入每個非晶區(qū)140的上區(qū)(參見圖3)。結果，未摻雜的非晶區(qū)140存在于摻雜非晶區(qū)143的下面。參照圖14，η導電類型的雜質可注入未摻雜非晶區(qū)140和摻雜非晶區(qū)143中。參照圖15，緩沖氧化物膜150和應力誘導層160依次形成在襯底100上。然后，在SPE工藝中對襯底100進行退火，以使源/漏區(qū)I再結晶，并且從而形成半導體膜145。因為摻雜非晶區(qū)143包含C或N，所以在由再結晶的摻雜非晶區(qū)143構成的半導體膜145的上部分中沒有產生缺陷。即，C或N在SPE工藝期間限制了〈001〉方向上的晶體生長速率，從而抑制了諸如堆疊錯誤的缺陷的形成。另一方面，在不包含C或N的非晶區(qū)140中，在SPE工藝期間晶體生長速率在〈001〉方向上大于在〈110〉方向上。結果，晶體生長可能在(111)晶面附近夾斷，導致缺陷區(qū)170的形成。然而，只有襯底100的溝道區(qū)II的與柵電極120相鄰的部分在半導體器件的操作期間形成半導體器件的晶體管的溝道。因此，缺陷區(qū)170不會使半導體器件的性能顯著降低，這是因為這些區(qū)域僅形成在半導體膜145的較低部分中。參照圖16，接下來，可去除應力誘導層160。在根據本發(fā)明構思的制造半導體器件的方法中，非晶源/漏區(qū)被再結晶，從而以增加溝道區(qū)中的電荷載流子遷移率的方式改變溝道區(qū)的晶格結構，并且通過減小源/漏區(qū)中在各個方向上的晶體生長速率之間的差異而抑制了再結晶步驟期間缺陷的形成。因此，實施本發(fā)明構思可消除諸如由于暈圈硼偏析引起的閾值電壓降低以及截止漏電流增加的問題。此外，這些效果和優(yōu)點即使在采用SMT的方法中也可以實現。最后，上文已經詳細描述了本發(fā)明構思的實施方式及其示例。然而，本發(fā)明構思可以以許多不同的形式實施，而不應解釋為限于上述實施方式。而且，這些實施方式被描述而使得本公開是完全且完整的，并且將本發(fā)明構思充分地傳達給本領域的技術人員。因此，本發(fā)明構思的真正精神和范圍不限于上述實施方式及示例，而是由隨附的權利要求限制。
權利要求
1.一種制造半導體器件的方法，所述方法包括: 提供包括襯底以及在所述襯底的上部的柵電極的結構，所述柵電極具有相反的兩側； 將摻雜非晶源/漏區(qū)分別形成至所述柵電極的所述兩側，使得所述非晶源/漏區(qū)越過所述襯底的溝道區(qū)而彼此間隔開；以及 隨后對所述襯底進行退火，以使所述摻雜非晶源/漏區(qū)再結晶，并且 其中，形成所述摻雜非晶源/漏區(qū)包括:將雜質注入所述襯底中，所述雜質減小在所述襯底的退火期間在不同的晶向上晶體生長速率之間的差異。
2.根據權利要求1所述的方法，其中形成所述摻雜非晶源/漏區(qū)包括:將C或N注入所述襯底中。
3.根據權利要求2所述的方法，其中注入C或N的能量水平處于5KeV至IOKeV的范圍之內。
4.根據權利要求2所述的方法，其中形成所述摻雜非晶源/漏區(qū)包括: 執(zhí)行預非晶化注入工藝，在所述預非晶化注入工藝中將Si或Ge注入所述襯底中，以形成所述襯底的非晶源/漏區(qū)；以及 隨后以C或N摻雜所述非晶源/漏區(qū)。
5.根據權利要求4所述的方法，其中注入Ge或Si的能量水平處于IOKeV至35KeV的范圍之內。
6.根據權利要求2所述的方法，其中形成所述摻雜非晶源/漏區(qū)包括:在將所述襯底的區(qū)域非晶化的預非晶化注入工藝中，將C或N注入所述襯底中。
7.根據權利要求2所述的方法，其中以1E14至5E15原子/cm2的劑量注入C或N，并且還包括將η導電類型雜質注入到所述摻雜非晶源/漏區(qū)中。
8.根據權利要求1所述的方法，其中所述襯底的退火是在450°C至800°C的溫度范圍內執(zhí)行。
9.根據權利要求1所述的方法，還包括:在對所述襯底進行退火之前，在所述襯底的所述摻雜非晶源/漏區(qū)之上形成應力誘導層，所述應力誘導層在所述摻雜非晶源/漏區(qū)的再結晶期間對所述摻雜非晶源/漏區(qū)施加應力。
10.根據權利要求9所述的方法，還包括:在所述摻雜非晶源/漏區(qū)已經再結晶之后，去除所述應力誘導層。
11.一種制造半導體器件的方法，所述方法包括: 提供包括襯底以及設置在所述襯底的上部的柵電極的結構，所述柵電極具有相反的兩偵牝其中所述襯底具有分別位于所述柵電極的所述兩側的源/漏區(qū)以及夾設在所述源/漏區(qū)之間的溝道區(qū)； 通過在所述源/漏區(qū)中以在〈001〉和〈110〉晶向上實質上相同的速率生長晶體而在所述襯底的所述溝道區(qū)中誘發(fā)應力，所述〈001〉和〈110〉晶向分別實質上垂直于所述襯底的上表面和平行于所述襯底的上表面， 其中在所述溝道區(qū)中誘發(fā)應力包括:非晶化所述源/漏區(qū)以形成非晶源/漏區(qū)，以及隨后對所述非晶源/漏區(qū)進行使所述非晶源/漏區(qū)再結晶的固相外延生長工藝。
12.根據權利要求11所述的方法，其中在所述溝道區(qū)中誘發(fā)應力包括:在執(zhí)行所述固相外延生長工藝之前，將C或N注入所述源/漏區(qū)中，并且所述固相外延生長工藝包括對所述襯底進行退火。
13.根據權利要求12所述的方法，其中注入C或N的能量水平處于5KeV至IOKeV的范圍之內。
14.根據權利要求12所述的方法，其中在所述溝道區(qū)中誘發(fā)應力包括: 執(zhí)行預非晶化注入工藝，在所述預非晶化注入工藝中將Si或Ge注入所述襯底中，以形成所述襯底的非晶源/漏區(qū)；以及 隨后以C或N摻雜所述非晶源/漏區(qū)。
15.根據權利要求14所述的方法，其中注入Ge或Si的能量水平處于IOKeV至35KeV的范圍之內。
16.根據權利要求12所述的方法，其中非晶化所述源/漏區(qū)包括預非晶化注入工藝，在所述預非晶化注入工藝中將C或N注入所述襯底的所述源/漏區(qū)中。
17.根據權利要求12所述的方法，其中以1E14至5E15原子/cm2的劑量注入C或N，并且還包括將η導電類型雜質注入到所述摻雜非晶源/漏區(qū)中。
18.根據權利要求11所述的方法，其中所述固相外延生長工藝包括在450°C至800°C的溫度范圍內對所述襯底進行退火。
19.根據權利要求11所述的方法，還包括:在執(zhí)行所述固相外延生長工藝之前，在所述襯底的所述摻雜非晶源/漏區(qū)之上形成應力誘導層，所述應力誘導層在所述摻雜非晶源/漏區(qū)的再結晶期間對所述非晶源/漏區(qū)施加應力。
20.根據權利要求19所述 的方法，還包括:在已經執(zhí)行固相外延生長工藝之后，去除所述應力誘導層。
全文摘要
本發(fā)明提供一種采用應力記憶技術制造半導體器件的方法。所述方法包括提供支撐柵電極的襯底；通過執(zhí)行預非晶化注入(PAI)工藝并且在PAI工藝中或與PAI工藝分離地將C或N注入源/漏區(qū)中而將位于柵電極兩側的源/漏區(qū)非晶化和摻雜；在襯底上形成引力誘導層以覆蓋非晶化的源/漏區(qū)；以及隨后通過對襯底進行退火而使源/漏區(qū)再結晶。然后，可去除應力誘導層。此外，在源/漏區(qū)已經非晶化之后可將C或N注入整個源/漏區(qū)中，或者僅注入非晶化的源/漏區(qū)的上部分。
文檔編號H01L21/8232GK103094207SQ20121033024
公開日2013年5月8日 申請日期2012年9月7日 優(yōu)先權日2011年11月4日
發(fā)明者金錫勛, 金相秀, 高鋌槿, 李善佶, 趙真英 申請人:三星電子株式會社