半導體器件制造方法
【專利摘要】本發(fā)明提供了一種假柵結(jié)構(gòu)的制造方法。本發(fā)明在假柵材料層之上形成了ONO結(jié)構(gòu)和頂層非晶硅層,首先以圖案化的頂層非晶硅層為掩膜對ONO結(jié)構(gòu)進行刻蝕,能夠精確地控制其尺寸和剖面形貌,使ONO結(jié)構(gòu)成為所期望的假柵材料層的掩膜,并且能夠控制ONO各層刻蝕速率和厚度;接著,以ONO結(jié)構(gòu)為掩膜刻蝕假柵材料層,同樣實現(xiàn)圖形的精確轉(zhuǎn)移,使得假柵關鍵尺寸和剖面形貌得到精確控制,使得后續(xù)形成的金屬柵極具有良好的粗糙度,保證了器件的性能及其穩(wěn)定性。
【專利說明】半導體器件制造方法
【技術領域】
[0001]本發(fā)明涉及半導體器件制造方法領域,特別地,涉及一種后柵工藝中的假柵制造方法。
【背景技術】
[0002]隨著晶體管尺寸的不斷縮小,HKMG(高K絕緣層和金屬柵極)技術已經(jīng)成為45nm以下半導體制程的必備技術。HKMG技術中,后柵工藝(Gate Last)方案被眾多業(yè)內(nèi)知名半導體企業(yè)廣泛看好,其中,已有企業(yè)(例如美國Intel公司)生產(chǎn)出基于后柵工藝的HKMG產(chǎn)品。所謂后柵工藝,指的是在晶體管制造工藝中,首先形成假柵(dummy gate),然后,進行例如間隙壁(spacer)的沉積和刻蝕,源漏注入等工藝以形成源漏區(qū)域,在完成晶體管柵極之外的部件的制造以后,去除假柵,在假柵所在位置形成晶體管柵極。假柵通常為形成于二氧化硅層上的非晶硅或多晶硅假柵,而HKMG技術中最終形成的晶體管柵極為金屬柵極。
[0003]目前看來,后柵工藝具有一些獨特的優(yōu)勢,例如,克服了高溫工藝負面影響,尤其是在金屬柵材料選擇上避開高溫限制,另外,后柵工藝有助于大幅提高晶體管溝道應力,對提高PFETs性能尤其有效。但是,現(xiàn)有的后柵工藝面對如下問題還存在困難,例如超細線條(45nm以下)的形成,柵極的關鍵尺寸(Critical Dimension)和剖面形貌(Profile)的精確控制,硬掩膜結(jié)構(gòu)的剖面形貌和剩余厚度控制,等等。因此,需要一種新的后柵工藝,尤其是假柵形成工藝,來解決上面所述的難題,從而更好地解決晶體管制造過程中的問題,確保晶體管性能。
【發(fā)明內(nèi)容】
[0004]本發(fā)明提供一種晶體管后柵工藝中的假柵制造方法,其避免了現(xiàn)有后柵工藝的缺陷。
[0005]根據(jù)本發(fā)明的一個方面,本發(fā)明提供一種半導體器件制造方法,其包括如下步驟:
[0006]提供半導體襯底,在該半導體襯底上依次形成假柵柵極氧化層和假柵材料層;
[0007]在所述假柵材料層之上形成ONO結(jié)構(gòu),其從下至上包括第一氧化物層,氮化物層,
第二氧化物層;
[0008]在所述ONO結(jié)構(gòu)之上形成頂層非晶硅層;
[0009]在所述頂層非晶硅層之上形成圖案化光刻膠層;
[0010]以所述圖案化光刻膠層為掩膜,對所述頂層非晶硅層進行刻蝕,刻蝕停止在所述ONO結(jié)構(gòu)的最上層;
[0011]以所述圖案化光刻膠層以及剩余的所述頂層非晶硅層為掩膜,對所述ONO結(jié)構(gòu)進行刻蝕,刻蝕停止在所述假柵材料層的上表面上;
[0012]去除所述圖案化光刻膠層;
[0013]對所述假柵材料層進行刻蝕,刻蝕停止在所述假柵柵極氧化層的上表面上,形成所需要的假柵結(jié)構(gòu)。
[0014]根據(jù)本發(fā)明的一個方面,所述假柵材料層的材料為非晶硅,厚度為900-1200埃;所述假柵柵極氧化層的材料為二氧化硅,厚度為20-40埃。
[0015]根據(jù)本發(fā)明的一個方面,所述第一氧化物層為SiO2,其厚度為100埃,所述氮化物層為Si3N4,其厚度為200埃,所述第二氧化物層為SiO2,其厚度為500-800埃。
[0016]根據(jù)本發(fā)明的一個方面,對所述ONO結(jié)構(gòu)進行刻蝕,分為三個不同階段,分別刻蝕所述第二氧化物層、所述氮化物層和所述第一氧化物層。
[0017]根據(jù)本發(fā)明的一個方面,所述頂層非晶硅層的厚度為400-600埃。
[0018]根據(jù)本發(fā)明的一個方面,對所述假柵材料層進行刻蝕具體包括:以剩余的所述頂層非晶硅層和所述ONO結(jié)構(gòu)為掩膜,對所述假柵材料層進行刻蝕,刻蝕停止在所述假柵柵極氧化層的上表面上,同時,剩余的所述頂層非晶硅層也在該步驟中被完全除去。
[0019]根據(jù)本發(fā)明的一個方面,在形成所述假柵結(jié)構(gòu)之后,依次進行如下步驟:
[0020]柵極間隙壁的沉積和刻蝕;
[0021]自對準地形成LDD區(qū)域、Halo結(jié)構(gòu)和源漏區(qū)域;
[0022]形成源漏區(qū)域接觸;
[0023]形成中間介質(zhì)層,進行CMP工藝。
[0024]根據(jù)本發(fā)明的一個方面,在形成中間介質(zhì)層,進行CMP工藝之后,去除所述假柵以及所述假柵下方的所述假柵柵極氧化層,以在所述中間介質(zhì)層中形成柵極凹槽;然后,在所述柵極凹槽中依次沉積高K柵絕緣材料和金屬柵極材料,并進行CMP工藝,從而形成了高K柵絕緣層和金屬柵極,完成HKMG工藝的制造過程。
[0025]本發(fā)明的優(yōu)點在于:本發(fā)明在假柵材料層之上形成了 ONO結(jié)構(gòu)和頂層非晶硅層,首先,以圖案化的頂層非晶硅層為掩膜對ONO結(jié)構(gòu)進行刻蝕,能夠精確地控制其尺寸和剖面形貌,使ONO結(jié)構(gòu)成為所期望的假柵材料層的掩膜,并且能夠控制ONO各層最終厚度;接著,以ONO結(jié)構(gòu)為掩膜刻蝕假柵材料層,同樣實現(xiàn)圖形的精確轉(zhuǎn)移,使得假柵關鍵尺寸和剖面形貌得到精確控制,使得后續(xù)形成的金屬柵極具有良好的粗糙度,有利于之后間隙壁沉積和刻蝕,以及硅化物形成、CMP等工藝的順利進行,保證了器件的性能及其穩(wěn)定性。另外,本發(fā)明的技術方案適用于亞45nm的技術帶,不僅適合于工廠的大規(guī)模生產(chǎn),也適合于實驗室的先導工藝開發(fā),通過部分優(yōu)化,具備向更先進制造技術升級轉(zhuǎn)移的能力。
【專利附圖】
【附圖說明】
[0026]圖1-8本發(fā)明提供的半導體器件制造方法流程示意圖。
【具體實施方式】
[0027]以下,通過附圖中示出的具體實施例來描述本發(fā)明。但是應該理解,這些描述只是示例性的,而并非要限制本發(fā)明的范圍。此外,在以下說明中,省略了對公知結(jié)構(gòu)和技術的描述,以避免不必要地混淆本發(fā)明的概念。
[0028]本發(fā)明提供一種半導體器件制造方法,特別地涉及后柵工藝中的假柵制造方法,其克服了現(xiàn)有后柵工藝中的一些難題。下面,參見附圖1-8,將詳細描述本發(fā)明提供的半導體器件制造方法。[0029]首先,參見附圖1,在半導體襯底10上依次形成假柵柵極氧化層11和假柵材料層
12。其中,本實施例中采用了單晶硅襯底,可選地,也可采用鍺襯底或者其他合適的半導體襯底。假柵柵極氧化層11可以通過熱氧化方式形成,材料可以是SiO2,其厚度優(yōu)選為20-40埃。假柵材料層12優(yōu)選為非晶硅層,可選地為多晶硅層,采用LPCVD工藝形成,其厚度優(yōu)選為 900-1200 埃。
[0030]接著,參見附圖2,在假柵材料層12之上依次形成第一氧化物層13,氮化物層14,第二氧化物層15,其中,第一氧化物層13,氮化物層14和第二氧化物層15形成了 ONO結(jié)構(gòu)。第一氧化物層13可以是SiO2,采用PECVD工藝形成,其厚度為100埃。氮化物層14可以是Si3N4,采用LPCVD工藝形成,其厚度為200埃。第二氧化物層15可以是SiO2,采用PECVD工藝形成,其厚度為500-800埃。
[0031]接著,參見附圖3,在ONO結(jié)構(gòu)之上,形成頂層非晶硅層16。其中,頂層非晶硅層16采用LPCVD工藝形成,頂層非晶硅層16的厚度為400-600埃。
[0032]之后,參見附圖4,在頂層非晶硅層16之上形成圖案化光刻膠層17。該步驟具體包括:首先全面性涂敷一層光刻膠,然后,采用浸潤式光刻或者電子束(eBeam)直寫光刻對光刻膠層進行曝光,形成圖案化光刻膠層17,圖案化光刻膠層17具有小于45nm的線條尺寸。
[0033]接著,參見附圖5,以圖案化光刻膠層17為掩膜,對頂層非晶硅層16進行刻蝕。該步刻蝕工藝可以采用等離子干法刻蝕,刻蝕停止在ONO結(jié)構(gòu)的最上層,也即第二氧化物層15的上表面上。
[0034]接著,參見附圖6,以圖案化光刻膠層17以及剩余的頂層非晶硅層16為掩膜,對ONO結(jié)構(gòu)進行刻蝕。該步刻蝕工藝可以分為三個不同階段,分別刻蝕第二氧化物層15、氮化物層14和第一氧化物層13,刻蝕最終停止在假柵材料層12的上表面上。
[0035]接著,參見附圖7,去除圖案化光刻膠層17。采用濕法清洗的方式,例如SPM/APM(SPM,H2SO4, H2O2和H2O的混合物;APM,NH4OH, H2O2和H2O的混合物),將剩余的圖案化光刻膠層17清洗除去。
[0036]接著,參見附圖8,對假柵材料層12進行刻蝕,停止在假柵柵極氧化層11的上表面上。該步刻蝕以剩余的頂層非晶硅層16和ONO結(jié)構(gòu)為掩膜,對假柵材料層12進行刻蝕,由于頂層非晶硅層16的材料與假柵材料層12的材料相同,例如均為非晶硅,在該步刻蝕中頂層非晶硅層16也會被完全除去,因此,不需要采用額外的后續(xù)步驟去除頂層非晶硅層16。通過此步驟刻蝕,即可實現(xiàn)假柵的制造,其中,假柵堆棧包括了假柵材料層12和其上的ONO結(jié)構(gòu)。
[0037]在假柵形成之后,可以進行晶體管其余部件的制造,例如,柵極間隙壁(spacer)的沉積和刻蝕,自對準地形成LDD區(qū)域、Halo結(jié)構(gòu)、源漏區(qū)域,形成源漏接觸,形成中間介質(zhì)層,進行CMP工藝等等。在完成上述部件制造之后,去除假柵以及假柵下方的假柵柵極氧化層,這樣,在中間介質(zhì)層中形成了柵極凹槽,然后,在柵極凹槽中依次沉積高K柵絕緣材料和金屬柵極材料,并進行CMP工藝,從而形成了高K柵絕緣層和金屬柵極,完成HKMG工藝的制造過程。
[0038]至此,已經(jīng)完全描述了本發(fā)明提供的制造方法。本發(fā)明在假柵材料層之上形成了ONO結(jié)構(gòu)和頂層非晶硅層,首先以圖案化的頂層非晶硅層為掩膜對ONO結(jié)構(gòu)進行刻蝕,能夠精確地控制其尺寸和剖面形貌,使ONO結(jié)構(gòu)成為所期望的假柵材料層的掩膜,并且能夠控制ONO各層刻蝕速率和厚度;接著,以ONO結(jié)構(gòu)為掩膜刻蝕假柵材料層,同樣實現(xiàn)圖形的精確轉(zhuǎn)移,使得假柵關鍵尺寸和剖面形貌得到精確控制,使得后續(xù)形成的金屬柵極具有良好的粗糙度(Line Edge Roughens,LER),保證了器件的性能及其穩(wěn)定性,同時,還為后續(xù)柵極間隙壁、CMP工藝以及假柵去除等工藝的順利進行提供了保障。另外,本發(fā)明的技術方案適用于亞45nm的技術帶,不僅適合于工廠的大規(guī)模生產(chǎn),也適合于實驗室的先導工藝開發(fā),通過部分優(yōu)化,具備向更先進制造技術(如22nm以下技術帶)升級轉(zhuǎn)移的能力。
[0039]以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是,這些實施例僅僅是為了說明的目的,而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。不脫離本發(fā)明的范圍,本領域技術人員可以做出多種替換和修改,這些替換和修改都應落在本發(fā)明的范圍之內(nèi)。
【權(quán)利要求】
1.一種半導體器件制造方法,其特征在于,包括如下步驟: 提供半導體襯底,在該半導體襯底上依次形成假柵柵極氧化層和假柵材料層; 在所述假柵材料層之上形成ONO結(jié)構(gòu),其從下至上包括第一氧化物層,氮化物層,第二氧化物層; 在所述ONO結(jié)構(gòu)之上形成頂層非晶硅層; 在所述頂層非晶硅層之上形成圖案化光刻膠層; 以所述圖案化光刻膠層為掩膜,對所述頂層非晶硅層進行刻蝕,刻蝕停止在所述ONO結(jié)構(gòu)的最上層; 以所述圖案化光刻膠層以及剩余的所述頂層非晶硅層為掩膜,對所述ONO結(jié)構(gòu)進行刻蝕,刻蝕停止在所述假柵材料層的上表面上; 去除所述圖案化光刻膠層; 對所述假柵材料層進行刻蝕,刻蝕停止在所述假柵柵極氧化層的上表面上,形成所需要的假柵結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的方法,其特征在于,所述假柵材料層的材料為非晶硅,其厚度為900-1200埃;所述假柵柵極氧化層的材料為二氧化硅,厚度為20-40埃。
3.根據(jù)權(quán)利要求1所述的方法,其特征在于,所述第一氧化物層為SiO2,其厚度為100埃,所述氮化物層為Si3N4,其厚度為200埃,所述第二氧化物層為SiO2,其厚度為500-800埃。
4.根據(jù)權(quán)利要求1所述的方法,其特征在于,對所述ONO結(jié)構(gòu)進行刻蝕,分為三個不同階段,分別刻蝕所述第二氧化物層、所述氮化物層和所述第一氧化物層。
5.根據(jù)權(quán)利要求1所述的方法,其特征在于,所述頂層非晶硅層的厚度為400-600埃。
6.根據(jù)權(quán)利要求1所述的方法,其特征在于,對所述假柵材料層進行刻蝕具體包括: 以剩余的所述頂層非晶硅層和所述ONO結(jié)構(gòu)為掩膜,對所述假柵材料層進行刻蝕,刻蝕停止在所述假柵柵極氧化層的上表面上,同時,剩余的所述頂層非晶硅層也在該步驟中被完全除去。
7.根據(jù)權(quán)利要求1所述的方法,其特征在于,在形成所述假柵結(jié)構(gòu)之后,依次進行如下步驟: 柵極間隙壁的沉積和刻蝕; 自對準地形成LDD區(qū)域、Halo結(jié)構(gòu)和源漏區(qū)域; 形成源漏區(qū)域接觸; 形成中間介質(zhì)層,進行CMP工藝。
8.根據(jù)權(quán)利要求7所述的方法,其特征在于,在形成中間介質(zhì)層,進行CMP工藝之后,去除所述假柵以及所述假柵下方的所述假柵柵極氧化層,以在所述中間介質(zhì)層中形成柵極凹槽;然后,在所述柵極凹槽中依次沉積高K柵絕緣材料和金屬柵極材料,并進行CMP工藝,從而形成了高K柵絕緣層和金屬柵極,完成HKMG工藝的制造過程。
【文檔編號】H01L21/28GK103681274SQ201210336478
【公開日】2014年3月26日 申請日期:2012年9月12日 優(yōu)先權(quán)日:2012年9月12日
【發(fā)明者】李春龍, 李俊峰, 閆江, 孟令款, 賀曉彬, 陳廣璐, 趙超 申請人:中國科學院微電子研究所