專利名稱：一種制作柵結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導體集成電路制造工藝技術(shù)領(lǐng)域，具體涉及一種制作柵結(jié)構(gòu)的方法。
背景技術(shù)：
集成電路工藝中，關(guān)鍵圖形如柵極的尺寸是衡量半導體器件性能的重要指標。柵結(jié)構(gòu)的形成一般采用光刻加刻蝕的方法，然而當柵極尺寸縮小至50nm以下時，即使采用分辨率增強技術(shù)(Resolution Enhancement Technology, RET),傳統(tǒng)的光刻手段也無法滿足工藝需求。
目前，45nm以下技術(shù)代的關(guān)鍵層次的光刻會采用浸沒式(Emersion)光刻或雙重圖形化(Double Patterning)。這些技術(shù)需要昂貴的設(shè)備或特別的工藝流程,成本高,工藝復雜，難度大。例如浸沒式光刻，米用ArF (193nm)光刻機應(yīng)用于45nm以下技術(shù)代的產(chǎn)品中，在保證景深(DOF)的情況下，必須使用介質(zhì)(例如，水)以提高數(shù)值孔徑(NA)，這種技術(shù)稱為浸沒式光刻。ArF光刻機的價格比普通的要高出約50%，這對生產(chǎn)商來說是一筆不小的投入，另外光刻工藝過程的生產(chǎn)成本也較高。雙重圖形化技術(shù)是為了彌補普通光刻機能力的不足，利用高精度的對準，進行兩次曝光、工藝；第一次曝光、工藝形成部分圖形，第二次曝光、工藝則形成余下部分的圖形，這樣，能使光刻精度提高一倍，該技術(shù)一般應(yīng)用于32nm以下技術(shù)代；由于進行了兩次光刻、工藝，成本增加；同時工藝受對準精度的影響，穩(wěn)定性不足；
因此，發(fā)明一種新的柵結(jié)構(gòu)制作方法，尤其是可以適用于制作較小尺寸柵結(jié)構(gòu)的方法，一直是本領(lǐng)域技術(shù)人員想要解決的技術(shù)問題。

發(fā)明內(nèi)容
本發(fā)明提供了一種制作柵結(jié)構(gòu)的方法，該方法包括
提供襯底；在所述襯底之上形成柵電介質(zhì)層；在所述柵電介質(zhì)層之上沉積一層犧牲層；刻蝕所述犧牲層形成暴露出所述柵電介質(zhì)層的溝槽，再在所形成的結(jié)構(gòu)表面沉積柵導電層；通過各向異性刻蝕工藝從上往下對所述柵導電層進行刻蝕直至暴露所述犧牲層；去除所述的犧牲層獲得柵結(jié)構(gòu)。上述技術(shù)方案的本發(fā)明的方法，采用側(cè)墻形成工藝實現(xiàn)了柵結(jié)構(gòu)的制作，尤其適合制作較小尺寸的柵結(jié)構(gòu)，特別是較小尺寸的雙柵結(jié)構(gòu)。具體來說，本發(fā)明的方法，只需要使用常規(guī)的光刻、刻蝕手段就可以制作較小尺寸的柵結(jié)構(gòu)。首先，所述柵導電層的厚度決定了最后制得的柵結(jié)構(gòu)的線寬。采用本發(fā)明的方法，柵結(jié)構(gòu)的尺寸不直接依賴于傳統(tǒng)的柵圖形化光刻工藝，而依賴于柵導電層的厚度以及各向異性刻蝕工藝的控制。降低柵導電層的厚度就能制作出較小尺寸或者說較小線寬的柵結(jié)構(gòu)，這對于45nm技術(shù)代以下尤其是32nm技術(shù)代以下的柵結(jié)構(gòu)制作工藝有著重要的意義,可使用常規(guī)的光刻、刻蝕手段，而不需要投入巨大的資金購置昂貴的浸沒式光刻機或采用高成本的雙曝光(雙重圖形化)工藝；
其次，所述的柵結(jié)構(gòu)形成于所述溝槽的內(nèi)側(cè)，也就是說，所述溝槽的位置決定了柵結(jié)構(gòu)的位置。采用各向異性刻蝕工藝自上而下刻蝕即可，無需光刻套準，可以達到自對準的效果。(不存在傳統(tǒng)的柵結(jié)構(gòu)圖形化，尤其是較小尺寸的柵結(jié)構(gòu)圖形化，光刻套準問題。)
再者，犧牲層的刻蝕步驟中，所述溝槽線寬相比柵結(jié)構(gòu)線寬大(一般來說，大得多)，對于形成溝槽的圖形化光刻工藝要求相對較低(相對于傳統(tǒng)的柵結(jié)構(gòu)的圖形化光刻工藝)，可以使用較為低端的光刻設(shè)備。在一個具體實施方案中，所述柵導電層的厚度為10nm-200nm。優(yōu)選的，所述柵導電層的厚度為10nm-100nm。更優(yōu)選的，10nm-80nm。更優(yōu)選的，10nm-60nm。更優(yōu)選的，10nm_50nmo
在一個具體實施方案中，所述的犧牲層的厚度為100nm-300nm。優(yōu)選的，所述的犧牲層的厚度為150nm-250nm。優(yōu)選的,所述的犧牲層的厚度為200nm。在一個具體實施方案中，在所述的各向異性刻蝕工藝中，當犧牲層暴露出來的時候，停止刻蝕，然后進行補充刻蝕(overetch)。在一個具體實施方案中，在去除所述犧牲層步驟中，所述犧牲層的刻蝕速率與所述柵導電層和柵電介質(zhì)層的刻蝕速率的比值都大于200。即選用與柵導電層和柵電介質(zhì)層相比具有較高腐蝕選擇比的材料制作犧牲層。優(yōu)選的，在去除所述犧牲層步驟中，所述犧牲層的刻蝕速率與所述柵導電層和柵電介質(zhì)層的刻蝕速率的比值都大于200。在一個具體實施方案中，所述的柵導電層采用多晶硅材料。所述的柵電介質(zhì)層采用氧化硅、氮化硅、氮氧化硅或高介電常數(shù)材料，或者氧化硅、氮化硅、氮氧化硅中任意一種包覆高介電常數(shù)材料形成的復合體。所述高介電常數(shù)材料是指介電常數(shù)大于3. 9以上的材料。所述柵電介質(zhì)層的厚度為3 300埃。在另一個優(yōu)選實施方案中，所述的犧牲層采用氮化硅材料。優(yōu)選的，所述去除犧牲層的步驟所采用的刻蝕溶液為熱磷酸溶液。所述熱磷酸溶液為本領(lǐng)域技術(shù)人員所熟知的半導體制造行業(yè)所使用的熱磷酸刻蝕溶液。


圖I-圖5示出了本發(fā)明實施例I的制作柵結(jié)構(gòu)方法的過程(剖面視圖)。
具體實施例方式圖I-圖5示出了本發(fā)明實施例I的制作柵結(jié)構(gòu)方法的過程(剖面視圖)。參見圖1，
提供襯底10 ;在襯底10之上形成柵電介質(zhì)層20 ;在柵電介質(zhì)層20之上沉積一層犧牲層30。襯底10為硅襯底，襯底10中形成了兩個器件隔離層11、12。兩個器件隔離層11、12 一般用于隔離襯底10中的NMOS區(qū)和PMOS區(qū)。器件隔離層是通過淺溝槽隔離(STI)方法來形成。兩個器件隔離層11、12之間形成了阱13。柵電介質(zhì)層一般采用氧化物、氮化物或者氮氧化物或復合體。本實施例中柵電介質(zhì)層20采用氧化硅。柵電介質(zhì)層20厚度約為200埃。犧牲層30采用氮化硅材料，犧牲層30的厚度決定了柵結(jié)構(gòu)的高度，本實施例中，犧牲層厚度約為200nm。參見圖2，
刻蝕犧牲層30形成暴露出柵電介質(zhì)層20的溝槽31。形成溝槽31的工藝，具體來說，首先在犧牲層30表面旋涂光刻膠，通過光刻定義出溝槽31的圖形，再通過刻蝕形成暴露出柵電介質(zhì)層20的溝槽31。 犧牲層30的刻蝕步驟中，所述溝槽31線寬相比待形成的柵結(jié)構(gòu)線寬大(一般來說，大得多)，對于形成溝槽31的圖形化光刻工藝要求相對較低(相對于傳統(tǒng)的柵結(jié)構(gòu)的圖形化光刻工藝)，可以使用較為低端的光刻、刻蝕設(shè)備。溝槽31的圖形取決于待形成的雙柵結(jié)構(gòu)的圖形以及位置，雙柵結(jié)構(gòu)圖形與雙柵之間的圖形合并之后即為溝槽31的圖形。參見圖3，
再在圖2所形成的結(jié)構(gòu)表面沉積柵導電層40。柵導電層40采用多晶硅材料，柵導電層40的厚度約50nm。柵導電層40的厚度決定了最后制得的柵結(jié)構(gòu)的線寬。柵結(jié)構(gòu)的尺寸不直接依賴于傳統(tǒng)的柵圖形化光刻工藝，降低柵導電層的厚度就能制作出較小尺寸或者說較小線寬的柵結(jié)構(gòu)。參見圖4，
通過各向異性刻蝕工藝從上往下對柵導電層40進行刻蝕直至暴露犧牲層30。當刻蝕到暴露氮化娃的時候，然后進行補充刻蝕(overetch)。如圖4所示，柵導電層40的橫向部分均被刻蝕，僅保留了溝槽31內(nèi)側(cè)的與犧牲層30同高的兩個縱向部分41、42，即雙柵結(jié)構(gòu)41、42。參見圖5，
采用熱磷酸溶液(溫度160C，濃度85%)去除犧牲層30獲得雙柵結(jié)構(gòu)41、42。以上所述實施例僅表達了本發(fā)明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發(fā)明專利范圍的限制。應(yīng)當指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。因此，本發(fā)明專利的保護范圍應(yīng)以所附權(quán)利要求為準。
權(quán)利要求
1.一種制作柵結(jié)構(gòu)的方法，該方法包括 提供襯底； 在所述襯底之上形成柵電介質(zhì)層； 在所述柵電介質(zhì)層之上沉積一層犧牲層； 刻蝕所述犧牲層形成暴露出所述柵電介質(zhì)層的溝槽，再在所形成的結(jié)構(gòu)表面沉積柵導電層； 通過各向異性刻蝕工藝從上往下對所述柵導電層進行刻蝕直至暴露所述犧牲層； 去除所述的犧牲層獲得柵結(jié)構(gòu)。
2.如權(quán)利要求I所述的方法，其特征在于 所述柵導電層的厚度為10nm-200nm。
3.如權(quán)利要求I所述的方法，其特征在于 所述的犧牲層的厚度為100nm-300nm。
4.如權(quán)利要求1-3中任意一項所述的方法，其特征在于 所述的柵導電層采用多晶硅材料。
5.如權(quán)利要求4所述的方法，其特征在于 所述的犧牲層采用氮化硅材料。
6.如權(quán)利要求5所述的方法，其特征在于 所述去除犧牲層的步驟所采用的刻蝕溶液為熱磷酸溶液。
7.如權(quán)利要求5所述的方法，其特征在于 所述的柵電介質(zhì)層采用氧化硅、氮化硅、氮氧化硅或高介電常數(shù)材料，或者氧化硅、氮化硅、氮氧化硅中任意一種包覆高介電常數(shù)材料形成的復合體。
全文摘要
本發(fā)明涉及一種制作柵結(jié)構(gòu)的方法，該方法包括提供襯底；在所述襯底之上形成柵電介質(zhì)層；在所述柵電介質(zhì)層之上沉積一層犧牲層；刻蝕所述犧牲層形成暴露出所述柵電介質(zhì)層的溝槽，再在所形成的結(jié)構(gòu)表面沉積柵導電層；通過各向異性刻蝕工藝從上往下對所述柵導電層進行刻蝕直至暴露所述犧牲層；去除所述的犧牲層獲得柵結(jié)構(gòu)。本發(fā)明的方法，采用側(cè)墻形成工藝實現(xiàn)了柵結(jié)構(gòu)的制作，尤其適合制作較小尺寸的柵結(jié)構(gòu)，特別是較小尺寸的雙柵結(jié)構(gòu)。
文檔編號H01L21/28GK102903623SQ201210353180
公開日2013年1月30日 申請日期2012年9月20日 優(yōu)先權(quán)日2012年9月20日
發(fā)明者儲佳 申請人:上海集成電路研發(fā)中心有限公司