專利名稱：高度集成的可編程非易失性存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高度集成的可編程非易失性存儲器及其制造方法，尤其涉及一種包含反熔絲和二極管或可變電阻和二極管的存儲裝置及其運行方法以及通過利用垂直空間可提高集成度的多個存儲單元的制造方法。
背景技術(shù)：
作為現(xiàn)有技術(shù)的韓國授權(quán)專利第0904771號涉及一種三維集成電路結(jié)構(gòu)及制作方法，所述三維集成電路結(jié)構(gòu)的特征在于包括具有多個器件的單晶半導(dǎo)體層；連接在所述單晶半導(dǎo)體層上下的單個或多個絕緣層；布置于所述絕緣層內(nèi)的配線與連接線，且所述配線與連接線直接或間接地連接所述多個器件。 又有現(xiàn)有技術(shù)即韓國公開專利第1997-0067848號涉及一種半導(dǎo)體存儲器元件及其制造方法，該半導(dǎo)體存儲器元件由存取字線信息的存取晶體管(access transistor) (T)和隨著存取晶體管(T)的運行而將通過位線存儲的信息進(jìn)行存儲的存儲節(jié)點電容器(C)以及向存儲節(jié)點電容器供應(yīng)電荷的充電晶體管(charge up transistor)構(gòu)成,從而可以向存儲節(jié)點電容器供應(yīng)持續(xù)的電荷，以此可以提高半導(dǎo)體存儲器元件的處理速度。通常，非易失性半導(dǎo)體存儲器為一種即使沒有電源供應(yīng)也能繼續(xù)保持存儲單元中所存信息的半導(dǎo)體存儲器。本發(fā)明所涉及的非易失性存儲器包括如下的存儲單元，即該存儲單元包括第一電極和第二電極之間的中間層為絕緣膜或可變電阻的結(jié)構(gòu)而構(gòu)成。當(dāng)構(gòu)成所述存儲單元的中間層為絕緣膜時，若通過向絕緣膜兩側(cè)的兩個電極(即，第一電極和第二電極)施加用于編程的高電壓以誘發(fā)擊穿，則出現(xiàn)阻抗路徑使絕緣膜由絕緣狀態(tài)變?yōu)閷?dǎo)通狀態(tài)。所述絕緣膜變成為反熔絲器件。所述絕緣膜若為導(dǎo)通狀態(tài)，則為編程狀態(tài)，可定義為存儲有數(shù)據(jù)“0”;若為絕緣狀態(tài)，則為未編程狀態(tài)，可定義為存儲為數(shù)據(jù)“ I ”。當(dāng)構(gòu)成所述存儲單元的中間層為可變電阻時，可變電阻可以是阻變材料或相變材料。當(dāng)構(gòu)成所述存儲單元的可變電阻為阻變材料時，若對可變電阻兩側(cè)的兩個電極(即，第一電極和第二電極)施加設(shè)置電壓(set voltage)以上的電壓，則所述可變電阻處于低阻態(tài)；若施加復(fù)位電壓(reset voltage)以上的電壓則所述可變電阻處于高阻態(tài)。因此可以定義為，當(dāng)所述可變電阻處于低阻態(tài)時，存儲有數(shù)據(jù)“1”，當(dāng)電阻處于高阻態(tài)時，存儲為“O”。阻變材料正在利用韓鈦礦(perowvskite)或過渡金屬氧化物、硫系化合物等多種材料進(jìn)行開發(fā)。利用阻變材料的存儲器可根據(jù)材料分為幾種種類。第一是將龐磁電阻材料(Colossal Magnetoresistance-CMR) > Pr1^CaxMnO3(PCMO)等材料插入到電極之間，以利用通過電場發(fā)生的電阻變化的情況。第二是將Nb205、Ti02、Ni0、Al203等二元(binary system)氧化物制造成具有非化學(xué)計量組成，以用為阻變材料。第三是硫系化合物(Chalcogenide)材料，其不像PRAM (phase change RAM)般通過高電流引起相變,而是維持非晶結(jié)構(gòu)的同時利用雙向開關(guān)(Ovonic switch)的閥值電壓變化所引起的電阻差異。第四是在SrTi03、SrZrO3等鐵電物質(zhì)中摻入鉻(Cr)或鈮(Nb)等以改變電阻狀態(tài)的方法。最后還有可編程金屬化單兀(ProgrammableMetallization Cell-PMC),其在GeSe等固體電解質(zhì)中慘入離子遷移率大的銀(Ag)等，以根據(jù)通過電化學(xué)反應(yīng)引起的介質(zhì)內(nèi)導(dǎo)電性通道的形成與否來產(chǎn)生兩種電阻狀態(tài)。此外，還提出有通過體現(xiàn)穩(wěn)定的兩種電阻狀態(tài)而具有存儲特性的材料或工藝。當(dāng)構(gòu)成所述存儲單元的可變電阻為相變材料時，可定義為若相變材料處于低阻態(tài) 則存儲有數(shù)據(jù)“ I”，若處于高阻態(tài)則存儲為數(shù)據(jù)“O”。所述相變材料是一種相態(tài)(phase)因一定電流而轉(zhuǎn)變?yōu)榻Y(jié)晶態(tài)或非晶態(tài)的材料，其在結(jié)晶態(tài)時對應(yīng)低阻態(tài)，而在非晶態(tài)時對應(yīng)高阻態(tài)。由于存儲單元排列為行和列以構(gòu)成存儲陣列，因而需要包含晶體管或二極管使存儲單元被選擇性地訪問。當(dāng)前為了在存儲裝置中提高集成度而正在發(fā)展微加工技術(shù)，以使在水平結(jié)構(gòu)上可以集成更多的存儲單元。然而，上述的基于現(xiàn)有技術(shù)的水平結(jié)構(gòu)目前只能依賴對于集成度受到物理性限制的微加工技術(shù)。因此，需要提供一種擺脫現(xiàn)有的水平結(jié)構(gòu)而可以容易地提高集成度的新結(jié)構(gòu)及與其結(jié)構(gòu)相應(yīng)的新制造方法。

發(fā)明內(nèi)容
技術(shù)問題本發(fā)明的目的在于提供一種包含將反熔絲和二極管或可變電阻和二極管包含而構(gòu)成的存儲單元的半導(dǎo)體存儲裝置及其運行方法。并且，本發(fā)明的目的在于提供一種在構(gòu)成多個存儲單元時，為了提高集成度而能夠利用垂直空間的結(jié)構(gòu)及其制造方法。本發(fā)明的目的并不局限于以上所記載的目的，未被記載的本發(fā)明的其他目的及優(yōu)點可由下述說明而理解，且根據(jù)本發(fā)明的實施例而能夠更加充分地了解。并且，可容易地知道，本發(fā)明的目的及優(yōu)點可以通過權(quán)利要求書所記載的方案及其組合予以實現(xiàn)。技術(shù)方案本發(fā)明涉及一種高度集成的可編程非易失性存儲器，其特征在于，在形成高度集成的可編程非易失性存儲器時，由在半導(dǎo)體襯底上形成為具有互不相同的臺階的第一臺階單元和第二臺階段元構(gòu)成，所述第一臺階單元和第二臺階單元分別包括由導(dǎo)電層(第一電極)_可變電阻-金屬層(第二電極)_半導(dǎo)體層層疊的結(jié)構(gòu)、由導(dǎo)電層(第一電極)_可變電阻-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)、由導(dǎo)電層(第一電極)_絕緣膜-金屬層(第二電極)_半導(dǎo)體層層疊的結(jié)構(gòu)、由導(dǎo)電層(第一電極)_絕緣膜-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)中的某一個而構(gòu)成，且所述第一臺階單元以較高臺階的水平面為基準(zhǔn)而形成，所述第二臺階單元以較低臺階的水平面為基準(zhǔn)而形成。
在由所述導(dǎo)電層(第一電極)_可變電阻-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)或由導(dǎo)電層(第一電極)_絕緣膜-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)中，所述半導(dǎo)體層可以包含PN結(jié)二極管結(jié)構(gòu)。作為另一結(jié)構(gòu)，由所述導(dǎo)電層(第一電極)_可變電阻-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)或由導(dǎo)電層(第一電極)_絕緣膜-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)，可以構(gòu)成為當(dāng)所述可變電阻或絕緣膜處于導(dǎo)通狀態(tài)時，所述導(dǎo)電層與所述半導(dǎo)體層形成肖特基二極
管的結(jié)構(gòu)。所述第一臺階單元以半導(dǎo)體襯底的表面為基準(zhǔn)而形成單元，所述第二臺階單元以溝槽底面為基準(zhǔn)而形成單元。
由所述第一臺階單元與第二臺階單元相鄰的結(jié)構(gòu)或所述第一臺階單元與第二臺階單元相鄰的結(jié)構(gòu)重復(fù)的結(jié)構(gòu)形成。所述第一臺階單元和第二臺階單元包含由導(dǎo)電層(第一電極)_中間層-金屬層(第二電極)_半導(dǎo)體層層疊的結(jié)構(gòu)或由導(dǎo)電層(第一電極)_中間層-半導(dǎo)體層(第二電極)層疊的結(jié)構(gòu)。所述中間層成為數(shù)據(jù)的存儲場所并由絕緣膜或可變電阻構(gòu)成。以下為了簡潔的說明而將所述中間層為絕緣膜的結(jié)構(gòu)稱為A型，所述中間層為可變電阻的結(jié)構(gòu)稱為B型。在所述第一臺階單元與第二臺階單元之間的側(cè)壁形成側(cè)壁分隔件，以防止由所述第一臺階單元和第二臺階單元中置于第一電極與半導(dǎo)體襯底之間的可變電阻或絕緣膜所引起的干擾，或抑制有可能在包含所述第一臺階單元和第二臺階單元的區(qū)域中寄生的晶體管的形成。本發(fā)明從水平方向看來在字線和位線相交叉的區(qū)域形成所述第一臺階單元或第二臺階單元。本發(fā)明中的非易失性存儲器的寫入及讀取電路包含晶體管，該晶體管構(gòu)成為作為用于執(zhí)行寫入動作的位線預(yù)充電(pre-charge)電路能夠?qū)⑽痪€預(yù)充電為作為編程電壓的VPP電壓，或者構(gòu)成為作為用于用于執(zhí)行讀取動作的全局位線預(yù)充電電路能夠?qū)⑷治痪€預(yù)充電為OV電壓。所述非易失性存儲器的程序運行方法，其特征在于包括如下步驟對于未被選取的字線維持OV電壓，對于未被選取的位線施加作為編程電壓的VPP電壓或事先預(yù)充電為VPP電壓而成為浮置狀態(tài)；將施加于字線的電壓從OV提高為作為編程電壓的VPP電壓，以使對于由所述字線所選取的存儲單元的二極管成為正向電壓，并將OV電壓施加于位線，以使由所述字線所選取的存儲單元中由所述位線所選取的存儲單元被編程；對所述位線施加作為編程電壓的VPP電壓或事先預(yù)充電為VPP電壓而成為浮置狀態(tài)，以防止由所述字線所選取的存儲單元中由所述位線選取的存儲單元被編程。本發(fā)明在高度集成的可編程非易失性存儲器的制造方法上，其特征在于，包括對應(yīng)于第二臺階單元所要形成的位置，向半導(dǎo)體襯底內(nèi)部沿一個方向形成溝槽的步驟；在所述溝槽側(cè)壁形成側(cè)壁分隔件的步驟；以自對準(zhǔn)方式形成擴散區(qū)的步驟；在半導(dǎo)體襯底的表面形成第一臺階單元的步驟；在所述溝槽底面形成第二臺階單元的步驟；形成所述第一臺階單元和第二臺階單元的第一電極的步驟；而所述第一臺階單元和第二臺階單元分別包含由導(dǎo)電層(第一電極)_可變電阻-金屬層(第二電極)_半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層(第一電極)-可變電阻-半導(dǎo)體層(第二電極)所層疊的結(jié)構(gòu)、由導(dǎo)電層(第一電極)-絕緣膜-金屬層(第二電極)-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-絕緣膜-半導(dǎo)體層(第二電極)所層疊的結(jié)構(gòu)中的某一個而構(gòu)成。利用根據(jù)臺階結(jié)構(gòu)和側(cè)壁分隔件而以自對準(zhǔn)的方式注入離子的制造方法制造多個存儲單元。有益效果本發(fā)明提供包含所述存儲單元的存儲裝置及其運行方法，使可以容易地制造合適的存儲裝置。而且，由于存儲單元與相鄰的存儲單元之間形成垂向的隔離結(jié)構(gòu)，從而減小存儲 單元與存儲單元之間的水平間隔，故相比于現(xiàn)有技術(shù)下的水平結(jié)構(gòu)，本發(fā)明具有可以提高集成度的優(yōu)點。


圖1為根據(jù)現(xiàn)有技術(shù)的反熔絲元件在未編程狀態(tài)下的剖面圖及其等價電路示意圖；圖2為根據(jù)現(xiàn)有技術(shù)的反熔絲元件在被編程狀態(tài)下的剖面圖及其等價電路示意圖；圖3為根據(jù)現(xiàn)有技術(shù)的反熔絲元件在未編程狀態(tài)下的剖面圖及其等價電路示意圖；圖4為根據(jù)現(xiàn)有技術(shù)的反熔絲元件在被編程狀態(tài)下的剖面圖及其等價電路示意圖；圖5為對于根據(jù)本發(fā)明的存儲陣列的平面布置圖；圖6為對于根據(jù)本發(fā)明的存儲陣列的A-A'剖面圖；圖7為對于根據(jù)本發(fā)明的存儲陣列的B-B'剖面圖；圖8為對于根據(jù)本發(fā)明的存儲陣列的C-C'剖面圖；圖9為對于根據(jù)本發(fā)明的存儲陣列的電路圖；圖10為用于說明針對根據(jù)本發(fā)明實施例的存儲陣列的編程及讀取動作的電路圖；圖11為用于傳遞根據(jù)本發(fā)明的存儲陣列的數(shù)據(jù)的列解碼器的一部分及寫入電路圖；圖12為示出在根據(jù)本發(fā)明的存儲裝置中數(shù)據(jù)被編程過程的時序圖；圖13為根據(jù)本發(fā)明用感測放大器(sense amplifier)讀取所存儲的數(shù)據(jù)的列解碼器及讀取電路圖；圖14為示出在根據(jù)本發(fā)明的存儲裝置中讀取所存儲的數(shù)據(jù)的過程的時序圖；圖15為根據(jù)本發(fā)明的整個存儲器構(gòu)成圖；圖16為示出為制造根據(jù)本發(fā)明的存儲陣列而準(zhǔn)備的半導(dǎo)體襯底的剖面圖；圖17為為制造根據(jù)本發(fā)明的存儲陣列而形成溝槽后的剖面圖；圖18為示出為制造根據(jù)本發(fā)明的存儲陣列而形成側(cè)壁分隔件的情況的剖面圖；圖19為示出為制造根據(jù)本發(fā)明的存儲陣列而在注入離子的情況的剖面圖20為示出為制造根據(jù)本發(fā)明的存儲陣列而形成硅化物的情況的剖面圖；圖21為示出為制造根據(jù)本發(fā)明的存儲陣列而形成絕緣膜的情況的剖面圖；圖22為示出為制造根據(jù)本發(fā)明的存儲陣列而沉積金屬的情況的剖面圖；圖23為示出為制造根據(jù)本發(fā)明的存儲陣列而省去硅化物形成步驟而進(jìn)行的情況的剖面圖；圖24為根據(jù)現(xiàn)有技術(shù)的存儲單元的剖面圖及其等價電路示意圖；圖25為根據(jù)本發(fā)明的存儲單元剖面圖及其等價電路示意圖。符號說明 110:VSB供應(yīng)器120:控制器130 :輸入輸出器140、300、550 :存儲陣列150 :行解碼器160 :列解碼器170:寫入電路180:讀取電路190 =VPP 生成器316、317 :擴散區(qū)315 :半導(dǎo)體襯底325 :溝槽側(cè)壁分隔件311、326、327 :第二電極331、335 :絕緣膜338 :可變電阻350、352、355、357、410、412、414、420、422、424、430、432、434、440、442、444 存儲
單元366、372: 二極管356、378:電容器379:可變電阻元件371、373:阻抗路徑376:電阻元件386:第一臺階單元387:第二臺階單元390、391 :第一電極710,716 :反相器720、726 :下拉晶體管730、736 :傳輸晶體管740、746、830、836 :預(yù)充電晶體管742 :預(yù)充電晶體管柵極749 :電平移位器(level shifter)750,756 :傳輸門810、816 :感測放大器850 =VREF 生成器
具體實施例方式接下來的本發(fā)明的具體實施方式
事實上僅為本發(fā)明的簡單示例，并非試圖限制本發(fā)明或本發(fā)明的適用及使用。而且，也并無旨在被前述技術(shù)領(lǐng)域、背景技術(shù)、發(fā)明目的及下述詳細(xì)說明中隱含的任何理論所局限的任何意圖。以下為了實施本發(fā)明，將參照附圖詳細(xì)說明具體內(nèi)容。本發(fā)明將塊狀硅晶或絕緣層上的硅薄膜(通常為絕緣襯底上的硅，即公知的SOI)所構(gòu)成的半導(dǎo)體襯底包含而應(yīng)用。以下，將作為反熔絲使用的氧化膜中沒有阻抗路徑的狀態(tài)定義為存儲有數(shù)據(jù)“1”，而如果存在阻抗路徑的狀態(tài)則定義為存儲為數(shù)據(jù)“0”，由此進(jìn)行說明。相反的情況也可以定義，本發(fā)明并不局限于此。
以下，與寫入及讀取電路及其運行相關(guān)，以將位線記為BL0、BH ;將全局位線記為GBLO, GBLl ;將寫入數(shù)據(jù)輸入信號記為WDO、WDl ;將讀取數(shù)據(jù)輸出信號記為RDO、RDl等，如此縮寫為二位數(shù)據(jù)總線而進(jìn)行說明的目的在于以本發(fā)明所提供的實施例進(jìn)行簡要說明。因此，本發(fā)明并非局限于此。根據(jù)現(xiàn)有技術(shù)的存儲單元示于圖1及圖2。所述存儲單元由導(dǎo)電層390-絕緣膜335-金屬層326-半導(dǎo)體層316層疊的結(jié)構(gòu)構(gòu)成。圖1示出對于存儲單元處于未編程狀態(tài)下的剖面圖及其等價電路。如圖1所示，較薄的絕緣膜335層疊于由導(dǎo)體形成的第一電極390與由金屬形成的第二電極326之間而構(gòu)成電容器356。并且，如圖1所示，由金屬形成的第二電極326與摻有低濃度P型或N型摻雜物的擴散區(qū)316接觸，從而構(gòu)成肖特基二極管366。
并且，如圖1所示，所述存儲單元可構(gòu)成為由導(dǎo)電層390-絕緣膜335-半導(dǎo)體層326,316層疊的結(jié)構(gòu)。而且，所述半導(dǎo)體層包含由P型擴散區(qū)326和N型擴散區(qū)316或由N型擴散區(qū)326和P型擴散區(qū)316接合而成的P-N結(jié)二極管結(jié)構(gòu)。若按照圖1說明，則相當(dāng)于所述半導(dǎo)體層構(gòu)成以P型擴散區(qū)326和N型擴散區(qū)316接合的P-N 二極管366的情況。圖2示出對于圖1，所述絕緣膜335成為被編程的狀態(tài)。如圖2所示，絕緣膜335內(nèi)形成阻抗路徑373，從而由絕緣狀態(tài)變?yōu)閷?dǎo)通狀態(tài)。在圖3及圖4中示出有根據(jù)其他現(xiàn)有技術(shù)的存儲單元。所述存儲單元由金屬層-絕緣膜-半導(dǎo)體層所層疊的結(jié)構(gòu)構(gòu)成。圖3示出對于存儲單元處于未編程狀態(tài)下的剖面圖及其等價電路。如圖3所示，較薄的絕緣膜331在由金屬形成的第一電極391和由以低濃度摻雜的半導(dǎo)體形成的第二電極311之間層疊而構(gòu)成。即在電學(xué)上構(gòu)成電容器378。圖4示出對于圖3，所述絕緣膜331成為編程的狀態(tài)的剖面圖及其等價電路。如圖4所示，絕緣膜331內(nèi)形成阻抗路徑371，從而由絕緣狀態(tài)變?yōu)閷?dǎo)通狀態(tài)。由于第一電極391和第二電極311構(gòu)成金屬和半導(dǎo)體接觸結(jié)構(gòu)，從而轉(zhuǎn)換為肖特基二極管372。在對所述存儲單元350進(jìn)行編程時，為使絕緣膜即反熔絲內(nèi)發(fā)生擊穿(breakdown)而形成阻抗路徑,在反熔絲間施加足夠高的高電壓。將所述高電壓定義為VAF電壓而說明。以下，以所述絕緣膜由氧化膜形成的情況為一實施例。電源電壓(VCC電壓)通常優(yōu)選為使柵氧化膜內(nèi)分布的電場強度約為5MV/cm左右，而在柵氧化膜內(nèi)引發(fā)柵擊穿(gate breakdown)所需電場強度宜為20MV/cm左右。例如，在柵極長度為130nm的工藝中，若柵氧化膜的厚度為2. 3nm，則VCC電壓優(yōu)選為1. 2V左右，而引發(fā)柵擊穿(gate breakdown)的VAF電壓宜為5V左右。因此，若適用所述示例，則用于編程的VPP電壓優(yōu)選為5. 3V左右。根據(jù)本發(fā)明一實施例的存儲陣列140的平面布置圖如圖5所示。如圖5所示為存儲陣列的一部分，存儲單元以行和列排列而形成了行列結(jié)構(gòu)。本發(fā)明提供一種構(gòu)成包含多個存儲單元的存儲陣列并驅(qū)動該存儲陣列的外圍電路及其運行方法。如前詳述，對于所述存儲單元的二極管，字線-位線以正向(forward direction)連接的方式作為本發(fā)明的一實施例。
對于前述存儲單元而言，字線和位線的連接方式可以有兩種。即，對所述存儲單元中，對于已形成或?qū)⑿纬傻亩O管而言，字線-位線以正向連接和反向連接的方式。由于所述存儲單元屬反熔絲由絕緣狀態(tài)成為導(dǎo)通狀態(tài)時轉(zhuǎn)換為二極管連接的結(jié)構(gòu)，系兩個電極分別與字線和位線連接的結(jié)構(gòu)，故只要在所述連接方式中以所述字線-位線正向連接的方式為基準(zhǔn)詳述本發(fā)明，則字線-位線反向連接的方式由于與正向為互補關(guān)系，因此容易變更。如圖5所示，字線WL0、WL1、WL2沿橫向布置，位線BL0、BL1、BL2、BL3沿縱向布置。在所述字線和位線交叉的區(qū)域 410、420、430、440、412、422、432、442、414、424、434、444 形
成有存儲單元。
根據(jù)本發(fā)明，位線和相鄰位線具有垂直方向間隔，故在平面上看來沒有以往的水平方向間隔而相鄰著。由于存儲單元之間無水平方向間隔地相鄰，從而集成度得以提高。根據(jù)本發(fā)明的存儲陣列140的A-A'剖面圖如圖6所示。圖6為圖5中以字線WL2布置的方向截斷后圖示的剖面圖。如圖6所示,半導(dǎo)體襯底315為P型且連接于VSB (Voltage of SuBstrate,襯底電壓)。并且，溝槽在半導(dǎo)體襯底315上相隔一定間距反復(fù)形成，從而能夠提供包含不同臺階的擴散區(qū)316、317的存儲單元。所述擴散區(qū)316、317以低濃度摻雜成N型，通過在其上與由硅化物或金屬所層疊而成的第二電極326、327之間的接觸結(jié)構(gòu)，成為肖特基二極管。如圖6所示，所述第二電極326、327的上方沉積有作為絕緣膜的氧化膜，而該氧化物上方形成有由多晶娃或金屬所層疊而成的第一電極390。所述第一電極390連接在WL2。圖6中以虛線分別圖示著構(gòu)成第一臺階單元386和第二臺階單元387的部分。所述擴散區(qū)316分別連接在BLO和BL2。并且，擴散區(qū)317分別連接在BLl和BL3。如圖5所示地字線WL2和諸位線BLO、BL1、BL2、BL3相交叉的區(qū)域414、424、434、444中形成的諸存儲單元在圖6中以剖面圖示出。如圖6所示，在圖5中WL2和BLO、BL2相交叉的區(qū)域414、434中，第一臺階單元386包含擴散區(qū)316以半導(dǎo)體襯底315的表面為基準(zhǔn)形成。并且，如圖6所示，在圖5中WL2和BL1、BL3相交叉的區(qū)域424、444中，第二臺階單元387包含擴散區(qū)317以溝槽的底面為基準(zhǔn)形成。S卩，根據(jù)本發(fā)明一實施例的第一臺階單元是以半導(dǎo)體襯底的表面為基準(zhǔn)而形成單元，第二臺階單元是以溝槽的底面為基準(zhǔn)而形成單元。更為具體地，如圖6所示，第一臺階單元386與第二臺階單元387之間的側(cè)壁形成有側(cè)壁分隔件325，以防止由第一電極390與半導(dǎo)體襯底315之間所設(shè)置的絕緣膜335所引起的干擾，以及抑制可能在包含第一臺階單元386和第二臺階單元387之間的區(qū)域內(nèi)寄生的晶體管的形成。其原因在于，所述絕緣膜335由于處于第一電極390與半導(dǎo)體襯底315之間，因而可能在程序運行時形成阻抗路徑以引起漏電。所述絕緣膜為可變電阻的情況下，由于處在第一電極390與半導(dǎo)體襯底315之間，從而也可能引起漏電。并且，原因還在于，第一電極390成為柵極、絕緣膜335成為柵氧化膜、以及擴散區(qū)316,317分別成為源極區(qū)和漏極區(qū)，從而有可能起到MOS晶體管(金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)的作用。雖然以所述第一臺階單元和第二臺階單元由導(dǎo)電層(第一電極)_絕緣膜-金屬層(第二電極)_半導(dǎo)體層層疊的情況作為一實施例，然而可以按導(dǎo)電層(第一電極)_絕緣膜-半導(dǎo)體層(第二電極)所層疊的結(jié)構(gòu)予以實施。并且，所述半導(dǎo)體層可以包含P-N結(jié)二極管結(jié)構(gòu)。若按圖6加以說明，則是由導(dǎo)電層390-絕緣膜335-半導(dǎo)體層326、316所層疊的結(jié)構(gòu)。所述半導(dǎo)體層可以包含由P型擴散區(qū)326和N型擴散區(qū)316或由N型擴散區(qū)326和P型擴散區(qū)316接合的P-N 二極管而構(gòu)成。根據(jù)本發(fā)明一實施例的存儲陣列140的B-B'剖面圖如圖7所示。 圖7為圖5中以位線BL2布置的方向截斷而示出的剖面圖。如圖7所示，只存在以作為沒有形成溝槽的部分的半導(dǎo)體襯底315的表面為基準(zhǔn)形成的第一臺階單元386。在圖7中以虛線單獨示出所述第一臺階單元386的部分。如圖5所示地位線BL2和諸字線WL0、WL1、WL2相交叉的區(qū)域430、432、434中形成的諸存儲單元在圖7中以剖面圖示出。如圖7所示，在所述相交叉區(qū)域中，第一臺階單元386包含擴散區(qū)316以高于第二臺階單元的臺階，即半導(dǎo)體襯底315的表面為基準(zhǔn)而形成。根據(jù)本發(fā)明一實施例的存儲陣列140的C-C'剖面圖如圖8所示。圖8為圖5中以位線BL3布置的方向截斷而圖示的剖面圖。如圖8所示，只存在以作為形成溝槽的部分的溝槽底面為基準(zhǔn)形成的第二臺階單元387。在圖8中用虛線示出成為所述第二臺階單元387的部分。如圖5所示地在位線BL3和字線WLO、WLl、WL2相交叉的區(qū)域440、442、444中形成的存儲單元示于圖8。如圖8所示，在所述相交叉區(qū)域中，第二臺階單元387包含擴散區(qū)317以溝槽底面為基準(zhǔn)而形成，以使其具有低于第一臺階單元的臺階，即低于半導(dǎo)體襯底315的表面的臺階。若將根據(jù)本發(fā)明一實施例的所述存儲單元140以電路表示則如圖9所示。在此為了有助于理解，以表示包含反熔絲和二極管的任意符號圖示了存儲單元。如前詳述，字線和位線相交叉的區(qū)域形成存儲單元350。如圖9所示，存儲陣列140由多個存儲單元350以行列結(jié)構(gòu)排列而集成。如圖9所示，所述存儲單元的位線與其他存儲單元的位線連接并排成列而形成位線總線(bit line bus) (BLO、BL1、BL2…)。所述位線總線接收列解碼器(column decoder)的選取而與全局位線總線(GBL0、GBL1、GBL2…)連接，以與讀取電路和寫入電路進(jìn)行收發(fā)數(shù)據(jù)。如圖9所示，所述存儲單元各自的字線與其他存儲單元的字線連接并排成行而形成字線總線(WLO、WL1、WL2、WL3、WL4...)。所述字線與行解碼器(row decoder)的輸出端子連接而被行解碼器選取。所述存儲單元350的襯底(body)為P阱，其與其他存儲單元350 —同共有，且共同連接于VSB。
根據(jù)本發(fā)明一實施例的存儲陣列140中，通過對構(gòu)成被字線和位線所選取的存儲單元的反熔絲進(jìn)行編程，由此存儲數(shù)據(jù)。在根據(jù)被行解碼器(row decoder)選取的字線中根據(jù)被列解碼器(columndecoder)選取的位線的電性狀態(tài)而編程。根據(jù)本發(fā)明一實施例，在存儲陣列中對于存儲單元350的氧化膜，即反熔絲內(nèi)沒有阻抗路徑的狀態(tài)定義為被存儲為數(shù)據(jù)“1”，而當(dāng)存在阻抗路徑時定義為被存儲為數(shù)據(jù)“O”。因此，在初期為數(shù)據(jù)都被存儲為“I”的狀態(tài)。為了存儲數(shù)據(jù)“0”，需要在被選取的存儲單元350的氧化膜即反熔絲內(nèi)形成阻抗路徑。相反地，為了存儲數(shù)據(jù)“1”，即使被字線·和位線選取，也不得在該存儲單元350的氧化膜即反熔絲內(nèi)形成阻抗路徑，即需要防止編程。為此，使被選取的位線被施加編程電壓(VPP電壓)或處于浮置狀態(tài)(floating state)。根據(jù)根據(jù)本發(fā)明一實施例，在進(jìn)行編程動作時，若有字線被選取，則被選取的字線被施加為VPP電壓，而未被選取的字線被施加為VCC電壓。如圖10所示，以在存儲陣列550中執(zhí)行編程動作作為一實施例進(jìn)行說明。圖10為對在圖9中經(jīng)過編程之后的情況以等價電路表示的圖，其假設(shè)存儲單元的結(jié)構(gòu)為反熔絲和二極管串聯(lián)的結(jié)構(gòu)。因此，若反熔絲為絕緣狀態(tài)則以電容器示出，若為導(dǎo)通狀態(tài)則以電阻示出。如圖10所示，字線WLl和位線BLO及BLl被選取的情況為一實施例，且為了有助
于理解，用粗線示出。以所述WL4和BLO選取的存儲單元412中存儲數(shù)據(jù)“0”及WLl和BLl選取的存儲單元422中存儲數(shù)據(jù)“I”的情況作為示例。在進(jìn)行編程(程序運行)動作中未被選取的字線維持VCC電壓維持，而WLl則被選取而由VCC電壓上升到VPP電壓。而且，VSB成為OV電壓或浮置狀態(tài)。未被選取的位線(BL2、BL3…)成為VPP電壓或浮置狀態(tài)，以使存儲單元的二極管上不被接通正向電壓。在此，由于需要通過BLO完成數(shù)據(jù)“0”的存儲及通過BLl完成數(shù)據(jù)“I”的存儲，因此BLO為存儲數(shù)據(jù)“0”而被施加OV電壓，而BLl為存儲數(shù)據(jù)“I”而被施加VPP電壓或成為
浮置狀態(tài)。被選取的字線WLl被施加VPP電壓，而BLO被施加OV電壓。如圖10所示，被WLl和BLO選取的存儲單元412的兩端接通有VPP電壓，使得存儲單元的二極管成為導(dǎo)通狀態(tài)。因而，存儲單元412的第二電極326成為二極管的閥值電壓，例如可以是0. 2V至0. 3V電壓。結(jié)果，所述存儲單元412的第一電極390與第二電極326之間將接通有由VPP電壓減去二極管閥值電壓之后的高電壓，若根據(jù)之前與VPP電壓相關(guān)而詳述的示例，則由于VPP電壓為5. 3V左右，故相當(dāng)于接通有5V左右的VAF電壓。因此，在其間的氧化膜即反熔絲內(nèi)引起擊穿(breakdown)而形成阻抗路徑。即被編程為數(shù)據(jù)“O”。相反，被WLl和BLl選取的存儲單元422卻由于BLl與WLl無關(guān)地處于浮置狀態(tài)，因而即使所述存儲單元422的二極管成為導(dǎo)通狀態(tài)，所述存儲單元422的第二電極327也與BLl類似地成為浮置狀態(tài)。因此，所述存儲單元422中即使第一電極390所連接的WLl處于被施加VPP電壓的狀態(tài)，第一電極390與第二電極327之間也并非為施加有高電壓的情況，而且其間的氧化膜即反熔絲內(nèi)不會引起擊穿，故不會形成阻抗路徑。即得以防止編程。換言之，將維持初始存儲狀態(tài)，儲存有數(shù)據(jù)“I”。所述被選取的位線BLO、BH包含有列解碼器和寫入電路，從而成為進(jìn)行編程動作所需的數(shù)據(jù)輸入的路徑。圖11中示出有列解碼器的一部分及寫入電路。如圖11所示，以在列解碼器160中BL0、BL1及GBL0、GBL1通過由列解碼選擇并控制的傳輸門(transmission gate) 750、756來選取BLO、BLl及GBLO、GBLl的情況作為根據(jù)本發(fā)明的一實施例。因此,如圖11所不，作為用于使列解碼器160中被選取的傳輸門750、756的通道 成為導(dǎo)通狀態(tài)的條件，以傳輸門750、756的柵極被施加VCC電壓及OV電壓的情況來簡單地示出。所述列解碼器160具有用于將所述BLO、BH預(yù)充電為VPP電壓的晶體管740、746，受到 WPB(Write Pre-charge Bar)信號控制。所述GBLO、GBLl將根據(jù)寫入電路的控制及數(shù)據(jù)而具有OV電壓或浮置狀態(tài)。如圖11所示，WD0、WD1作為寫入數(shù)據(jù)輸入信號而經(jīng)過反相器710、716后通過下拉(pull-down)晶體管720、726及傳輸(pass)晶體管730、736，可使GBLO、GBLl分別具有用于編程的OV電壓或用于防編程的浮置狀態(tài)。若與對所述存儲陣列進(jìn)行編程的一實施例聯(lián)系而說明，則通過BLO存儲為數(shù)據(jù)“0”，而且通過BLl存儲為數(shù)據(jù)“I”。因此，WDO作為數(shù)據(jù)輸入信號成為邏輯電平“0”，而WDl作為數(shù)據(jù)輸入信號成為邏
輯電平”。 根據(jù)本發(fā)明，所述BLO或BLl需要有防止編程的情況，因此優(yōu)選為轉(zhuǎn)換為浮置狀態(tài)或VPP電壓。由于所述GBLO、GBLl需要預(yù)充電為VPP電壓，因此在編程模式下寫入周期內(nèi)WLl被選取前，WPB成為邏輯電平“O”。與此相關(guān)地，圖12中示出有寫入周期時序圖570。由于所述WDO為邏輯電平“0”，從而經(jīng)過反相器710后下拉晶體管720的漏極770成為OV電壓；由于所述WDl成為邏輯電平“1”，從而經(jīng)過反相器716后下拉晶體管726的漏極776成為浮置狀態(tài)。接著如圖12所示地WPB變?yōu)檫壿嬰娖健?”，于是經(jīng)過如圖11所示的電平移位器749，位線預(yù)充電晶體管740、746的柵極742變成VPP電壓，由此完成對BL0、BL1的預(yù)充電。然后，僅接著WE變成邏輯電平“I”。由此傳輸晶體管730、736的通道(channel)成為導(dǎo)通狀態(tài)而使GBLO及BLO成為OV電壓而GBLl及BLl成為浮置狀態(tài)。如圖12所示，當(dāng)WLl被選取并施加為VPP電壓，且BLO被施加OV電壓時，存儲單元412的二極管成為導(dǎo)通狀態(tài)。因此，存儲單元412的第二電極326成為0. 2V至0. 3V的二極管閥值電壓，使第一電極390與第二電極326之間的氧化膜即反熔絲上接通有高電壓，從而引發(fā)擊穿而形成阻抗路徑。即被編程的情形，儲存為數(shù)據(jù)“O”。并且，即使存儲單元422的二極管與BLl連接而相互之間有電荷移動，也由于處在浮置狀態(tài)而不會引起第一電極390與第二電極327之間的氧化膜即反熔絲的擊穿，從而編程得以防止而存儲為數(shù)據(jù)“I”。接著，如圖12所示，WLl成為VCC電壓，且接著WE成為邏輯電平“0”，且隨著WPB成為邏輯電平“0”，經(jīng)過電平移位器749，位線預(yù)充電晶體管740、746成為導(dǎo)通狀態(tài)，BL0、BLl再次預(yù)充電為VPP電壓。由此，寫入周期運行完畢。為確認(rèn)編程是否成功，可以繼寫入周期動作之后啟動讀取周期而加以驗證?？赏ㄟ^反復(fù)執(zhí)行寫入和讀取來確切地進(jìn)行編程，且可通過限制重復(fù)次數(shù)消除不良。讀取存儲單元中存儲的數(shù)據(jù)是由判別有無阻抗路徑的原理實現(xiàn)。即，當(dāng)被字線選取的存儲單元的存儲狀態(tài)傳遞給被選取的位線時，根據(jù)能夠檢測并放大位線的電性狀態(tài)的感測放大器(sense amplifier)轉(zhuǎn)換為數(shù)字?jǐn)?shù)據(jù)。 如圖10所示，將在存儲陣列550中執(zhí)行讀取動作作為一實施例進(jìn)行說明。并且，假設(shè)例如存儲單元412的第一電極390和第二電極326之間的氧化膜即反熔絲內(nèi)形成有阻抗路徑而存儲有數(shù)據(jù)“ 0 ”，存儲單元422的第一電極390和第二電極327之間的氧化膜即反熔絲內(nèi)沒有形成阻抗路徑而存儲有數(shù)據(jù)“ I”。為有助于理解，在存儲有數(shù)據(jù)“0”時，如圖10所示，示出有以阻抗路徑373表示的等價電路。如圖10所示，存儲有數(shù)據(jù)“0”的存儲單元412的第一電極390與第二電極326之間連接有用電阻元件圖示的阻抗路徑373。這將成為下述的讀取動作中判別存儲數(shù)據(jù)為“0”的根據(jù)。如圖10所示，WLUBLO以及BLl被選取。而且,根據(jù)根據(jù)本發(fā)明的一實施例,未被選取的位線(BL2、BL3…)被施加VCC電壓。并且，根據(jù)根據(jù)本發(fā)明的一實施例，VSB和未被選取的字線(WL0、WL2、WL3" )被施加OV電壓。根據(jù)本發(fā)明，所述WLl被選取而成為VCC電壓之前BL0、BL1要事先預(yù)充電為OV電壓。所述WLl被選取則成為VCC電壓，使得WLl和BLO之間通過連接于BLO的二極管和阻抗路徑373成為導(dǎo)通狀態(tài)。因而BLO具有相比施加于WLl的VCC電壓減少相當(dāng)于二極管閥值電壓的電壓。并且，當(dāng)所述WLl成為VCC電壓時，由于與BLl連接的二極管和存儲單元422的第二電極327形成為串聯(lián)，從而耦合上升而可能成為導(dǎo)通狀態(tài)。即使如此，雖然BLl和存儲單元422的第二電極327之間有電荷相互移動，然而在BH中寄生電容(capacitance)遠(yuǎn)大于第二電極327,從而幾乎沒有電壓變化,從而作為浮置狀態(tài)成為與已預(yù)充電為OV電壓接近的電壓。圖13為本發(fā)明一實施例的用于讀取存儲單元中所存儲的數(shù)據(jù)的電路圖。根據(jù)本發(fā)明的一實施例，如圖13所示，位線BLO、BLl通過列解碼器160與GBL0、GBLl連接而通過列解碼被選取。如圖13所示，所述列解碼器160系與寫入電路170共用之物，并非另行附加的電路，系旨在幫助理解讀取電路相關(guān)內(nèi)容而示出的。根據(jù)本發(fā)明，包括作為全局位線預(yù)充電電路的用于將所述GBL0、GBL1預(yù)充電為OV電壓的晶體管830、836和用于讀取所述BLO、BLl的電性狀態(tài)傳遞至GBLO、GBLl被存儲的數(shù)據(jù)的感測放大器810、816。如圖13所示,在根據(jù)本發(fā)明的一實施例中，當(dāng)SAE(Sense Amp Enable,感測放大器啟用)成為邏輯電平“I”時，所述感測放大器810、816運行而將基準(zhǔn)電壓VREF與輸入信號GBL0.GBL1的電壓之間的電壓差放大之后閂鎖(latch)并向輸出端子RDO、RDl輸出。對于所述感測放大器810、816的電路，優(yōu)選例子有閂鎖型感測放大器。所述相關(guān)的感測放大器是屬于公知的，因此在此不再詳細(xì)說明。如圖13所示，當(dāng)所存儲的數(shù)據(jù)為“0”時，所述感測放大器810、816的輸入信號GBLO, GBLl由OV電壓變?yōu)椤癡CC-Vd(二極管閥值電壓)”，所存儲的數(shù)據(jù)為“I”時，在OV電壓下幾乎沒有變化地維持。 從而所述VREF雖然可以取“VCC-Vd(二極管閥值電壓)”的一半值，然而為了高速運行也可以取較小值。以根據(jù)本發(fā)明一實施例的圖13中，VREF為0. 2V電壓的情況作為一例進(jìn)行說明。所述VREF由VREF生成器850提供。當(dāng)SAE成為邏輯電平“I”時，感測放大器運行，而當(dāng)GBLO > 0. 2V時，成為GBLO >VREF，從而RDO成為邏輯電平“0”，而當(dāng)GBLO < 0. 2V時，則RDO成為邏輯電平“I”。與讀取動作相關(guān)，在圖14中示出有讀取周期時序圖585。在WLl被選取而成為邏輯電平“I”之前，PRE成為邏輯電平“1”，以通過預(yù)充電晶體管830、836將GBL0、GBL1預(yù)充電為OV電壓。WLl被選取而被施加VCC電壓且BLO的電壓已被預(yù)充電為OV電壓的浮置狀態(tài)。與WLl及BLO連接的存儲單元412中反熔絲內(nèi)形成的阻抗路徑373和二極管為串聯(lián)結(jié)構(gòu)，且由于所述二極管接通有正向電壓，因此經(jīng)電流流過而使BLO的電壓上升。結(jié)果，在WLl被選取的時間內(nèi)，BLO及GBLO的電壓上升到減少二極管閥值電壓后的值“VCC-Vd(二極管閥值電壓)”。本發(fā)明的實施例中假設(shè)所述GBLO上升到0. 5V電壓。當(dāng)WLl被選取而被施加VCC電壓時，連接在WLl及BLl的存儲單元422處于沒有阻抗路徑的狀態(tài)，因而反熔絲充電完畢后二極管中便不會產(chǎn)生電流。所述存儲單元422的第二電極327雖然可以通過二極管與BLl之間發(fā)生電荷移動，但是由于BLl的寄生電容遠(yuǎn)大于第二電極，因此，BLl及GBLl的電壓沒有大變化而成為接近OV的電壓。如圖14所示，當(dāng)SAE成為邏輯電平“I”時，GBLO根據(jù)感測放大器810而成為比0. 2V電壓即VREF大的0. 5V電壓，故RDO被閂鎖為邏輯電平“0”而輸出；而GBLl根據(jù)感測放大器816而成為比0. 2V電壓即VREF小的OV電壓，故RDl被閂鎖為邏輯電平“ I ”而輸出。接著隨WLl成為OV電壓且SAE成為邏輯電平“0”，感測放大器810、816的動作將結(jié)束。如圖14所示，隨著PRE成為邏輯電平“1”，GBLO、GBLl再次預(yù)充電為OV而結(jié)束讀取周期動作。作為根據(jù)本發(fā)明的一實施例，整個存儲裝置的構(gòu)成如圖15所示。下面，簡單觀察構(gòu)成情況。其中有前面詳述的存儲陣列140及存儲陣列140中所需的生成VSB的VSB供應(yīng)器110。并且，具有VPP生成器190而生成VPP，并將其供應(yīng)給行解碼器150和列解碼器160。并且，所述存儲陣列140中具有選取字線的行解碼器150和選取位線的列解碼器160。如圖15所示，所述行解碼器150及列解碼器160從輸入輸出器130獲取地址總線后在控制器120的控制下對地址進(jìn)行解碼。所述行解碼器150為了編程動作而需要VPP電壓，因此從VPP生成器190接收VPP電壓。所述列解碼器160包含預(yù)充電電路，以用于為了防止編程而使位線事先預(yù)充電為VPP電壓并使之成為浮置狀態(tài)。具有數(shù)據(jù)寫入動作所需的寫入電路170，寫入電路170從輸入輸出器130獲取數(shù)據(jù)總線后在控制器120的控制下傳遞給全局位線總線GBL(GBL0、GBL1、GBI^")。 如圖15所示，具有數(shù)據(jù)讀取動作所需的讀取電路180。所存儲的數(shù)據(jù)傳遞至全局位線總線GBL(GBL0、GBLU并由感測放大器感測并放大GBL的電性狀態(tài)而轉(zhuǎn)換成數(shù)字信號傳遞給輸入輸出器130。所述輸入輸出器130聯(lián)系(interface)內(nèi)部和外部，所述控制器120接收輸入輸出器130所接收的讀寫動作所需的命令，并詳細(xì)解析該命令以控制相關(guān)電路。對于根據(jù)本發(fā)明一實施例的所述存儲裝置可在構(gòu)成上加以變形而實施，不局限于OTP(one-time programmable,—次性可編程)存儲裝置,可以在DRAM(動態(tài)隨機存儲器)或SRAM(靜態(tài)隨機存儲器)等各種半導(dǎo)體存儲裝置中使用的冗余修復(fù)(redundancy repair)電路中包含熔絲(fuse)而替代實施。根據(jù)本發(fā)明一實施例的由多個存儲單元按行列排列而成的存儲陣列的制造方法，在形成多個存儲單元方面大體包括步驟形成以第一臺階單元為間距重復(fù)排列的溝槽的步驟；在溝槽側(cè)壁形成側(cè)壁分隔件的步驟；擴散區(qū)以自對準(zhǔn)方式(Self-Aligned)形成的步驟；在半導(dǎo)體襯底表面形成第一臺階單元的步驟；在溝槽底面形成第二臺階單元的步驟；形成第一臺階單元和第二臺階單元的第一電極的步驟。具體而言，圖16所示，先從準(zhǔn)備半導(dǎo)體襯底315開始。本發(fā)明一實施例以圖1所示結(jié)構(gòu)為例進(jìn)行詳述。之所以以圖1所示結(jié)構(gòu)為例是想包含圖3所示結(jié)構(gòu)而對制造方法進(jìn)行說明。并且，雖然其中例示的二極管結(jié)構(gòu)為肖特基二極管，然而由于其容易變形為P-N二極管而實施，故并不另舉P-N 二極管的例子進(jìn)行說明。所述半導(dǎo)體襯底315通常被摻雜為P型或N型，而本發(fā)明一實施例以摻雜為P型為例進(jìn)行說明。準(zhǔn)備好所述半導(dǎo)體襯底315則接著如圖17所示形成用于形成第二臺階單元387的溝槽。為使相鄰溝槽之間形成第一臺階單元386，所述溝槽構(gòu)成為相隔第一臺階單元386的寬度重復(fù)排列的形態(tài)。所述溝槽的底面成為形成第二臺階單元387的場所。由于第一臺階單元的擴散區(qū)316和相鄰的第二臺階單元的擴散區(qū)317需要充分隔離，所述溝槽的深度優(yōu)選為擴散區(qū)深度的兩倍以上。接著如圖18所示，在溝槽側(cè)壁形成側(cè)壁分隔件325。接著如圖19所示，在形成用于形成第二臺階單元的擴散區(qū)317的單晶硅之后，N型摻雜物以低濃度摻入而形成擴散區(qū)316、317。根據(jù)公知的技術(shù)，所述單晶硅形成方法為，在將要成為第二臺階單元的擴散區(qū)317，S卩，溝槽的底面形成非晶硅層或多晶硅層，采用固相外延生長法將所述非晶硅層或單晶硅層轉(zhuǎn)化為單晶硅層，以形成所述單晶硅。而除了利用熱處理的固相外延生長法之外，也可通過照射激光轉(zhuǎn)化為單晶硅層。由于所述擴散區(qū)316、317以自對準(zhǔn)方式形成，故在存儲陣列上不加區(qū)分第一臺階單元386和第二臺階單元387而按照箭頭方向通過離子注入而形成。之所以如此得以自對準(zhǔn)的原因在于，溝槽結(jié)構(gòu)和溝槽側(cè)壁分隔件325起到掩膜(mask)作用。如圖19所示，向半導(dǎo)體襯底315的表面內(nèi)部形成的擴散區(qū)316其如圖6及圖7所示成為形成第一臺階單元386的半導(dǎo)體層。并且，由溝槽底面向內(nèi)部形成的擴散區(qū)317其如圖6及圖8所示成為形成第二臺階單元387的半導(dǎo)體層。 接著如圖20所示，擴散區(qū)316、317上面層疊作為較薄的氧化膜335的第二電極326、327的硅化物或金屬。將所述硅化物或金屬沉積在擴散區(qū)316、317之后，利用光刻和蝕刻進(jìn)行圖案化而形成。所述第二電極326、327與擴散區(qū)316、317形成如圖1所示結(jié)構(gòu)的肖特基二極管。如果為圖3所示結(jié)構(gòu)時，不需要所述硅化物或金屬，由擴散區(qū)316、317代而成為氧化膜335的第二電極。接著如圖21所示沉積較薄的氧化膜335或使之熱力生長。為降低用于編程的VPP電壓，需減小所述氧化膜的厚度，然而為了簡化制造工藝，優(yōu)選為使之與較薄的氧化膜晶體管的柵氧化膜厚度接近。接著如圖22所示，作為較薄的氧化膜335的第一電極390，硅化物或金屬或多晶硅形成于較薄的氧化膜335之上。其是在所述較薄的氧化膜335上沉積硅化物或金屬或多晶硅，并利用光刻和蝕刻進(jìn)行圖案化而形成。所述第一電極390根據(jù)連接方式不同而成為連接于字線或連接于位線的導(dǎo)體。根據(jù)本發(fā)明一實施例的圖23為示出省去圖20所示作為第二電極而沉積的硅化物或金屬的形成步驟而進(jìn)行的情況的剖面圖。因此，在圖23中擴散區(qū)316、317成為第二電極。在圖23中，當(dāng)氧化物薄膜335成為導(dǎo)通狀態(tài)時，與第二電極326、327構(gòu)成肖特基二極管，第一電極390需沉積非多晶硅的硅化物或金屬。圖24示出有根據(jù)現(xiàn)有技術(shù)的存儲單元。所述存儲單元由導(dǎo)電層-可變電阻-金屬層-半導(dǎo)體層所層疊的結(jié)構(gòu)構(gòu)成。圖24為在存儲單元中第一電極390與第二電極326之間的中間層由可變電阻338構(gòu)成的情況，其成為B型存儲單元，并將剖面圖及其等價電路
一并示出。如圖24所示，可變電阻338層疊于導(dǎo)電層所形成的第一電極390和金屬所形成的第二電極326之間成為可變電阻元件379。并且，如圖24所示，由金屬形成的第二電極326和低濃度P型或N型摻雜物摻入而形成的擴散區(qū)316之間的接觸構(gòu)成肖特基二極管366。并且，所述存儲單元如圖24所示可由導(dǎo)電層390-可變電阻338-半導(dǎo)體層326、316所層疊的結(jié)構(gòu)構(gòu)成。而且，所述半導(dǎo)體層包含P型擴散區(qū)326和N型擴散區(qū)316或N型擴散區(qū)326和P型擴散區(qū)316接合而成的P-N結(jié)二極管結(jié)構(gòu)。若按照圖24說明則相當(dāng)于所述半導(dǎo)體層構(gòu)成了由P型擴散區(qū)326和N型擴散區(qū)316接合而成的P-N結(jié)二極管366。圖25示出有根據(jù)本發(fā)明的存儲單元。所述存儲單元由金屬層-可變電阻-半導(dǎo)體層所層疊的結(jié)構(gòu)構(gòu)成。圖25為在所述存儲單元中第一電極390與第二電極311之間的中間層由可變電阻338構(gòu)成的情況，其成為B型存儲單元，并將剖面圖及其等價電路一并示出。如圖25所示，可變電阻338層疊于由金屬形成的第一電極391和低濃度摻雜的半導(dǎo)體所形成的第二電極311之間而構(gòu)成。即，在電學(xué)上成為包含可變電阻元件的肖特基二極管。如圖25所示，可用等價電路表示可變電阻元件379和肖特基二極管366串聯(lián)的結(jié)構(gòu)。包含所述B型存儲單元的存儲陣列與包含所述A型存儲單元的存儲陣列類似。因 此，制造B型存儲陣列的方法也與A型存儲陣列類似。即，在前已詳述的存儲陣列制造方法中在形成第一臺階單元及第二臺階單元時作為中間層替代絕緣膜層疊預(yù)定厚度的可變電阻。此外的制造方法由于彼此沒有差異，為使說明簡潔而用前面已詳述的存儲陣列制造方法代替，以避免重復(fù)說明。并且，在包含所述A型或B型存儲單元的非易失性存儲器及運行方法上A型和B型類似。A型與B型相比不同之處在于作為存儲場所的中間層，即絕緣膜不能像可變電阻一樣由低阻態(tài)變成高阻態(tài)。其余類似。從而前面已詳述的存儲裝置的電路及運行相關(guān)的一實施例很容易由A型變更為B型實施例，故為了簡潔的說明而避免重復(fù)說明。例如前面已詳述的作為編程電壓的VPP電壓在絕緣膜中作為生成阻抗路徑的電壓，使絕緣膜的電阻由高阻態(tài)變成低阻態(tài)。與此類似的，可變電阻中由設(shè)置電壓(setvo 11age)使可變電阻的電阻由高阻態(tài)變成低阻態(tài)。因此，作為所述編程電壓的VPP電壓可被調(diào)整為用于可變電阻的設(shè)置電壓，并可以以前面已所述的與A型類似的方法編程。并且，作為所述編程電壓的VPP電壓可被調(diào)整為用于可變電阻的復(fù)位電壓(resetvoltage)，使可變電阻由低阻態(tài)變成高阻態(tài)，即變成編程前的狀態(tài)。讀取所存儲的數(shù)據(jù)的原理也是根據(jù)判定絕緣膜或可變電阻的阻值高低，由此針對B型的讀取動作或電路，與前面已詳述的類似。所述可變電阻可以是阻變材料或相變材料或是其以外的具備通過體現(xiàn)穩(wěn)定的兩種電阻狀態(tài)的存儲特性的材料。所述阻變材料例如可以是I丐鈦礦(perowvskite)或過渡金屬氧化物、硫系化合物等多種材料。所述阻變材料為電阻可在一定電壓下變?yōu)榈妥钁B(tài)或高阻態(tài)的材料，其可以由TiO2, NiO, Hf02、A1203、ZrO2, ZnO, Ta2O5 及 Nb2O5 之類二元過渡金屬氧化物和 SrTi03、HfAlO,HfSiO及HfTiO之類三元過渡金屬氧化物中的某一個或這些的組合而形成。并且，阻變材料可以由摻入Cu的SiO2、摻入Ag的SiO2、摻入Cu的Ge-Se-Te化合物、摻入Ag的Ge-Se-Te化合物、CuOx系阻變材料中的某一個或這些的組合而形成。所述相變材料作為一定電流下相態(tài)(phase)轉(zhuǎn)變?yōu)榻Y(jié)晶態(tài)或非晶態(tài)的材料而使用硫系化合物。相態(tài)可變的硫系化合物可由Ge、Te、Sb、In、Se及Sn的組合所形成的二元化合物、三元化合物、四元化合物及在這些中添加Bi而形成的化合物。優(yōu)選為相變材料由Ge2Sb2Te5或摻雜著氮、氧、SiO2^Bi2O3的Ge2Sb2Te5中的某一個或這些的組合而形成。
前述的具體實施方式
中雖已提供至少一個實施例，然而要知道可以有眾多可行的實施例。要知道所述實施例僅為示例而并非旨在限制本發(fā)明的范圍、應(yīng)用或構(gòu)成。
權(quán)利要求
1.一種高度集成的可編程非易失性存儲器，其特征在于由在半導(dǎo)體襯底上形成為具有互不相同的臺階的第一臺階單元和第二臺階段元構(gòu)成， 所述第一臺階單元和第二臺階單元分別包括由導(dǎo)電層-可變電阻-金屬層-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-可變電阻-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-絕緣膜-金屬層-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-絕緣膜-半導(dǎo)體層所層疊的結(jié)構(gòu)中的某一個而構(gòu)成， 所述第一臺階單元以臺階高的水平面為基準(zhǔn)而形成，所述第二臺階單元以臺階低的水平面為基準(zhǔn)而形成。
2.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于所述第一臺階單元以半導(dǎo)體襯底的表面為基準(zhǔn)而形成，所述第二臺階單元以溝槽底面為基準(zhǔn)而形成。
3.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于由所述第一臺階單元與第二臺階單元相鄰的結(jié)構(gòu)構(gòu)成或所述第一臺階單元與第二臺階單元相鄰的結(jié)構(gòu)重復(fù)的結(jié)構(gòu)形成。
4.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于在所述第一臺階單元與第二臺階單元之間的側(cè)壁形成側(cè)壁分隔件，以防止由所述第一臺階單元和第二臺階單元中置于第一電極和半導(dǎo)體襯底之間的可變電阻或絕緣膜引起的干擾，或抑制有可能在包含所述第一臺階單元和第二臺階單元之間的區(qū)域內(nèi)寄生的晶體管的形成。
5.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于從水平方向看來在字線和位線相交叉的區(qū)域形成所述第一臺階單元或第二臺階單元。
6.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于在由所述導(dǎo)電層-可變電阻-半導(dǎo)體層層疊的結(jié)構(gòu)或由導(dǎo)電層-絕緣膜-半導(dǎo)體層層疊的結(jié)構(gòu)中，所述半導(dǎo)體層包含P-N結(jié)二極管結(jié)構(gòu)。
7.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于在由所述導(dǎo)電層-可變電阻-半導(dǎo)體層層疊的結(jié)構(gòu)或由導(dǎo)電層-絕緣膜-半導(dǎo)體層層疊的結(jié)構(gòu)中，當(dāng)所述可變電阻或絕緣膜成為導(dǎo)通狀態(tài)時，所述導(dǎo)電層和所述半導(dǎo)體層構(gòu)成為肖特基二極管。
8.如權(quán)利要求1所述的高度集成的可編程非易失性存儲器，其特征在于所述非易失性存儲器的寫入及讀取電路包含晶體管，該晶體管構(gòu)成為作為用于執(zhí)行寫入動作的位線預(yù)充電電路能夠?qū)⑽痪€預(yù)充電為作為編程電壓的VPP電壓，或者構(gòu)成為作為用于執(zhí)行讀取動作的全局位線預(yù)充電電路能夠?qū)⑷治痪€預(yù)充電為OV電壓。
9.如權(quán)利要求1所述的高度集中的可編程非易失性存儲器，其特征在于所述非易失性存儲器的編程運行方法包括步驟 對于未被選取的字線維持OV電壓,對于未被選取的位線施加作為編程電壓的VPP電壓或事先預(yù)充電為VPP電壓而成為浮置狀態(tài)； 將施加于字線的電壓從OV提高為作為編程電壓的VPP電壓，以使對于由所述字線所選取的存儲單元的二極管形成為正向電壓，并將OV電壓施加于位線，以使由所述字線所選取的存儲單元中由所述位線所選取的存儲單元被編程； 對所述位線施加作為編程電壓的VPP電壓或事先預(yù)充電為VPP電壓而成為浮置狀態(tài)，以防止由所述字線所選取的存儲單元中由所述位線選取的存儲單元被編程。
10.一種高度集成的可編程非易失性存儲器的制造方法，其特征在于包括對應(yīng)于第二臺階單元所要形成的位置，向半導(dǎo)體襯底內(nèi)部沿一個方向形成溝槽的步驟； 在所述溝槽側(cè)壁形成側(cè)壁分隔件的步驟； 以自對準(zhǔn)方式形成擴散區(qū)的步驟； 在半導(dǎo)體襯底的表面形成第一臺階單元的步驟； 在所述溝槽底面形成第二臺階單元的步驟； 形成所述第一臺階單元和第二臺階單元的第一電極的步驟； 所述第一臺階單元和第二臺階單元分別包含由導(dǎo)電層-可變電阻-金屬層-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-可變電阻-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-絕緣膜-金屬層-半導(dǎo)體層所層疊的結(jié)構(gòu)、由導(dǎo)電層-絕緣膜-半導(dǎo)體層所層疊的結(jié)構(gòu)中的某一個而構(gòu)成。
11.如權(quán)利要求10所述的高度集成的可編程非易失性存儲器的制造方法，其特征在于利用根據(jù)臺階結(jié)構(gòu)和側(cè)壁分隔件而以自對準(zhǔn)的方式注入離子的制造方法制造多個存儲單元
全文摘要
本發(fā)明涉及一種高度集成的可編程非易失性存儲器及其制造方法，尤其涉及一種包含反熔絲和二極管或可變電阻和二極管的存儲裝置及其運行方法以及利用垂直空間能夠提高集成度的多個存儲單元的制造方法。本發(fā)明所涉及的高度集成的可編程非易失性存儲器，其特征在于由具有互不相同的臺階的第一臺階單元和第二臺階單元形成，所述第一臺階單元以臺階較高的水平面為基準(zhǔn)形成而所述第二臺階單元以臺階較低的水平面為基準(zhǔn)形成。
文檔編號H01L27/115GK103022042SQ201210359379
公開日2013年4月3日 申請日期2012年9月24日 優(yōu)先權(quán)日2011年9月23日
發(fā)明者權(quán)義弼 申請人:權(quán)義弼