專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
示例實(shí)施方式可涉及半導(dǎo)體器件和/或其制造方法。示例實(shí)施方式可涉及具有電阻圖案的半導(dǎo)體器件和/或制造該半導(dǎo)體器件的方法。
背景技術(shù)：
摻雜的多晶硅已用于半導(dǎo)體器件中的電阻圖案。然而，隨著高性能金屬柵極的使用，已經(jīng)開發(fā)了金屬電阻圖案的形成方法。因此，期望具有良好電特性的電阻圖案的形成方法。

發(fā)明內(nèi)容
示例實(shí)施方式可以提供包括具有良好特性的電阻圖案的半導(dǎo)體器件。示例實(shí)施方式可以提供制造包括具有良好特性的電阻圖案的半導(dǎo)體器件的方法。在一些不例實(shí)施方式中，一種半導(dǎo)體器件可以包括:襯底上的柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)包括第一金屬；絕緣中間層，覆蓋襯底上的柵極結(jié)構(gòu)；絕緣中間層中的電阻圖案，該電阻圖案具有比絕緣中間層的頂表面低的頂表面并且至少在其上部包括不同于第一金屬的第二金屬；和/或穿過(guò)絕緣中間層的第一部分的第一接觸插塞，該第一接觸插塞與電阻圖案的上部直接接觸。在一些示例實(shí)施方式中，襯底可以分成有源區(qū)和場(chǎng)區(qū)。半導(dǎo)體器件可以還包括穿過(guò)絕緣中間層的第二部分的至少一個(gè)第二接觸插塞，至少一個(gè)第二接觸插塞電連接到有源區(qū)；和/或穿過(guò)絕緣中間層的共用接觸插塞，該共用接觸插塞與柵極結(jié)構(gòu)的頂表面和第二接觸插塞的頂表面接觸。在一些示例實(shí)施方式中，第一接觸插塞和共用接觸插塞可以具有彼此基本上共面的頂表面。在一些示例實(shí)施方式中，絕緣中間層可以包括蝕刻停止層，蝕刻停止層具有與第二接觸插塞的頂表面共面的底表面。在一些示例實(shí)施方式中，半導(dǎo)體器件可以還包括穿過(guò)絕緣中間層的第三部分和蝕刻停止層的第三接觸插塞，該第三接觸插塞與不接觸共用接觸插塞的第二接觸插塞的頂表面接觸并且具有與第一接觸插塞的頂表面基本上共面的頂表面。在一些示例實(shí)施方式中，電阻圖案可以包括鎢或鎢硅化物。在一些示例實(shí)施方式中，半導(dǎo)體器件可以還包括絕緣中間層中的對(duì)準(zhǔn)鍵，該對(duì)準(zhǔn)鍵具有與電阻圖案的底表面共面的底表面并且包括第二金屬。在一些示例實(shí)施方式中，電阻圖案的底表面可以比柵極結(jié)構(gòu)的頂表面低。在一些示例實(shí)施方式中，電阻圖案的底表面可以比柵極結(jié)構(gòu)的頂表面高。在一些示例實(shí)施方式中，柵極結(jié)構(gòu)可以包括順序地堆疊在襯底上的隧道絕緣層圖案、浮置柵極、介電層圖案以及控制柵極?？刂茤艠O可以包括第一金屬。在一些示例實(shí)施方式中，半導(dǎo)體器件可以包括:襯底的單元區(qū)上的柵極結(jié)構(gòu)，該襯底分成有源區(qū)和場(chǎng)區(qū)并且包括單元區(qū)和邏輯區(qū)，該柵極結(jié)構(gòu)包括第一金屬；絕緣中間層，覆蓋襯底上的柵極結(jié)構(gòu)；邏輯區(qū)中的絕緣中間層中的電阻圖案，該電阻圖案具有比絕緣中間層的頂表面低的頂表面并且包括不同于第一金屬的第二金屬；穿過(guò)絕緣中間層的一部分的第一接觸插塞，該第一接觸插塞與電阻圖案的頂表面接觸；穿過(guò)單元區(qū)中的絕緣中間層的至少一個(gè)第二接觸插塞，該至少一個(gè)第二接觸插塞電連接到有源區(qū)；和/或穿過(guò)單元區(qū)中的絕緣中間層的共用接觸插塞，該共用接觸插塞與柵極結(jié)構(gòu)的頂表面和至少一個(gè)第二接觸插塞的頂表面接觸。在一些示例實(shí)施方式中，一種半導(dǎo)體器件可以包括:襯底的單元區(qū)上的柵極結(jié)構(gòu)，該襯底包括單元區(qū)和邏輯區(qū)；絕緣中間層，覆蓋襯底上的柵極結(jié)構(gòu)；邏輯區(qū)中的絕緣中間層中的電阻圖案，該電阻圖案具有比絕緣中間層的頂表面低的頂表面；穿過(guò)絕緣中間層的一部分的第一接觸插塞，該第一接觸插塞與電阻圖案的頂表面接觸；和/或穿過(guò)單元區(qū)中的絕緣中間層的第二接觸插塞，該第二接觸插塞與柵極結(jié)構(gòu)的頂表面接觸，包括與第一接觸插塞基本相同的材料，并且具有與第一接觸插塞的頂表面基本上共面的頂表面。在一些示例實(shí)施方式中，制造半導(dǎo)體器件的方法可以包括:在襯底上形成包括第一金屬的柵極結(jié)構(gòu)；在襯底上形成絕緣中間層以覆蓋柵極結(jié)構(gòu)；部分地去除絕緣中間層的上部以形成溝槽；在溝槽中形成電阻圖案，該電阻圖案具有比絕緣中間層的頂表面低的頂表面并且包括不同于第一金屬的第二金屬；使用與絕緣中間層基本相同的材料填充溝槽的剩余部分；和/或形成穿過(guò)絕緣中間層的一部分的接觸插塞，該接觸插塞與電阻圖案的頂表面直接接觸。在一些示例實(shí)施方式中，部分地去除絕緣中間層的上部以形成溝槽可以包括:部分地去除絕緣中間層的上部以形成對(duì)準(zhǔn)鍵凹槽。在一些示例實(shí)施方式中，形成電阻圖案可以包括:在其上具有溝槽和對(duì)準(zhǔn)鍵凹槽的絕緣中間層上形成電阻層；使用與絕緣中間層基本相同的材料充分地填充溝槽和對(duì)準(zhǔn)鍵凹槽的剩余部分；在絕緣中間層上形成光致抗蝕劑圖案；和/或使用光致抗蝕劑圖案圖案化電阻層。在一些示例實(shí)施方式中，使用光致抗蝕劑圖案圖案化電阻層可以包括:在對(duì)準(zhǔn)鍵凹槽中形成對(duì)準(zhǔn)鍵。在一些示例實(shí)施方式中，半導(dǎo)體器件可以包括:襯底，包括單元區(qū)、邏輯區(qū)和劃線區(qū)；柵極結(jié)構(gòu)，在襯底上的單元區(qū)中；絕緣中間層，在襯底上的單元區(qū)、邏輯區(qū)和劃線區(qū)中；電阻圖案，在襯底上的邏輯區(qū)中的絕緣中間層中；和/或第一接觸插塞，穿過(guò)襯底上的邏輯區(qū)中的絕緣中間層的一部分。柵極結(jié)構(gòu)可以包括第一金屬和/或電阻圖案可以包括不同于
第一金屬的第二金屬。在一些示例實(shí)施方式中，電阻圖案可以具有比絕緣中間層的頂表面低的頂表面。在一些示例實(shí)施方式中，第一接觸插塞可以與電阻圖案的上部直接接觸。在一些示例實(shí)施方式中，電阻圖案可以包括鎢。在一些示例實(shí)施方式中，電阻圖案可以包括鎢硅化物。在一些示例實(shí)施方式中，柵極結(jié)構(gòu)可以包括順序地堆疊在襯底上的隧道絕緣層圖案、浮置柵極、介電層圖案和控制柵極。在一些示例實(shí)施方式中，電阻圖案的頂表面可以比絕緣中間層的頂表面低。
在一些示例實(shí)施方式中，半導(dǎo)體器件可以還包括:對(duì)準(zhǔn)鍵，在襯底上的劃線區(qū)中的絕緣中間層中。在一些示例實(shí)施方式中，對(duì)準(zhǔn)鍵可以具有與電阻圖案的底表面共面的底表面。


通過(guò)以下結(jié)合附圖的詳細(xì)描述，將更清楚地理解示例實(shí)施方式。圖1至16表示在此描述的非限定的示例實(shí)施方式。圖1是示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖；圖2是示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖；圖3至圖19是示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖；圖20至圖22是示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖；圖23是示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖；圖24至圖25是示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面
圖26是示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖；以及圖27至圖33是示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖。
具體實(shí)施例方式現(xiàn)在將參考附圖更充分地描述示例實(shí)施方式。但是，實(shí)施方式可以以許多不同形式實(shí)現(xiàn)并且不應(yīng)解釋為限于在此闡述的實(shí)施方式。然而，提供這些示例實(shí)施方式而使得本公開徹底和完整，并且向本領(lǐng)域技術(shù)人員充分傳達(dá)范圍。在附圖中，為了清楚可以夸大層和區(qū)域的厚度。將理解，當(dāng)一個(gè)部件被稱為在另一部件“上”、“連接到”、“電連接到”或“耦接到”另一部件時(shí)，它可以直接在其它部件上、直接連接到、直接電連接到或直接耦接到其它部件，或者可以存在中間部件。相反，當(dāng)一個(gè)部件被稱為“直接”在另一部件“上”、“直接連接到”、“直接電連接到”或“直接耦接到”另一部件時(shí)，則沒有中間部件存在。這里使用的術(shù)語(yǔ)“和/或”包括相關(guān)列舉項(xiàng)目的一個(gè)或更多的任何和所有組合。將理解，雖然術(shù)語(yǔ)第一、第二和第三可以用于在此描述各種元件、部件、區(qū)域、層和/或部分，這些元件、部件、區(qū)域、層和/或部分不應(yīng)受這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)只用于區(qū)分一個(gè)元件、部件、區(qū)域、層和/或部分與其他元件、部件、區(qū)域、層和/或部分。例如，第一元件、部件、區(qū)域、層和/或部分可以被稱為第二元件、部件、區(qū)域、層和/或部分，而不背離示例實(shí)施方式的教導(dǎo)。為便于描述這里可以使用諸如“在…之下”、“在…下面”、“下”、“在…之上”、“上”
等空間相對(duì)性術(shù)語(yǔ)，以描述如附圖所示的一個(gè)部件和/或特征與另一部件和/或特征或其它部件和/或特征的關(guān)系。將理解，空間相對(duì)性術(shù)語(yǔ)旨在涵蓋除了附圖所示的取向之外器件在使用或操作中的不同取向。
這里所采用的術(shù)語(yǔ)僅是為了描述特定示例實(shí)施方式的目的，并非用于限制示例實(shí)施方式。如這里所采用的，除非上下文另有明確表述，否則單數(shù)形式“一”和“該”均同時(shí)旨在也包括復(fù)數(shù)形式。將進(jìn)一步理解，當(dāng)在本說(shuō)明書中使用時(shí)，術(shù)語(yǔ)“包括”和/或“包含”指明了所述特征、整體、步驟、操作、元件和/或部件的存在，但并不排除一個(gè)或更多其它特征、整體、步驟、操作、元件、部件和/或其組合的存在或增加。除非另行定義，這里使用的所有術(shù)語(yǔ)(包括技術(shù)術(shù)語(yǔ)和科學(xué)術(shù)語(yǔ))都具有示例實(shí)施方式所屬領(lǐng)域的普通技術(shù)人員所通常理解的同樣的含義。將進(jìn)一步理解，諸如通用詞典中所定義的術(shù)語(yǔ)，除非此處加以明確定義，否則應(yīng)當(dāng)被解釋為具有與它們?cè)谙嚓P(guān)領(lǐng)域的語(yǔ)境中的含義相一致的含義，而不應(yīng)被解釋為理想化的或過(guò)度形式化的意義?，F(xiàn)將參考附圖中示出的示例實(shí)施方式，其中相同的附圖標(biāo)記始終指代相同的部件。圖1是示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖。參考圖1，半導(dǎo)體器件可以包括襯底100、柵極結(jié)構(gòu)200、第一絕緣中間層340、第一電阻圖案312和第一接觸插塞452。半導(dǎo)體器件可以還包括第二接觸插塞280、第三接觸插塞450和第四接觸插塞454、共用接觸插塞456以及第一對(duì)準(zhǔn)鍵314。襯底100可以是硅襯底、鍺襯底、硅鍺襯底、絕緣體上硅(SOI)襯底或絕緣體上鍺(GOI)襯底。襯底100可以分成場(chǎng)區(qū)和有源區(qū)，在場(chǎng)區(qū)中形成隔離層110，而在有源區(qū)中沒有形成隔尚層110。襯底100可包括單元區(qū)1、邏輯區(qū)II以及劃線區(qū)(scribe lane region) III,在單元區(qū)I中可以形成存儲(chǔ)單元，在邏輯區(qū)II中可以形成用于驅(qū)動(dòng)存儲(chǔ)單元的外圍電路和電阻圖案，在劃線區(qū)III中可以形成用于對(duì)準(zhǔn)器件和/或芯片的對(duì)準(zhǔn)鍵。邏輯區(qū)II可包括用于外圍電路的外圍電路區(qū)和用于電阻圖案的電阻區(qū)，并且為了便于解釋圖1中僅示出電阻區(qū)。柵極結(jié)構(gòu)200可包括低k介電層圖案120、高k介電層圖案180和柵電極190，并且在柵極結(jié)構(gòu)200的側(cè)壁上可以形成柵極隔離物140。低k介電層圖案120和高k介電層圖案180可用作柵極絕緣層圖案，而且在示例實(shí)施方式中可以不形成低k介電層圖案120。在例實(shí)施方式中，高k介電層圖案180可以形成在低k介電層圖案120上并且圍繞柵電極190的底部和側(cè)壁。低k介電層圖案120可包括例如硅氧化物，而高k介電層圖案180可包括金屬氧化物，例如，鉿氧化物、鉭氧化物、鋯氧化物等。柵電極190可包括低電阻金屬，例如，鋁、銅等，而柵極隔離物140可包括例如硅氮化物。在示例實(shí)施方式中，在襯底100的單元區(qū)I中可以形成多個(gè)柵極結(jié)構(gòu)200，從而可以形成可形成在柵極結(jié)構(gòu)200的側(cè)壁上的多個(gè)柵極隔離物140。鄰近柵極結(jié)構(gòu)200還可以形成雜質(zhì)區(qū)105和升高源漏(ESD)層150，而柵極結(jié)構(gòu)200、雜質(zhì)區(qū)105和ESD層150可以形成晶體管。雜質(zhì)區(qū)105可以形成在襯底100的有源區(qū)的上部并且鄰近柵極結(jié)構(gòu)200。在示例實(shí)施方式中，雜質(zhì)區(qū)105可包括摻雜有P型雜質(zhì)(例如硼)的單晶硅鍺或者摻雜有η型雜質(zhì)(例如磷)的單晶硅碳化物。在示例實(shí)施方式中，ESD層150可以形成在雜質(zhì)區(qū)105上并且與柵極隔離物140接觸。ESD層150可包括摻雜有雜質(zhì)的單晶硅，該雜質(zhì)具有與ESD層150下面的雜質(zhì)區(qū)105實(shí)質(zhì)上相同的導(dǎo)電類型。例如，ESD層150可包括摻雜有P型雜質(zhì)(例如硼)的單晶硅或者摻雜有η型雜質(zhì)(例如磷)的單晶硅。在示例實(shí)施方式中，可以不形成ESD層150。當(dāng)雜質(zhì)區(qū)105和ESD層150包括ρ型雜質(zhì)時(shí)，雜質(zhì)區(qū)105和ESD層150與鄰近的柵極結(jié)構(gòu)200 —起可形成ρ溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。當(dāng)雜質(zhì)區(qū)105和ESD層150包括η型雜質(zhì)時(shí)，雜質(zhì)區(qū)105和ESD層150與鄰近的柵極結(jié)構(gòu)200 —起可形成η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管。在示例實(shí)施方式中，半導(dǎo)體器件可以是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)裝置，而晶體管可以是SRAM裝置的驅(qū)動(dòng)晶體管、負(fù)載晶體管或存取晶體管。第一絕緣中間層340可以形成在襯底100的整個(gè)區(qū)域上以覆蓋柵極結(jié)構(gòu)200和柵極隔離物140。在示例實(shí)施方式中，第一絕緣中間層340可包括硅氧化物。第一絕緣中間層340可包括其中的蝕刻停止層290。在示例實(shí)施方式中，蝕刻停止層290可包括硅氮化物。第一電阻圖案312可以形成在邏輯區(qū)II的電阻區(qū)中的第一絕緣中間層340中，并且可具有比第一絕緣中間層340的頂表面低的頂表面。第一電阻圖案312的頂表面的至少一部分可以被第一絕緣中間層340覆蓋。在不例實(shí)施方式中,第一電阻圖案312的底表面可以比柵極結(jié)構(gòu)200的頂表面低。第一電阻圖案312 (至少在其上部)可包括與柵電極190的金屬不同的金屬和/或金屬硅化物。例如，第一電阻圖案312可包括鎢或鎢硅化物，其具有比柵電極190的金屬大的電阻。第一接觸插塞452可以穿過(guò)第一絕緣中間層340的一部分而形成以與第一電阻圖案312的頂表面接觸。因此，第一接觸插塞452可以與包括金屬和/或金屬娃化物的第一電阻圖案312的頂表面直接接觸。在示例實(shí)施方式中，第一接觸插塞452可具有與第一絕緣中間層340的頂表面共面的頂表面。在不例實(shí)施方式中，第一接觸插塞452可包括第一導(dǎo)電層圖案442和第一阻擋層圖案432，第一阻擋層圖案432圍繞第一導(dǎo)電層圖案442的底部和側(cè)壁。第一導(dǎo)電層圖案442可包括金屬、金屬氮化物和/或金屬硅化物，而第一阻擋層圖案432可包括金屬或金屬氮化物。第二接觸插塞280可以穿過(guò)第一絕緣中間層340的一部分以及圍繞柵極隔離物140的絕緣層240而形成以與ESD層150的頂表面接觸。因此，第二接觸插塞280可以電連接到鄰近柵極結(jié)構(gòu)200的雜質(zhì)區(qū)105。在沒有形成ESD層150時(shí)，第二接觸插塞280可與雜質(zhì)區(qū)105的頂表面直接接觸。在示例實(shí)施方式中，金屬硅化物圖案230可以形成在ESD層150上，并且在這種情況下第二接觸插塞280可與金屬硅化物圖案230接觸。在示例實(shí)施方式中，第二接觸插塞280可具有與蝕刻停止層290的底表面共面的頂表面。在示例實(shí)施方式中，在單元區(qū)I中可以形成多個(gè)第二接觸插塞280。第二接觸插塞280可包括第二導(dǎo)電層圖案270和第二阻擋層圖案260，第二阻擋層圖案260圍繞第二導(dǎo)電層圖案270的底部和側(cè)壁。第二導(dǎo)電層圖案270可包括摻雜的多晶硅、金屬、金屬氮化物和/或金屬硅化物。第二阻擋層圖案260可包括金屬或金屬氮化物。絕緣層240可包括例如硅氧化物，而金屬硅化物圖案230可包括例如鎳硅化物、鈷硅化物、鉬硅化物等等。第三接觸插塞450可以穿過(guò)第一絕緣中間層340的一部分和蝕刻停止層290而形成以與第二接觸插塞280的頂表面接觸。在示例實(shí)施方式中，第三接觸插塞450可具有與第一絕緣中間層340的頂表面共面的頂表面，由此具有與第一接觸插塞452的頂表面共面的頂表面。第三接觸插塞450可包括第三導(dǎo)電層圖案440和第三阻擋層圖案430，第三阻擋層圖案430圍繞第三導(dǎo)電層圖案440的底部和側(cè)壁。第三導(dǎo)電層圖案440可包括摻雜的多晶硅、金屬、金屬氮化物和/或金屬硅化物。第三阻擋層圖案430可包括金屬或金屬氮化物。第四接觸插塞454可以穿過(guò)第一絕緣中間層340和蝕刻停止層290而形成以與柵極結(jié)構(gòu)200的頂表面接觸。在示例實(shí)施方式中，第四接觸插塞454可具有與第一絕緣中間層340的頂表面共面的頂表面，由此具有與第一接觸插塞452和第三接觸插塞450的頂表面共面的頂表面。 第四接觸插塞454可包括第四導(dǎo)電層圖案444和第四阻擋層圖案434，第四阻擋層圖案434圍繞第四導(dǎo)電層圖案444的底部和側(cè)壁。第四導(dǎo)電層圖案444可包括摻雜的多晶硅、金屬、金屬氮化物和/或金屬硅化物。第四阻擋層圖案434可包括金屬或金屬氮化物。共用接觸插塞456可以穿過(guò)第一絕緣中間層340和蝕刻停止層290而形成以與柵極結(jié)構(gòu)200的頂表面和第二接觸插塞280的頂表面兩者接觸。因此，柵極結(jié)構(gòu)200和雜質(zhì)區(qū)105可共用共用接觸插塞456。然而，共用共用接觸插塞456的柵極結(jié)構(gòu)200和雜質(zhì)區(qū)105可以被包括在不同導(dǎo)電類型的晶體管中。也就是說(shuō)，PMOS晶體管的柵極結(jié)構(gòu)200和NMOS晶體管的雜質(zhì)區(qū)105可共用共用接觸插塞456，或者NMOS晶體管的柵極結(jié)構(gòu)200和PMOS晶體管的雜質(zhì)區(qū)105可共用共用接觸插塞456。因此，與共用接觸插塞456接觸的第二接觸插塞280在圖1中以虛線示出，其顯示第二接觸插塞280與包括在晶體管中的雜質(zhì)區(qū)105接觸，該晶體管的導(dǎo)電類型不同于包括與共用接觸插塞456接觸的柵極結(jié)構(gòu)200的晶體管的導(dǎo)電類型。在示例實(shí)施方式中，共用接觸插塞456的頂表面可以與第一絕緣中間層340的頂表面共面，由此與第一接觸插塞452、第三接觸插塞450和第四接觸插塞454的頂表面共面。共用接觸插塞456可包括第五導(dǎo)電層圖案446和第五阻擋層圖案436，第五阻擋層圖案436圍繞第五導(dǎo)電層圖案446的底部和側(cè)壁。第五導(dǎo)電層圖案446可包括金屬、金屬氮化物和/或金屬硅化物，而第五阻擋層圖案436可包括金屬或金屬氮化物。第一對(duì)準(zhǔn)鍵314可以形成在劃線區(qū)III中的第一絕緣中間層340中。在示例實(shí)施方式中，第一對(duì)準(zhǔn)鍵314可具有與第一電阻圖案312的底表面共面的底表面,并且可具有與第一電阻圖案312的厚度基本相同或類似的厚度。第一對(duì)準(zhǔn)鍵314可包括與第一電阻圖案312的金屬和/或金屬硅化物基本相同的金屬和/或金屬硅化物。在示例實(shí)施方式中，第一對(duì)準(zhǔn)鍵314可具有“U”形的垂直截面?？商鎿Q地，第一對(duì)準(zhǔn)鍵314可具有條形的垂直截面。第一接觸插塞452、第三接觸插塞450和第四接觸插塞454以及共用接觸插塞456可包括基本相同的材料。也就是說(shuō)，第一導(dǎo)電層圖案442、第三導(dǎo)電層圖案440、第四導(dǎo)電層圖案444和第五導(dǎo)電層圖案446可包括基本相同的材料，而第一阻擋層圖案432、第三阻擋層圖案430、第四阻擋層圖案434和第五阻擋層圖案436可包括基本相同的材料。
半導(dǎo)體器件可以還包括第一布線482和第二布線480、第二絕緣中間層490以及保護(hù)層495。在示例實(shí)施方式中，第一布線482可包括第六導(dǎo)電層圖案462和第六阻擋層圖案472，第六阻擋層圖案472圍繞第六導(dǎo)電層圖案462的底部和側(cè)壁。第六導(dǎo)電層圖案462可包括金屬、金屬氮化物和/或金屬硅化物，而第六阻擋層圖案472可包括金屬或金屬氮化物。第二布線480可包括第七導(dǎo)電層圖案460和第七阻擋層圖案470，第七阻擋層圖案470圍繞第七導(dǎo)電層圖案460的底部和側(cè)壁。第七導(dǎo)電層圖案460可包括金屬、金屬氮化物和/或金屬硅化物，而第七阻擋層圖案470可包括金屬或金屬氮化物。在示例實(shí)施方式中，第一布線482可以電連接到第一接觸插塞452，而第二布線480可以電連接到第三接觸插塞450、第四接觸插塞454和共用接觸插塞456。然而，第一布線482和第二布線480可以具有其它電連接，并且可以進(jìn)一步形成其它布線(未示出)。第二絕緣中間層490可以形成在第一絕緣中間層340上以覆蓋布線482和480的側(cè)壁，而保護(hù)層495可以形成在第二絕緣中間層490以及布線482和480上。第二絕緣中間層490和保護(hù)層495可包括絕緣材料。如上文所述，根據(jù)示例實(shí)施方式的半導(dǎo)體器件可包括具有比第一絕緣中間層340的頂表面低的頂表面的第一電阻圖案312，即，其頂表面可以被第一絕緣中間層340覆蓋的第一電阻圖案312,從而在可以形成接觸插塞452、450、454和456時(shí)第一電阻圖案312可以被第一絕緣中間層340保護(hù)。因此，第一電阻圖案312可具有良好的電特性，并且包括第一電阻圖案312的半導(dǎo)體器件也可具有良好的電特性。圖2是示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖。這種半導(dǎo)體器件可以與圖1的半導(dǎo)體器件基本上相同，除了該半導(dǎo)體器件可以包括第二電阻圖案316和第二對(duì)準(zhǔn)鍵318來(lái)取代第一電阻圖案312和第一對(duì)準(zhǔn)鍵314之外。因此，在此可以僅對(duì)第二電阻圖案316和第二對(duì)準(zhǔn)鍵318進(jìn)行解釋。參考圖2，第二電阻圖案316可以形成在邏輯區(qū)II的電阻區(qū)中的第一絕緣中間層340中，如同第一電阻圖案312，并且可具有比第一絕緣中間層340的頂表面低的頂表面。也就是說(shuō)，第二電阻圖案316的頂表面的至少一部分可以被第一絕緣中間層340覆蓋。然而，第二電阻圖案316的底表面可以比柵極結(jié)構(gòu)200的頂表面高，不同于第一電阻圖案312。第二電阻圖案316可以包括金屬和/或金屬娃化物，如同第一電阻圖案312。第二對(duì)準(zhǔn)鍵318可以形成在劃線區(qū)III中的第一絕緣中間層340中，如同第一對(duì)準(zhǔn)鍵314。在示例實(shí)施方式中，第二對(duì)準(zhǔn)鍵318可具有與第二電阻圖案316的底表面共面的底表面，并且可具有與第二電阻圖案316的厚度基本相同或類似的厚度。因此，第二對(duì)準(zhǔn)鍵318的底表面可以高于柵極結(jié)構(gòu)200的頂表面。第二對(duì)準(zhǔn)鍵318可包括與第二電阻圖案316的金屬和/或金屬娃化物基本相同的金屬和/或金屬娃化物。如上文所述，僅第二電阻圖案316和第二對(duì)準(zhǔn)鍵318的厚度或高度可以分別不同于第一電阻圖案312和第一對(duì)準(zhǔn)鍵314的厚度或高度，因此在下文為了便于解釋可以僅示出具有第一電阻圖案312和第一對(duì)準(zhǔn)鍵314的半導(dǎo)體器件。圖3至圖19是示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖。這種方法可以應(yīng)用于制造圖1的半導(dǎo)體器件，但其可以不限于此。
參考圖3，隔離層110可以形成在襯底100上，并且多個(gè)虛設(shè)柵極結(jié)構(gòu)和多個(gè)柵極隔離物140可以形成在襯底100和隔離層110上。襯底100可以分成場(chǎng)區(qū)和有源區(qū)，在場(chǎng)區(qū)中形成隔離層110，而在有源區(qū)中沒有形成隔離層110。在示例實(shí)施方式中，隔離層110可以通過(guò)淺溝槽隔離(STI)工藝形成。襯底100可包括單元區(qū)1、邏輯區(qū)II以及劃線區(qū)III，在單元區(qū)I中可以形成存儲(chǔ)單元，在邏輯區(qū)II中可以形成用于驅(qū)動(dòng)存儲(chǔ)單元的外圍電路和電阻圖案，在劃線區(qū)III中可以形成用于對(duì)準(zhǔn)器件和/或芯片的對(duì)準(zhǔn)鍵。邏輯區(qū)II可包括用于外圍電路的外圍電路區(qū)和用于電阻圖案的電阻區(qū)，并且為了便于解釋圖3至圖19中僅示出電阻區(qū)。每個(gè)虛設(shè)柵極結(jié)構(gòu)可以通過(guò)在襯底100和隔離層110上順序地堆疊低k介電層圖案120和虛設(shè)柵電極130而形成。具體地，低k介電層和虛設(shè)柵電極層可以順序地形成在其上具有隔離層110的襯底100上。在不例實(shí)施方式中，低k介電層可以米用娃氧化物通過(guò)化學(xué)氣相沉積(CVD)工藝形成。虛設(shè)柵電極層可以采用多晶硅、非晶硅等通過(guò)CVD工藝形成。虛設(shè)柵電極層和低k介電層可以通過(guò)光刻工藝和蝕刻工藝被圖案化以形成虛設(shè)柵極結(jié)構(gòu)，每個(gè)虛設(shè)柵極結(jié)構(gòu)可包括順序地堆疊在襯底100的單元區(qū)I上的低k介電層圖案120和虛設(shè)柵電極130。覆蓋虛設(shè)柵極結(jié)構(gòu)的柵極隔離物層可以形成在隔離層110和襯底100上，并且通過(guò)各向異性蝕刻工藝被圖案化以在虛設(shè)柵極結(jié)構(gòu)的側(cè)壁上形成柵極隔離物140。在示例實(shí)施方式中，柵極隔離物層可以采用硅氮化物形成。參考圖4，雜質(zhì)區(qū)105可以形成在襯底100的有源區(qū)的上部并且鄰近于虛設(shè)柵極結(jié)構(gòu)，而ESD層150可以形成在雜質(zhì)區(qū)105上。具體地，利用虛設(shè)柵極結(jié)構(gòu)和柵極隔離物140作為蝕刻掩模，可以部分地去除襯底100的有源區(qū)，以在有源區(qū)的上部形成第一溝槽(未示出)。第一溝槽可以被雜質(zhì)區(qū)105填充。在示例實(shí)施方式中，利用由第一溝槽暴露的襯底100的頂表面作為籽晶層，可以執(zhí)行第一選擇性外延生長(zhǎng)(SEG)工藝以形成第一雜質(zhì)區(qū)105。在示例實(shí)施方式中，第一 SEG工藝可以在大約500°C至大約900°C的溫度下、大約0.1托至正常壓力的壓力下執(zhí)行。第一 SEG工藝可以利用例如二氯甲硅烷(SiH2Cl2)氣體或鍺烷(GeH4)氣體作為源氣體執(zhí)行，因此可以形成單晶硅鍺層。在示例實(shí)施方式中，P型雜質(zhì)源氣體例如乙硼烷(B2H6)氣體也可以用于形成摻雜有ρ型雜質(zhì)的單晶硅鍺層。在示例實(shí)施方式中，第一 SEG工藝可以利用乙硅烷(Si2H6)氣體和甲基硅甲烷(SiH3CH3)氣體作為源氣體執(zhí)行，以形成單晶硅碳化物層。在示例實(shí)施方式中，η型雜質(zhì)源氣體例如磷化氫(PH3)氣體也可以用于形成摻雜有η型雜質(zhì)的單晶硅碳化物層。在示例實(shí)施方式中，在第一 SEG工藝中，可以順序地形成摻雜有P型雜質(zhì)的單晶硅鍺層和摻雜有η型雜質(zhì)的單晶硅碳化物層，因此可以形成PMOS晶體管和NMOS晶體管兩者的雜質(zhì)區(qū)105?？梢詧?zhí)行第二 SEG工藝以在雜質(zhì)區(qū)105上形成ESD層。第二 SEG工藝可以利用雜質(zhì)區(qū)105作為籽晶層執(zhí)行。在示例實(shí)施方式中，第二 SEG工藝可以在大約500°C至大約900°C的溫度下、在大約0.1托至正常壓力的壓力下執(zhí)行。第二 SEG工藝可以利用ρ型雜質(zhì)源氣體例如二氯甲硅烷(SiH2Cl2)氣體或乙硼烷(B2H6)氣體作為源氣體執(zhí)行，因此可以形成摻雜有P型雜質(zhì)的單晶硅層?？商鎿Q地，第二 SEG工藝可以利用η型雜質(zhì)源氣體例如二氯甲硅烷(SiH2Cl2)氣體或磷化氫(PH3)氣體作為源氣體執(zhí)行，因此可以形成摻雜有η型雜質(zhì)的單晶硅層。在不例實(shí)施方式中，用于形成雜質(zhì)區(qū)105的第一 SEG工藝和用于形成ESD層150的第二 SEG工藝可以原位執(zhí)行。也就是說(shuō)，在可以形成雜質(zhì)區(qū)105時(shí)，可以提供硅源氣體、鍺源氣體和P型雜質(zhì)源氣體以執(zhí)行SEG工藝，以及可以停止提供鍺源氣以形成ESD層150?？商鎿Q地，在可以形成雜質(zhì)區(qū)105時(shí)，可以提供硅源氣體、碳源氣體和η型雜質(zhì)源氣體以執(zhí)行SEG工藝，以及可以停止提供碳源氣體以形成ESD層150。在示例實(shí)施方式中，可以省略ESD層150的形成。參考圖5，覆蓋虛設(shè)柵極結(jié)構(gòu)和柵極隔離物140的第一絕緣層160可以形成在襯底100、隔離層110和ESD層150上。在不例實(shí)施方式中，第一絕緣層160可以利用娃氧化物形成。第一絕緣層160在邏輯區(qū)II和劃線區(qū)III中的部分可以被去除，并且第一絕緣層160的上部可以被平坦化直到虛設(shè)柵電極130的頂表面可以被暴露。在示例實(shí)施方式中，平坦化工藝可以通過(guò)化學(xué)機(jī)械拋光(CMP)工藝執(zhí)行。暴露的虛設(shè)柵電極130可以被去除以形成凹槽170，并且低k介電層圖案120可以被暴露。在示例實(shí)施方式中，低k介電層圖案120也可以與虛設(shè)柵電極130—起被去除。虛設(shè)柵電極130可以通過(guò)濕蝕刻工藝或干蝕刻工藝被去除。參考圖6，高k介電層圖案180可以形成在每個(gè)凹槽170的內(nèi)壁上，并且可以形成填充每個(gè)凹槽170的剩余部分的柵電極190。具體地，在凹槽170的內(nèi)壁、第一絕緣層160的頂表面以及隔離層110的頂表面上可以形成高k介電層，并且在高k介電層上可以形成充分填充凹槽170的剩余部分的柵電極層。高k介電層可以通過(guò)沉積金屬氧化物而形成。金屬氧化物可以包括例如鉿氧化物、鉭氧化物、鋯氧化物等。柵電極層可以使用低電阻金屬例如鋁、銅等通過(guò)原子層沉積(ALD)工藝、物理氣相沉積(PVD)工藝等而形成。在示例實(shí)施方式中，可以進(jìn)一步執(zhí)行熱處理工藝，例如快速熱退火(RTA)工藝、尖峰快速熱退火(尖峰RTA)工藝、閃光快速熱退火(閃光RTA)工藝或激光退火工藝。柵電極層和高k介電層在邏輯區(qū)II和劃線區(qū)III中的部分可以被去除，并且柵電極層和高k介電層的上部可以被平坦化以在凹槽170的內(nèi)壁上形成高k介電層圖案180和填充凹槽170的剩余部分的柵電極190。在示例實(shí)施方式中，平坦化工藝可以通過(guò)CMP工藝執(zhí)行。因此，可以形成多個(gè)柵極結(jié)構(gòu)200，每個(gè)柵極結(jié)構(gòu)200可包括低k介電層圖案120、高k介電層圖案180以及柵電極190，并且柵極隔離物140可以形成在柵極結(jié)構(gòu)200的側(cè)壁上。每個(gè)柵極結(jié)構(gòu)200以及鄰近于柵極結(jié)構(gòu)200的雜質(zhì)區(qū)105和ESD層150可形成晶體管。在示例實(shí)施方式中，半導(dǎo)體器件可以是SRAM裝置，而晶體管可以是SRAM裝置的驅(qū)動(dòng)晶體管、負(fù)載晶體管或存取晶體管。參考圖7，可以形成覆蓋柵極結(jié)構(gòu)200的蓋層圖案210，并且利用蓋層圖案210作為蝕刻掩模可以去除第一絕緣層160以形成暴露ESD層150的第一開口 220。在示例實(shí)施方式中，蓋層圖案210可以不僅形成在柵極結(jié)構(gòu)200上，而且形成在第一絕緣層160的一部分上。在這種情況下，第一絕緣層160可以被部分地去除并被部分地保留。蓋層圖案210可以通過(guò)在柵極結(jié)構(gòu)200、第一絕緣層160以及隔離層110上形成蓋層并且圖案化蓋層而形成。在示例實(shí)施方式中，蓋層可以利用相對(duì)于第一絕緣層160具有高蝕刻選擇性的材料(例如，硅氮化物)形成。參考圖8，金屬硅化物圖案230可以形成在暴露的ESD層150上。具體地，金屬層可以形成在ESD層150、柵極隔離物140、蓋層圖案210以及隔離層110上,并且被熱處理以在包括娃的ESD層150上形成金屬娃化物層。金屬層的未與ESD層150反應(yīng)的部分可以被去除以在由第一開口 220暴露的ESD層150上形成金屬硅化物圖案230。在示例實(shí)施方式中，金屬層可以利用鎳、鈷、鉬等形成，因此金屬硅化物圖案230可包括鎳硅化物、鈷硅化物、鉬硅化物等?？梢孕纬商畛涞谝婚_口 220的剩余部分的第二絕緣層240。也就是說(shuō)，在金屬硅化物圖案230、柵極隔離物140、蓋層圖案210以及隔離層110上可以形成絕緣層以充分地填充第一開口 220的剩余部分，并且絕緣層可以被平坦化直到蓋層圖案210的頂表面可以被暴露以形成第二絕緣層240。在示例實(shí)施方式中，第二絕緣層240可以利用與第一絕緣層160的材料基本相同的材料(例如硅氧化物)形成，因此可以合并第一絕緣層160和第二絕緣層240?？梢詧?zhí)行平坦化工藝，直到柵電極190的頂表面可以被暴露，因此可以去除蓋層圖案210。然而，當(dāng)?shù)诙佑|插塞280 (參考圖9)自對(duì)準(zhǔn)柵極結(jié)構(gòu)200和柵極隔離物140而形成時(shí)，可以執(zhí)行平坦化工藝僅僅直到蓋層圖案210可以被暴露，從而使蓋層圖案210可以保留。在下文，可以僅示出蓋層圖案210被去除的情況。參考圖9，在襯底100上可以形成第一絕緣中間層250以覆蓋柵極結(jié)構(gòu)200、柵極隔離物140以及絕緣層160和240。在示例實(shí)施方式中，第一絕緣中間層250可以利用硅氧化物通過(guò)CVD工藝形成。第一絕緣中間層250和第二絕緣層240可以被部分地去除以形成暴露至少一個(gè)金屬硅化物圖案230的第二開口(未示出)，并且可以形成填充第二開口的第二接觸插塞280。通過(guò)在暴露的金屬硅化物圖案230和第一絕緣中間層250上形成第二阻擋層和在第二阻擋層上形成充分地填充第二開口的剩余部分的第二導(dǎo)電層，以及通過(guò)平坦化第二導(dǎo)電層和第二阻擋層的上部直到可以暴露第一絕緣中間層250的頂表面，可以形成第二接觸插塞280。在示例實(shí)施方式中，第二阻擋層可以利用金屬或金屬氮化物形成，而第二導(dǎo)電層可以利用摻雜的多晶硅、金屬、金屬氮化物和/或金屬硅化物形成。參考圖10，在第一絕緣中間層250上可以形成蝕刻停止層290，并且可以部分地去除邏輯區(qū)II和劃線區(qū)III中的蝕刻停止層290和第一絕緣中間層250的上部，以分別形成第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305。在示例實(shí)施方式中，第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305可以形成為具有大于后續(xù)形成的電阻層310 (參考圖11)的厚度的深度。因此，電阻層310 (其可形成在第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305上)的頂表面可以比第一絕緣中間層250的頂表面低。第一對(duì)準(zhǔn)鍵凹槽305可以形成為具有用于對(duì)準(zhǔn)第一光致抗蝕劑圖案330 (參考圖12)的足夠深的深度，第一光致抗蝕劑圖案330可用作用于圖案化電阻層310的蝕刻掩模。在示例實(shí)施方式中，第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305可以形成為具有彼此基本相同的深度。在示例實(shí)施方式中，第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305可以形成為具有比柵極結(jié)構(gòu)200的頂表面低的底表面。在示例實(shí)施方式中，第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305可以形成為具有等于或大于大約200A的深度。參考圖11，電阻層310可以形成在其上具有第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305的蝕刻停止層290和第一絕緣中間層250上。在示例實(shí)施方式中，電阻層310可以使用具有高于柵電極190的電阻的金屬(例如鎢)形成。電阻層310可以還包括硅，并且電阻層310可以具有根據(jù)電阻層310中硅的濃度而改變的電阻。參考圖12，充分填充第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305的第三絕緣層320可以形成在電阻層310上，并且部分地覆蓋第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305的第一光致抗蝕劑圖案330可以形成在第三絕緣層320上。當(dāng)形成第一電阻圖案312之后可以去除第一光致抗蝕劑圖案330時(shí)第三絕緣層320可以防止第一電阻圖案312 (參考圖13)的頂表面被氧化，并且在示例實(shí)施方式中可以省略第三絕緣層320的形成。在示例實(shí)施方式中，第三絕緣層320可以使用與第一絕緣中間層250的材料基本相同的材料(例如硅氧化物)形成。在示例實(shí)施方式中，第一光致抗蝕劑圖案330可形成為覆蓋第二溝槽300的中心部和第一對(duì)準(zhǔn)鍵凹槽305的中心部。具體地，在第三絕緣層320上可形成光致抗蝕劑層，并且可以將光致抗蝕劑層圖案化以形成第一光致抗蝕劑圖案330。在形成第一光致抗蝕劑圖案330期間，可檢測(cè)電阻層310在第一對(duì)準(zhǔn)鍵凹槽305的底表面上的部分與電阻層310在蝕刻停止層290的頂表面上的部分之間的深度差或高度差。因此，第一光致抗蝕劑圖案330的位置可利用可以檢測(cè)到深度差或高度差的區(qū)域作為對(duì)準(zhǔn)鍵來(lái)確定。參考圖13，可利用第一光致抗蝕劑圖案330作為蝕刻掩模而圖案化第三絕緣層320和電阻層310，以分別形成第三絕緣層圖案325以及第一電阻圖案312和第一對(duì)準(zhǔn)鍵314。在示例實(shí)施方式中，第一電阻圖案312可形成在第二溝槽300的底表面的中心部，而第一對(duì)準(zhǔn)鍵314可形成在第一對(duì)準(zhǔn)鍵凹槽305的底表面上。電阻層310可以保留在第一對(duì)準(zhǔn)鍵凹槽305的側(cè)壁上，由此第一對(duì)準(zhǔn)鍵314可以具有“U”形的垂直截面。第一光致抗蝕劑圖案330可被去除。在示例實(shí)施方式中，通過(guò)使用氧的灰化工藝和/或剝離工藝可去除第一光致抗蝕劑圖案330。第三絕緣層圖案325可以保留在第一電阻圖案312和第一對(duì)準(zhǔn)鍵314上，然而，在示例實(shí)施方式中，第三絕緣層圖案325可被去除以暴露第一電阻圖案312和第一對(duì)準(zhǔn)鍵凹槽314。參考圖14，在蝕刻停止層290、第三絕緣層圖案325和第一絕緣中間層250上可形成第四絕緣層，第四絕緣層充分覆蓋第二溝槽300并且具有比第三絕緣層圖案325的頂表面高的頂表面。在示例實(shí)施方式中，第四絕緣層可利用與第三絕緣層圖案325和第一絕緣中間層250基本相同的材料形成，因此第一絕緣中間層250、第三絕緣層圖案325以及第四絕緣層可以合并。在下文，合并層可以稱為第一絕緣中間層340。如上所述，當(dāng)在形成第四絕緣層之前已經(jīng)去除第三絕緣層圖案325時(shí)，第四絕緣層可以形成為具有充分填充第二溝槽300在暴露的第一電阻圖案312上的剩余部分以及第一對(duì)準(zhǔn)鍵凹槽305在暴露的第一對(duì)準(zhǔn)鍵314上的剩余部分的厚度。在這種情況下，第四絕緣層和第一絕緣中間層250也可以合并，并且合并層也可以稱為第一絕緣中間層340?？梢赃M(jìn)一步執(zhí)行用于平坦化第一絕緣中間層340的上部的平坦化工藝，例如，CMP工藝。參考圖15，第一硬掩模層和第二光致抗蝕劑圖案370可以形成在第一絕緣中間層340 上。在示例實(shí)施方式中，可以順序地形成第一旋涂硬掩模(SOH)層350和第一硅氮氧化物層360，作為第一硬掩模層。第二光致抗蝕劑圖案370可以形成為與至少一個(gè)第二接觸插塞280不交疊。參考圖16，利用第二光致抗蝕劑圖案370作為蝕刻掩?？梢詧D案化第一硬掩模層，并且利用圖案化的第一硬掩模層作為蝕刻掩?？梢圆糠值厝コ谝唤^緣中間層340和蝕刻停止層290，以形成暴露第二接觸插塞280的頂表面的第三開口 380。第二光致抗蝕劑圖案370和第一硬掩模層可以被去除。參考圖17，在暴露的第二接觸插塞280和第一絕緣中間層340上可以形成填充第三開口 380的第二硬掩模層，并且在第二硬掩模層上可以形成第三光致抗蝕劑圖案410。在示例實(shí)施方式中，可以順序地形成第二 SOH層390和第二硅氮氧化物層400，作為第二硬掩模層。第三光致抗蝕劑圖案410可以形成為與至少一個(gè)柵極結(jié)構(gòu)200或至少一部分第一電阻圖案312不交疊。在示例實(shí)施方式中，第三光致抗蝕劑圖案410可以形成為與鄰近于第二接觸插塞280的至少一個(gè)柵極結(jié)構(gòu)200不交疊。參考圖18，利用第三光致抗蝕劑圖案410作為蝕刻掩?？梢詧D案化第二硬掩模層，并且利用圖案化的第二硬掩模層作為蝕刻停止層可以部分地去除第一絕緣中間層340和蝕刻停止層290，以形成暴露第一電阻圖案312的第四開口 422以及暴露柵極結(jié)構(gòu)200的頂表面的第五開口 424。第三光致抗蝕劑圖案410和第二硬掩模層可以被去除，因此可以再次形成暴露第二接觸插塞280的第三開口 380。鄰近于第二接觸插塞280的暴露柵極結(jié)構(gòu)200的頂表面的第五開口 424和暴露第二接觸插塞280的頂表面的第三開口 380可以互相流體連通以限定一個(gè)開口，其可以稱為第六開口 426。參考圖19，分別填充第四開口 422、第三開口 380、第五開口 424和第六開口 426的第一接觸插塞452、第三接觸插塞450、第四接觸插塞454和共用接觸插塞456可以分別形成在暴露的第一電阻圖案312、暴露的第二接觸插塞280和暴露的柵極結(jié)構(gòu)200上。具體地，在暴露的第一電阻圖案312、暴露的柵結(jié)構(gòu)200、暴露的第二接觸插塞280以及第三至第六開口 380、422、424和426的側(cè)壁上形成第一阻擋層之后，充分地填充第三至第六開口 380、422、424和426的第一導(dǎo)電層可以形成在第一阻擋層上，并且第一導(dǎo)電層和第一阻擋層的上部可以被平坦化直到可以暴露第一絕緣中間層340的頂表面。在示例實(shí)施方式中，第一阻擋層可利用金屬或金屬氮化物形成，而第一導(dǎo)電層可利用金屬、金屬氮化物和/或金屬硅化物形成。在示例實(shí)施方式中，平坦化工藝可通過(guò)CMP工藝執(zhí)行。第一電阻圖案312可以具有比第一絕緣中間層340的頂表面低的頂表面，因此在平坦化工藝期間第一電阻圖案312可以不被損壞。因此，CMP工藝可以具有足夠的工藝裕度，并且第一電阻圖案312可以具有良好的電特性。因此，可以形成與第一電阻圖案312的頂表面直接接觸并且填充第四開口 422的第一接觸插塞452，可以形成與第二接觸插塞280的頂表面直接接觸并且填充第三開口 380的第三接觸插塞450，可以形成與柵極結(jié)構(gòu)200的頂表面直接接觸并且填充第五開口 424的第四接觸插塞454，以及可以形成與柵極結(jié)構(gòu)200和第二接觸插塞280兩者的頂表面直接接觸并且填充第六開口 426的共用接觸插塞456。第一接觸插塞452可以形成為包括第一導(dǎo)電層圖案442和圍繞第一導(dǎo)電層圖案442的底部和側(cè)壁的第一阻擋層圖案432。第三接觸插塞450可以形成為包括第三導(dǎo)電層圖案440和圍繞第三導(dǎo)電層圖案440的底部和側(cè)壁的第三阻擋層圖案430。第四接觸插塞454可以形成為包括第四導(dǎo)電層圖案444和圍繞第四導(dǎo)電層圖案444的底部和側(cè)壁的第四阻擋層圖案434。共用接觸插塞456可以形成為包括第五導(dǎo)電層圖案446和圍繞第五導(dǎo)電層圖案446的底部和側(cè)壁的第五阻擋層圖案436。再次參考圖1，第二絕緣中間層490可以形成在第一絕緣中間層340以及接觸插塞452、450、454和456上，而布線482和480可以穿過(guò)第二絕緣中間層490形成以電連接到接觸插塞452、450、454和456。在示例實(shí)施方式中，第二絕緣中間層490可以被部分地去除以形成暴露接觸插塞452、450、454和456的第七開口(未示出)，并且第三阻擋層可以形成在暴露的接觸插塞452,450,454和456、第七開口的側(cè)壁以及絕緣中間層340和490上。此外，充分填充第七開口的第三導(dǎo)電層可以形成在第三阻擋層上，并且第三導(dǎo)電層和第三阻擋層可以被平坦化直到可以暴露第二絕緣中間層490的頂表面，以形成第一布線482和第二布線480。第三阻擋層可利用金屬或金屬氮化物形成，而第三導(dǎo)電層可利用金屬、金屬氮化物和/或金屬硅化物形成。在示例實(shí)施方式中，第一布線482可形成為電連接到第一接觸插塞452，而第二布線480可形成為電連接到第三接觸插塞450、第四接觸插塞454和共用接觸插塞456。然而，其它類型的電連接也是可能的。在第二絕緣中間層490以及布線482和480上可使用絕緣材料形成保護(hù)層495。如上文所述，第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305可以形成在第一絕緣中間層250上并且在第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305中可以形成電阻層310，從而通過(guò)根據(jù)第一對(duì)準(zhǔn)鍵凹槽305的深度檢測(cè)電阻層310在第一對(duì)準(zhǔn)鍵凹槽305的底表面上的部分與電阻層310在第一絕緣中間層250的頂表面上的部分之間的深度差或高度差可以準(zhǔn)確地圖案化電阻層310。此外，第一電阻圖案312可以具有比第一絕緣中間層340的頂表面低并且被第一絕緣中間層340覆蓋的頂表面，從而用于形成接觸插塞452、450、454和456的CMP工藝可以具有大的工藝裕度，并且可以防止損壞第一電阻圖案312。圖20至圖22為示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖。這種方法可以與參考圖1至圖19所述的方法基本上相同或相似，除了形成第四開口422的順序之外。因此，相同的附圖標(biāo)記指代相同的元件，并且在此省略了重復(fù)的說(shuō)明。首先，可以執(zhí)行與參考圖3至圖14所述的工藝基本相同或相似的工藝。參考圖20，在第一絕緣中間層340上可以形成用作第一硬掩模層的第一 SOH層350和第一娃氮氧化物層360,并且在第一硬掩模層上可以形成第四光致抗蝕劑圖案375。第四光致抗蝕劑圖案375可以形成為與至少一個(gè)第二接觸插塞280或至少一部分第一電阻圖案312不交疊。參考圖21，利用第四光致抗蝕劑圖案375作為蝕刻掩?？梢詧D案化第一硬掩模層，并且利用圖案化的第一硬掩模層作為蝕刻掩模可以部分地去除第一絕緣中間層340和蝕刻停止層290，以形成暴露第二接觸插塞280的頂表面的第三開口 380和暴露第一電阻圖案312的頂表面的第四開口 422。第四光致抗蝕劑圖案375和第一硬掩模層可以被去除。參考圖22，在暴露的第二接觸插塞280、暴露的第一電阻圖案312以及第一絕緣中間層340上可以形成用作填充第三開口 380和第四開口 422的第二硬掩模層的第二 SOH層390和第二硅氮氧化物層400，并且在第二硬掩模層上可以形成第五光致抗蝕劑圖案415。第五光致抗蝕劑圖案415可以形成為與至少一個(gè)柵極結(jié)構(gòu)200不交疊。在示例實(shí)施方式中，第五光致抗蝕劑圖案415可以形成為與鄰近于第二接觸插塞280的至少一個(gè)柵極結(jié)構(gòu)200不交疊?？梢詧?zhí)行與參考圖18、19和圖1所述的工藝基本相同或相似的工藝以制造半導(dǎo)體器件。圖23為示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖。這種半導(dǎo)體器件可以與圖1的半導(dǎo)體器件基本相同或相似，除了該半導(dǎo)體器件可以不具有劃線區(qū)III中的對(duì)準(zhǔn)鍵之外。因此，相同的附圖標(biāo)記指代相同的元件，并且在此省略了重復(fù)的說(shuō)明。圖24和圖25為示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖。這種方法可以與參考圖1至圖19所述的方法基本相同或相似，除了第六光致抗蝕劑圖案335之外。因此，相同的附圖標(biāo)記指代相同的元件，并且在此省略了重復(fù)的說(shuō)明。首先，可以執(zhí)行與參考圖3至圖11所述的工藝基本相同或相似的工藝。參考圖24，可以形成充分填充第二溝槽300和第一對(duì)準(zhǔn)鍵凹槽305的第三絕緣層320，并且在第三絕緣層320上可以形成第六光致抗蝕劑圖案335。在示例實(shí)施方式中，第六光致抗蝕劑圖案335可以形成為僅覆蓋第二溝槽300的中心部。也就是說(shuō)，第六光致抗蝕劑圖案335可以不覆蓋第一對(duì)準(zhǔn)鍵凹槽305的任何部分，不同于第一光致抗蝕劑圖案330。具體地，在第三絕緣層320上形成光致抗蝕劑層之后，光致抗蝕劑層可被圖案化以形成第六光致抗蝕劑圖案335。在圖案化工藝期間，可以檢測(cè)電阻層310在第一對(duì)準(zhǔn)鍵凹槽305的底表面上的部分與電阻層310在蝕刻停止層290上的部分之間的深度差或高度差，并且第六光致抗蝕劑圖案335的位置可以利用可以檢測(cè)到深度差的區(qū)域作為對(duì)準(zhǔn)鍵來(lái)確定。參考圖25，利用第六光致抗蝕劑圖案335作為蝕刻掩模可以圖案化第三絕緣層320和電阻層310，以分別形成第三絕緣層圖案325和第一電阻圖案312。在示例實(shí)施方式中，在第二溝槽300的中心底表面上可以形成第一電阻圖案312，并且可以沒有形成對(duì)準(zhǔn)鍵，不同于圖1至圖19的半導(dǎo)體器件。電阻層310在第一對(duì)準(zhǔn)鍵凹槽305中的部分已經(jīng)用于對(duì)準(zhǔn)第六光致抗蝕劑圖案335，因此可以不必通過(guò)圖案化電阻層310形成對(duì)準(zhǔn)鍵?？梢匀コ诹庵驴刮g劑圖案335?？梢詧?zhí)行與參考圖14至圖19和圖1所述的工藝基本相同或相似的工藝以制造圖23的半導(dǎo)體器件。圖26為示出根據(jù)示例實(shí)施方式的半導(dǎo)體器件的截面圖。參考圖26，半導(dǎo)體器件可以包括襯底500以及襯底500上的多個(gè)柵極結(jié)構(gòu)560、第一絕緣中間層640、第一電阻圖案632和第一接觸插塞685。另外，半導(dǎo)體器件可以包括第二接觸插塞680和第一對(duì)準(zhǔn)鍵634。襯底500可以是硅襯底、鍺襯底、硅鍺襯底、SOI襯底、GOI襯底等。襯底500可以被分成場(chǎng)區(qū)和有源區(qū)，在場(chǎng)區(qū)中形成隔離層510，而在有源區(qū)中沒有形成隔離層。襯底500可以包括單元區(qū)1、邏輯區(qū)II以及劃線區(qū)III，在單元區(qū)中可以形成存儲(chǔ)單元，在邏輯區(qū)II中可以形成用于驅(qū)動(dòng)存儲(chǔ)單元的外圍電路和電阻圖案，在劃線區(qū)III中可以形成用于對(duì)準(zhǔn)器件和/或芯片的對(duì)準(zhǔn)鍵。邏輯區(qū)II可以包括用于外圍電路的外圍電路區(qū)和用于電阻圖案的電阻區(qū)，并且為了便于說(shuō)明圖26中僅示出電阻區(qū)。在示例實(shí)施方式中，在襯底500的單元區(qū)I中的有源區(qū)可以在平行于襯底500的頂表面的第一方向上延伸，并且多個(gè)有源區(qū)可以在基本垂直于第一方向的第二方向上形成。在圖26中，可以僅示出單元區(qū)I中的有源區(qū)。每個(gè)柵極結(jié)構(gòu)560可以包括順序地堆疊在襯底500的單元區(qū)I上的隧道絕緣層圖案520、浮置柵極530、介電層圖案540和控制柵極550。在示例實(shí)施方式中，在基本平行于襯底500的頂表面的第一方向上可以形成多個(gè)柵極結(jié)構(gòu)560。隧道絕緣層圖案520可以包括例如硅氧化物的氧化物、例如硅氮氧化物的氮氧化物、摻雜有雜質(zhì)的硅氧化物或低k介電材料，而浮置柵極530可以包括摻雜的多晶硅或具有高功函數(shù)的金屬，例如，鎢、鈦、鈷、鎳等。介電層圖案540可以具有多層結(jié)構(gòu)，例如，氧化物/氮化物/氧化物(ONO)結(jié)構(gòu)，或者可以包括具有高介電常數(shù)的金屬氧化物。高k金屬氧化物可以包括鉿氧化物、鈦氧化物、鉭氧化物、鋯氧化物、鋁氧化物等。控制柵極550可以包括摻雜的多晶硅、低電阻金屬(例如，鋁、銅等)、金屬氮化物、金屬硅化物等?？商鎿Q地，每個(gè)柵極結(jié)構(gòu)560可包括順序地堆疊在隧道絕緣層圖案520上的電荷俘獲層圖案(未示出)、阻隔層圖案(未示出)和柵電極(未示出)，代替浮置柵極530、介電層圖案540和控制柵極550。電荷俘獲層圖案可以包括例如硅氮化物的氮化物或例如鉿氧化物的氧化物，而阻隔層圖案可以包括硅氧化物或具有高介電常數(shù)的金屬氧化物，例如，鉿氧化物、鈦氧化物、鉭氧化物、鋯氧化物、鋁氧化物等。柵電極可以包括摻雜的多晶硅、低電阻金屬(例如，鋁、銅等)、金屬氮化物、金屬硅化物等。在下文，僅說(shuō)明浮置柵極530、介電層圖案540和控制柵極550順序地堆疊在隧道絕緣層圖案520上的情況。在示例實(shí)施方式中，隧道絕緣層圖案520彼此在襯底500的有源區(qū)上可以具有島形狀，而浮置柵極530彼此在隧道絕緣層圖案520上也可具有島形狀。每個(gè)介電層圖案540和控制柵極550可以在浮置柵極530和隔離層510上沿基本垂直于第一方向的第二方向延伸?？商鎿Q地，隧道絕緣層圖案520可以不具有島形狀，而是在襯底500的有源區(qū)上沿第一方向延伸。第一、第二和第三雜質(zhì)區(qū)503、505和507可以形成在襯底500的有源區(qū)的上部并且鄰近于柵極結(jié)構(gòu)560，并且柵極結(jié)構(gòu)560以及雜質(zhì)區(qū)503、505和507可以形成晶體管。在示例實(shí)施方式中，半導(dǎo)體器件可以是NAND快閃存儲(chǔ)器裝置，而晶體管可以是其單元晶體管。間隔物570可以形成在柵極結(jié)構(gòu)560的側(cè)壁上，并且保護(hù)層圖案580可以形成在柵極結(jié)構(gòu)560和間隔物570上。以相對(duì)小的距離彼此間隔開的柵極結(jié)構(gòu)560之間的間隔可以用間隔物570填充。在示例實(shí)施方式中，間隔物570和保護(hù)層圖案580可以包括氮化物，例如，硅氮化物。第一絕緣中間層640可以在襯底500的整個(gè)區(qū)域上覆蓋保護(hù)層圖案580。在示例實(shí)施方式中，第一絕緣中間層640可以包括硅氧化物。第一絕緣中間層640可以還包括其中的蝕刻停止層610。在示例實(shí)施方式中，蝕刻停止層610可以包括例如硅氮化物。第一電阻圖案632可以形成在邏輯區(qū)II的電阻區(qū)中的第一絕緣中間層640中，并且可以具有比第一絕緣中間層640的頂表面低的頂表面。也就是說(shuō)，第一電阻圖案632的頂表面可以被第一絕緣中間層640至少部分地覆蓋。在示例實(shí)施方式中，第一電阻圖案632可以具有比柵極結(jié)構(gòu)560的頂表面低的底表面。第一電阻圖案632 (至少在其上部)可以包括金屬和/或金屬硅化物，其可以不同于每個(gè)柵極結(jié)構(gòu)560的控制柵極550中包括的金屬或金屬娃化物。例如，第一電阻圖案632可以包括鎢或鎢硅化物，其可以具有比每個(gè)柵極結(jié)構(gòu)560的控制柵極550中包括的金屬或金屬硅化物高的電阻。第一接觸插塞685可以穿透第一絕緣中間層640的一部分并且與第一電阻圖案632的頂表面直接接觸。因此，第一接觸插塞685可以與包括金屬和/或金屬娃化物的第一電阻圖案632的上部直接接觸。在例實(shí)施方式中，第一接觸插塞685可以具有與第一絕緣中間層640的頂表面共面的頂表面。在不例實(shí)施方式中，第一接觸插塞685可以包括第一導(dǎo)電層圖案675和圍繞第一導(dǎo)電層圖案675的底部和側(cè)壁的第一阻擋層圖案665。第一導(dǎo)電層圖案675可以包括金屬、金屬氮化物和/或金屬硅化物，而第一阻擋層圖案665可以包括金屬或金屬氮化物。第二接觸插塞680可以穿透第一絕緣中間層640并且接觸第三雜質(zhì)區(qū)507的頂表面以電連接到第三雜質(zhì)區(qū)507。在示例實(shí)施方式中，第二接觸插塞680可以電連接到第一絕緣中間層640上的位線710，并且用作位線接觸插塞。位線710可以包括第三導(dǎo)電層圖案690和圍繞第三導(dǎo)電層圖案690的底部和側(cè)壁的第三阻擋層圖案700。第三導(dǎo)電層圖案690可以包括金屬、金屬氮化物和/或金屬娃化物，而第三阻擋層圖案700可以包括金屬或金屬氮化物。在示例實(shí)施方式中，第二接觸插塞680可以包括第二導(dǎo)電層圖案670和圍繞第二導(dǎo)電層圖案670的底部和側(cè)壁的第二阻擋層圖案660。第二導(dǎo)電層圖案670可以包括金屬、金屬氮化物和/或金屬硅化物，而第二阻擋層圖案660可以包括金屬或金屬氮化物。第一接觸插塞685和第二接觸插塞680可以包括基本相同的材料。也就是說(shuō)，第一導(dǎo)電層圖案675和第二導(dǎo)電層圖案670可以包括基本相同的材料,而第一阻擋層圖案665和第二阻擋層圖案660可以包括基本相同的材料。第一對(duì)準(zhǔn)鍵634可以形成在劃線區(qū)III中的第一絕緣中間層640中。在示例實(shí)施方式中，第一對(duì)準(zhǔn)鍵634可以具有與第一電阻圖案632的底表面共面的底表面并且具有與第一電阻圖案632的厚度基本相同或相似的厚度。第一對(duì)準(zhǔn)鍵634可以包括與第一電阻圖案632的金屬和/或金屬娃化物基本相同的金屬和/或金屬娃化物。在示例實(shí)施方式中，第一對(duì)準(zhǔn)鍵634可以具有“U”形的垂直截面?？商鎿Q地，第一對(duì)準(zhǔn)鍵634可以具有條形的垂直截面，其頂表面可以平行于襯底500的頂表面。半導(dǎo)體器件可以還包括布線715、第二絕緣中間層720和保護(hù)層730。布線715可以包括第四導(dǎo)電層圖案695和圍繞第四導(dǎo)電層圖案695的底部和側(cè)壁的第四阻擋層圖案705。第四導(dǎo)電層圖案695可以包括金屬、金屬氮化物和/或金屬硅化物，而第四阻擋層圖案705可以包括金屬或金屬氮化物。在示例實(shí)施方式中，布線715可以形成在第一絕緣中間層640上并且電連接到第一接觸插塞685。第二絕緣中間層720可以形成在第一絕緣中間層640上并且覆蓋位線710和布線715的側(cè)壁，而保護(hù)層730可以形成在第二絕緣中間層720、位線710和布線715上。第二絕緣中間層720和保護(hù)層730可以包括絕緣材料。半導(dǎo)體器件可以還包括電連接到第二雜質(zhì)區(qū)505的公共源線(CSL) 600。在示例實(shí)施方式中，CSL 600可以穿透第一絕緣中間層640的一部分并且接觸蝕刻停止層610的底表面。如上文所述，根據(jù)示例實(shí)施方式的半導(dǎo)體器件可以包括具有比第一絕緣中間層640的頂表面低的頂表面的第一電阻圖案632，即，其頂表面可以被第一絕緣中間層640覆蓋的第一電阻圖案632。因此,在形成接觸插塞685和680期間,第一電阻圖案632可以被第一絕緣中間層640保護(hù)。因此，第一電阻圖案632可以具有良好的電特性，并且包括第一電阻圖案632的半導(dǎo)體器件也可具有良好的電特性。圖27至圖33為示出根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法的步驟的截面圖。這種方法可以應(yīng)用于制造圖26的半導(dǎo)體器件，但其可以不限于此。參考圖27，多個(gè)柵極結(jié)構(gòu)560可以形成在其上具有隔離層510的襯底500上。襯底500可以被隔離層510分成有源區(qū)和場(chǎng)區(qū)。襯底500可以包括單元區(qū)1、邏輯區(qū)II以及劃線區(qū)III，在單元區(qū)I中可以形成存儲(chǔ)單元，在邏輯區(qū)II中可以形成用于驅(qū)動(dòng)存儲(chǔ)單元的外圍電路和電阻圖案，在劃線區(qū)III中可以形成用于對(duì)準(zhǔn)器件和/或芯片的對(duì)準(zhǔn)鍵。邏輯區(qū)II可以包括用于外圍電路的外圍電路區(qū)和用于電阻圖案的電阻區(qū)，并且為了便于說(shuō)明圖27至圖33中僅示出電阻區(qū)。在示例實(shí)施方式中，襯底500的單元區(qū)I中的有源區(qū)可以在平行于襯底500的頂表面的第一方向上延伸，并且多個(gè)有源區(qū)可以在基本垂直于第一方向的第二方向上形成。在圖27至圖33中，可以僅示出單元區(qū)I中的有源區(qū)。每個(gè)柵極結(jié)構(gòu)560可以通過(guò)在襯底500的單元區(qū)I上順序地形成并圖案化隧道絕緣層、浮置柵極層、介電層和控制柵極層而形成。在示例實(shí)施方式中，在控制柵極層上形成柵極掩模之后，控制柵極層、介電層、浮置柵極層和隧道絕緣層可以利用柵極掩模作為蝕刻掩模而被圖案化以形成柵極結(jié)構(gòu)560。因此，每個(gè)柵極結(jié)構(gòu)560可以形成為包括順序地堆疊在襯底500的單元區(qū)I上的隧道絕緣層圖案520、浮置柵極530、介電層圖案540和控制柵極550。在例實(shí)施方式中，多個(gè)柵極結(jié)構(gòu)560可以在第一方向上形成。
隧道絕緣層可以使用氧化物(例如，硅氧化物)、氮氧化物(例如，硅氮氧化物)、摻雜有雜質(zhì)的硅氧化物或低k介電材料等形成，而浮置柵極層可以使用摻雜的多晶硅或具有高功函數(shù)的金屬例如，鎢、鈦、鈷、鎳等形成。介電層可以使用氧化物和/或氮化物形成以具有ONO結(jié)構(gòu)或利用具有高介電常數(shù)的金屬氧化物形成。高k金屬氧化物可以包括例如鉿氧化物、鈦氧化物、鉭氧化物、鋯氧化物、鋁氧化物等?？刂茤艠O層可以使用摻雜的多晶硅、低電阻金屬(例如，鋁、銅等)、金屬氮化物、金屬硅化物等形成。可替換地，每個(gè)柵極結(jié)構(gòu)560可以形成為包括順序地堆疊在隧道絕緣層圖案520上的電荷俘獲層圖案(未示出)、阻隔層圖案(未示出)和柵電極(未示出)，代替浮置柵極530、介電層圖案540和控制柵極550。電荷俘獲層圖案可以使用例如硅氮化物的氮化物或例如鉿氧化物的氧化物形成，而阻隔層圖案可以使用硅氧化物或具有高介電常數(shù)的金屬氧化物例如鉿氧化物、鈦氧化物、鉭氧化物、鋯氧化物、鋁氧化物等形成。柵電極可以使用摻雜的多晶硅、低電阻金屬(例如，鋁、銅等)、金屬氮化物、金屬硅化物等形成。在下文，僅說(shuō)明浮置柵極530、介電層圖案540和控制柵極550形成在隧道絕緣層圖案520上的情況。在示例實(shí)施方式中，隧道絕緣層圖案520可以形成為彼此在襯底500的有源區(qū)上具有島形狀，并且浮置柵極530也可形成為彼此在隧道絕緣層圖案520上具有島形狀。介電層圖案540和控制柵極550的每個(gè)可以形成為在浮置柵極530和隔離層510上沿第二方向延伸?？商鎿Q地，隧道絕緣層圖案520可以形成為不具有島形狀，而是在襯底500的有源區(qū)上沿第一方向延伸。參考圖28，使用柵極結(jié)構(gòu)560作為離子注入掩?？梢詧?zhí)行離子注入工藝，以在襯底500的有源區(qū)的上部并且鄰近于柵極結(jié)`構(gòu)560形成第一雜質(zhì)區(qū)503、第二雜質(zhì)區(qū)505和第三雜質(zhì)區(qū)507。在襯底500上可以形成間隔物層以覆蓋柵極結(jié)構(gòu)560。間隔物層可以使用氮化物(例如，硅氮化物)通過(guò)CVD工藝、ALD工藝、濺射工藝等形成。通過(guò)各向異性刻蝕工藝可以蝕刻間隔物層，以在柵極結(jié)構(gòu)560的側(cè)壁上形成間隔物570。以相對(duì)小的距離彼此間隔開的柵極結(jié)構(gòu)560之間的間隔可以用間隔物570填充。在間隔物570和柵極結(jié)構(gòu)560上可以形成保護(hù)層。保護(hù)層可以使用氮化物(例如，硅氮化物)通過(guò)CVD工藝、ALD工藝、濺射工藝等形成。通過(guò)各向異性蝕刻工藝可以部分地蝕刻保護(hù)層以形成保護(hù)層圖案580。參考圖29，覆蓋保護(hù)層圖案580的第一絕緣中間層590可以形成在襯底500上。第一絕緣中間層590可以使用例如硼磷硅酸鹽玻璃(BPSG)、未摻雜的硅酸鹽玻璃(USG)J^涂玻璃(SOG)等的硅氧化物通過(guò)化學(xué)氣相沉積(CVD)工藝、ALD工藝、濺射工藝等形成。第一開口(未示出)可以穿過(guò)第一絕緣中間層590形成以暴露第二雜質(zhì)區(qū)505，并且填充第一開口的第一導(dǎo)電層可以形成在暴露的第二雜質(zhì)區(qū)505和第一絕緣中間層590上。第一導(dǎo)電層可以使用摻雜的多晶娃、金屬或金屬娃化物形成。第一導(dǎo)電層可以被平坦化直到可以暴露第一絕緣中間層590，以形成填充第一開口并且與第二雜質(zhì)區(qū)505接觸的CSL 600。蝕刻停止層610可以形成在第一絕緣中間層590和CSL600上。在示例實(shí)施方式中，蝕刻停止層610可以使用例如硅氮化物形成。參考圖30，可以執(zhí)行與參考圖10所述的工藝基本相同或相似的工藝。具體地，邏輯區(qū)II和劃線區(qū)III中的蝕刻停止層610和第一絕緣中間層590的上部可以被部分地蝕刻，以形成溝槽620和第一對(duì)準(zhǔn)鍵凹槽625。參考圖31，可以執(zhí)行與參考圖11至圖13所述的工藝基本相同或相似的工藝。具體地，使用例如鎢或硅化鎢在其上具有溝槽620和第一對(duì)準(zhǔn)鍵凹槽625的第一絕緣中間層590上可以形成電阻層，并且可以在第一絕緣中間層590上形成第三絕緣層(未示出)，以充分填充溝槽620和第一對(duì)準(zhǔn)鍵凹槽625。在第三絕緣層上可以形成部分地覆蓋溝槽620和第一對(duì)準(zhǔn)鍵凹槽625的第一光致抗蝕劑圖案(未示出)。第一光致抗蝕劑圖案可以形成為覆蓋溝槽620的中心部和第一對(duì)準(zhǔn)鍵凹槽625的中心部。第三絕緣層和電阻層可以使用第一光致抗蝕劑圖案作為蝕刻掩模而被圖案化，以分別形成第三絕緣層圖案(未示出)以及第一電阻圖案632和第一對(duì)準(zhǔn)鍵634。第一光致抗蝕劑圖案可以被去除，而第三絕緣層圖案可以保留在第一電阻圖案632和第一對(duì)準(zhǔn)鍵634上，或者被去除以暴露第一電阻圖案632和第一對(duì)準(zhǔn)鍵634。參考圖32，在蝕刻停止層610和第一絕緣中間層590上可以形成第四絕緣層以充分填充溝槽620。在示例實(shí)施方式中，第四絕緣層可以使用與第一絕緣中間層590基本相同的材料形成，因此第一絕緣中間層590和第四絕緣層可以合并成單個(gè)層。在下文，此合并層可以稱為第一絕緣中間層640?？梢詧?zhí)行與參考圖15至圖18所述的工藝基本相同或相似的工藝。具體地，在第一絕緣中間層640上可以形成第一硬掩模層(未示出)和第二光致抗蝕劑圖案(未示出)，并且使用第二光致抗蝕劑圖案作為蝕刻掩?？梢詧D案化第一硬掩模層。使用圖案化的第一硬掩模層作為蝕刻掩模，可以部分地去除第一絕緣中間層640和蝕刻停止層610，以形成暴露第三雜質(zhì)區(qū)507的第三開口 650和暴露第一電阻圖案632的第四開口 655。第二光致抗蝕劑圖案和圖案化的第一硬掩模層可以被去除。參考圖33，可以執(zhí)行與參考圖19所述的工藝基本相同或相似的工藝。 填充第四開口 655和第三開口 650的第一接觸插塞685和第二接觸插塞680可以形成在暴露的第一電阻圖案632和暴露的第三雜質(zhì)區(qū)507上。具體地，在第一電阻圖案632和第三雜質(zhì)區(qū)507的暴露的頂表面上以及第三開口650和第四開口 655的側(cè)壁上可以形成第一阻擋層，并且在第一阻擋層上可以形成充分地填充第三開口 650和第四開口 655的第二導(dǎo)電層。第二導(dǎo)電層和第一阻擋層可以被平坦化直到可以暴露第一絕緣中間層640的頂表面。在示例實(shí)施方式中，第一阻擋層可使用金屬或金屬氮化物形成，而第二導(dǎo)電層可使用低電阻金屬(例如，鋁、銅等)、金屬氮化物和/或金屬娃化物形成。在示例實(shí)施方式中，平坦化工藝可以通過(guò)CMP工藝執(zhí)行。第一電阻圖案632可以具有比第一絕緣中間層640的頂表面低的頂表面，因此在CMP工藝期間第一電阻圖案632可以不被損壞。因此，CMP工藝可以具有大的工藝裕度，并且第一電阻圖案632可以具有良好的電特性。因此，可以形成與第一電阻圖案632的頂表面直接接觸并且填充第四開口 655的第一接觸插塞685。另外，可以形成與第三雜質(zhì)區(qū)507的頂表面直接接觸并且填充第三開口650的第二接觸插塞680。第一接觸插塞685可以包括第一阻擋層圖案665和第一導(dǎo)電層圖案675，而第二接觸插塞680可以包括第二阻擋層圖案660和第二導(dǎo)電層圖案670。在示例實(shí)施方式中，第二接觸插塞680可以用作位線接觸插塞。再次參考圖26，第二絕緣中間層720可以形成在第一絕緣中間層640以及插塞685和680上，而布線715和位線710可以穿過(guò)第二絕緣中間層720形成以電連接到插塞685 和 680。在示例實(shí)施方式中，第二絕緣中間層720可以被部分地去除以形成暴露插塞685和680的第五開口(未示出)，而第二阻擋層可以形成在暴露的插塞685和680、第五開口的側(cè)壁以及絕緣中間層640和720上。充分地填充第五開口的第三導(dǎo)電層可以形成在第二阻擋層上，并且第三導(dǎo)電層和第二阻擋層可以被平坦化直到第二絕緣中間層720的頂表面可以被暴露以形成位線710和布線715。第二阻擋層可使用金屬或金屬氮化物形成，而第三導(dǎo)電層可使用金屬、金屬氮化物和/或金屬硅化物形成。在示例實(shí)施方式中，位線710可以形成為在第一方向上延伸。保護(hù)層730可以形成在位線710、布線715和第二絕緣中間層720上以制造半導(dǎo)體器件。根據(jù)示例實(shí)施方式的制造半導(dǎo)體器件的方法不僅可以應(yīng)用于SRAM裝置或NAND快閃存儲(chǔ)器裝置，而且可以應(yīng)用于具有電阻圖案的其它半導(dǎo)體器件，該電阻圖案包括金屬和/或金屬硅化物。因此，該方法可以應(yīng)用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)裝置、NOR快閃存儲(chǔ)器裝置、相變隨機(jī)存取存儲(chǔ)器(PRAM)裝置等。另外，此方法可以應(yīng)用于具有包括其它材料(例如，絕緣材料)而不是金屬的電阻圖案的半導(dǎo)體器件。雖然已經(jīng)具體地顯示和描述了示例實(shí)施方式，然而本領(lǐng)域的普通技術(shù)人員將理解在不脫離由隨附的權(quán)利要求所界定的本發(fā)明的精神和范圍的情況下，可以作出形式和細(xì)節(jié)上的不同變化。本申請(qǐng)要求于2011年12月26日向韓國(guó)知識(shí)產(chǎn)權(quán)局(KIPO)提交的韓國(guó)專利申請(qǐng)N0.2011-0142292的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用結(jié)合于此。
權(quán)利要求
1.一種半導(dǎo)體器件，包括: 襯底； 所述襯底上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括第一金屬； 絕緣中間層，覆蓋所述襯底上的所述柵極結(jié)構(gòu)； 所述絕緣中間層中的電阻圖案，所述電阻圖案具有比所述絕緣中間層的頂表面低的頂表面并且至少在其上部包括不同于所述第一金屬的第二金屬；以及 穿過(guò)所述絕緣中間層的第一部分的第一接觸插塞，所述第一接觸插塞與所述電阻圖案的所述上部直接接觸。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述襯底分成有源區(qū)和場(chǎng)區(qū)，并且所述半導(dǎo)體器件還包括: 穿過(guò)所述絕緣中間層的第二部分的第二接觸插塞，所述第二接觸插塞電連接到所述有源區(qū)；以及 穿過(guò)所述絕緣中間層的共用接觸插塞，所述共用接觸插塞與所述柵極結(jié)構(gòu)的頂表面和至少一個(gè)所述第二接觸插塞的頂表面接觸。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中所述第一接觸插塞和所述共用接觸插塞具有彼此共面的頂表面。
4.如權(quán)利要求2所述的半導(dǎo)體器件，其中所述絕緣中間層包括蝕刻停止層，所述蝕刻停止層的底表面與所述第二接觸插塞的頂表面共面。
5.如權(quán)利要求4所述的半導(dǎo)體器件，還包括: 穿過(guò)所述絕緣中間層的第三部分和所述蝕刻停止層的第三接觸插塞，所述第三接觸插塞與不接觸所述共用接觸插塞的至少一個(gè)所述第二接觸插塞的頂表面接觸并且具有與所述第一接觸插塞的頂表面共面的頂表面。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述電阻圖案包括鎢或鎢硅化物。
7.如權(quán)利要求1所述的半導(dǎo)體器件，還包括: 所述絕緣中間層中的對(duì)準(zhǔn)鍵，所述對(duì)準(zhǔn)鍵具有與所述電阻圖案的底表面共面的底表面并且包括所述第二金屬。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述電阻圖案的底表面比所述柵極結(jié)構(gòu)的頂表面低。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述電阻圖案的底表面比所述柵極結(jié)構(gòu)的頂表面聞。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述柵極結(jié)構(gòu)包括順序地堆疊在所述襯底上的隧道絕緣層圖案、浮置柵極、介電層圖案和控制柵極，以及 其中所述控制柵極包括所述第一金屬。
11.一種半導(dǎo)體器件，包括: 襯底； 柵極結(jié)構(gòu)，位于所述襯底的單元區(qū)上，所述襯底分成有源區(qū)和場(chǎng)區(qū)并且包括所述單元區(qū)和邏輯區(qū)，所述柵極結(jié)構(gòu)包括第一金屬； 絕緣中間層，覆蓋所述襯底上的所述柵極結(jié)構(gòu)； 電阻圖案，位于所述邏輯區(qū)中的所述絕緣中間層中，所述電阻圖案具有比所述絕緣中間層的頂表面低的頂表面并且包括不同于所述第一金屬的第二金屬； 第一接觸插塞，穿過(guò)所述絕緣中間層的一部分，所述第一接觸插塞與所述電阻圖案的頂表面接觸； 至少一個(gè)第二接觸插塞，穿過(guò)所述單元區(qū)中的所述絕緣中間層，所述至少一個(gè)第二接觸插塞電連接到所述有源區(qū)；以及 共用接觸插塞，穿過(guò)所述單元區(qū)中的所述絕緣中間層，所述共用接觸插塞與所述柵極結(jié)構(gòu)的頂表面和所述至少一個(gè)第二接觸插塞的頂表面接觸。
12.—種半導(dǎo)體器件，包括: 襯底，包括單元區(qū)、邏輯區(qū)和劃線區(qū)； 柵極結(jié)構(gòu)，位于所述襯底上的所述單元區(qū)中； 絕緣中間層，位于所述襯底上的所述單元區(qū)、所述邏輯區(qū)和所述劃線區(qū)中； 電阻圖案，位于所述襯底上的所述邏輯區(qū)中的所述絕緣中間層中；以及 第一接觸插塞，穿過(guò)所述襯底上的所述邏輯區(qū)中的所述絕緣中間層的一部分， 其中所述柵極結(jié)構(gòu)包括第一金屬，以及 其中所述電阻圖案包括不同于所述第一金屬的第二金屬。
13.如權(quán)利要求12所述的半導(dǎo)體器件，其中所述電阻圖案具有比所述絕緣中間層的頂表面低的頂表面。
14.如權(quán)利要求12所述的半導(dǎo)體器件，其中所述第一接觸插塞與所述電阻圖案的上部直接接觸。
15.如權(quán)利要求12所述的半導(dǎo)體器件，其中所述電阻圖案包括鎢。
16.如權(quán)利要求12所述的半導(dǎo)體器件，其中所述電阻圖案包括鎢硅化物。
17.如權(quán)利要求12所述的半導(dǎo)體器件，其中所述柵極結(jié)構(gòu)包括順序地堆疊在所述襯底上的隧道絕緣層圖案、浮置柵極、介電層圖案和控制柵極。
18.如權(quán)利要求12所述的半導(dǎo)體器件，其中所述電阻圖案的頂表面比所述絕緣中間層的頂表面低。
19.如權(quán)利要求12所述的半導(dǎo)體器件，還包括: 對(duì)準(zhǔn)鍵，位于所述襯底上的所述劃線區(qū)中的所述絕緣中間層中。
20.如權(quán)利要求19所述的半導(dǎo)體器件，其中所述對(duì)準(zhǔn)鍵具有與所述電阻圖案的底表面共面的底表面。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件可以包括襯底上的柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)包括第一金屬；絕緣中間層，覆蓋襯底上的柵極結(jié)構(gòu)；絕緣中間層中的電阻圖案，該電阻圖案具有比絕緣中間層的頂表面低的頂表面并且至少在其上部包括不同于第一金屬的第二金屬；和/或穿過(guò)絕緣中間層的第一部分的第一接觸插塞，該第一接觸插塞與電阻圖案的上部直接接觸。
文檔編號(hào)H01L23/522GK103178045SQ201210413820
公開日2013年6月26日 申請(qǐng)日期2012年10月25日 優(yōu)先權(quán)日2011年12月26日
發(fā)明者孫星鎬, 金倫楷, 姜洪成, 李潤(rùn)錫, 熊俊杰 申請(qǐng)人:三星電子株式會(huì)社