一種半導體器件的制造方法
【專利摘要】本發(fā)明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上依次形成柵極介電層、柵極材料層和硬掩膜層；蝕刻所述硬掩膜層，并以經(jīng)過所述蝕刻的硬掩膜層為掩膜，部分回蝕刻所述柵極材料層；在所述硬掩膜層的兩側(cè)形成第一側(cè)壁；以所述第一側(cè)壁為掩膜，蝕刻所述柵極材料層和柵極介電層，在所述半導體襯底上形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)的兩側(cè)形成第二側(cè)壁；去除所述硬掩膜層和所述第一側(cè)壁，在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽；形成自對準金屬硅化物。根據(jù)本發(fā)明，通過在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽來增大所述柵極結(jié)構(gòu)的表面積，進而降低柵極電阻。
【專利說明】 一種半導體器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種降低柵極電阻的方法。
【背景技術(shù)】
[0002]在金屬-氧化物-半導體制造工藝中，自對準金屬硅化物的形成用于降低CMOS器件的柵極電阻，進而提升器件的運行速度。
[0003]現(xiàn)有的自對準金屬硅化物的形成工藝包括如下步驟:首先，提供半導體襯底，在所述半導體襯底中形成隔離結(jié)構(gòu)和各種阱結(jié)構(gòu)；接著，在所述半導體襯底上形成柵極結(jié)構(gòu)、柵極結(jié)構(gòu)兩側(cè)的側(cè)壁結(jié)構(gòu)以及以所述側(cè)壁結(jié)構(gòu)為掩膜，在所述側(cè)壁結(jié)構(gòu)兩側(cè)的半導體襯底中形成源/漏區(qū)；最后，在所述源/漏區(qū)上以及所述柵極結(jié)構(gòu)的頂部形成自對準金屬硅化物。
[0004]隨著半導體器件尺寸的不斷縮小，半導體器件的柵極的尺寸也隨之不斷縮減，最為顯著的變化是柵極的長度的縮減，從而導致柵極電阻(諸如柵極薄層電阻)的增大，造成器件性能的下降。與此同時，在不增加柵極長度的前提下增大柵極的表面積可以有效地降低柵極的薄層電阻。
[0005]因此，需要提出一種改變半導體器件柵極的表面形狀的方法來增大柵極的表面積，進而降低柵極電阻。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上依次形成柵極介電層、柵極材料層和硬掩膜層；蝕刻所述硬掩膜層，并以經(jīng)過所述蝕刻的硬掩膜層為掩膜，部分回蝕刻所述柵極材料層；在所述硬掩膜層的兩側(cè)形成第一側(cè)壁；以所述第一側(cè)壁為掩膜，蝕刻所述柵極材料層和柵極介電層，在所述半導體襯底上形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)的兩側(cè)形成第二側(cè)壁；去除所述硬掩膜層和所述第一側(cè)壁，在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽；形成自對準金屬硅化物。
[0007]進一步，所述柵極介電層的構(gòu)成材料包括氧化物。
[0008]進一步，所述柵極材料層的構(gòu)成材料包括多晶硅。
[0009]進一步，所述硬掩膜層的構(gòu)成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。
[0010]進一步，所述硬掩膜層的蝕刻過程包括以下步驟:在所述硬掩膜層上形成圖案化的光刻膠層；采用干法蝕刻工藝去除未被所述光刻膠層遮蔽的硬掩膜層；采用灰化工藝去除所述光刻膠層。
[0011]進一步，所述部分回蝕刻過程結(jié)束之后，所述硬掩膜層的厚度大于100埃。
[0012]進一步，所述部分回蝕刻過程去除的柵極材料層的厚度為50-500埃。
[0013]進一步，所述第一側(cè)壁的構(gòu)成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。
[0014]進一步，所述第二側(cè)壁的構(gòu)成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。
[0015]進一步，所述第二側(cè)壁的高度大于或小于所述柵極結(jié)構(gòu)的高度。
[0016]進一步，所述柵極結(jié)構(gòu)由依次層疊的所述柵極介電層和所述柵極材料層構(gòu)成。
[0017]進一步，在所述硬掩膜層和所述第一側(cè)壁的去除過程之前或者之后，還包括執(zhí)行一離子注入的步驟，以在所述第二側(cè)壁兩側(cè)的半導體襯底中形成源區(qū)和漏區(qū)。
[0018]進一步，采用自對準硅化物阻擋層工藝形成所述自對準金屬硅化物。
[0019]根據(jù)本發(fā)明，通過在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽來增大所述柵極結(jié)構(gòu)的表面積，進而降低柵極電阻。
【專利附圖】

【附圖說明】
[0020]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0021]附圖中:
[0022]圖1A-圖1G為本發(fā)明提出的降低柵極電阻的方法的各步驟的示意性剖面圖；
[0023]圖2為本發(fā)明提出的降低柵極電阻的方法的流程圖。
【具體實施方式】
[0024]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0025]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的降低柵極電阻的方法。顯然，本發(fā)明的施行并不限定于半導體領(lǐng)域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0026]應當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0027]下面，參照圖1A-圖1G和圖2來描述本發(fā)明提出的降低柵極電阻的方法的詳細步驟。
[0028]參照圖1A-圖1G，其中示出了本發(fā)明提出的降低柵極電阻的方法的各步驟的示意性剖面圖。
[0029]首先，如圖1A所示，提供半導體襯底100，所述半導體襯底100的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，所述半導體襯底100選用單晶硅材料構(gòu)成。在所述半導體襯底100中形成有隔離結(jié)構(gòu)101，所述隔離結(jié)構(gòu)101為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。所述半導體襯底100中還形成有各種阱(well)結(jié)構(gòu)，為了簡化，圖示中予以省略。
[0030]接下來，在所述半導體襯底100上依次形成柵極介電層102、柵極材料層103和硬掩膜層104。所述柵極介電層102的構(gòu)成材料可包括氧化物，如二氧化硅(SiO2);所述柵極材料層103的構(gòu)成材料可包括多晶硅；所述硬掩膜層104的構(gòu)成材料可包括氧化物、氮化物、氮氧化物、無定形碳、硼氮(BN)或者以上材料的任意組合。形成所述柵極介電層102、所述柵極材料層103和所述硬掩膜層104的工藝可以采用本領(lǐng)域技術(shù)人員所熟習的各種適宜的技術(shù)，例如化學氣相沉積工藝或物理氣相沉積工藝。
[0031]接著，如圖1B所示，蝕刻所述硬掩膜層104，所述蝕刻過程包括以下步驟:在所述硬掩膜層104上形成圖案化的光刻膠層；采用干法蝕刻工藝去除未被所述光刻膠層遮蔽的硬掩膜層104 ;采用灰化工藝去除所述光刻膠層。
[0032]接下來，以經(jīng)過所述蝕刻的硬掩膜層104為掩膜，部分回蝕刻所述柵極材料層103。所述部分回蝕刻過程去除的柵極材料層103的厚度為50-500埃，所述部分回蝕刻過程結(jié)束之后，所述硬掩膜層104的厚度大于100埃。實施所述回蝕刻可以采用本領(lǐng)域技術(shù)人員所熟習的各種適宜的技術(shù)，例如干法蝕刻工藝。
[0033]接著，如圖1C所示，在所述經(jīng)過蝕刻的硬掩膜層104的兩側(cè)形成第一側(cè)壁105。所述第一側(cè)壁105的構(gòu)成材料可包括氧化物、氮化物、氮氧化物、無定形碳、硼氮(BN)或者以上材料的任意組合。形成所述第一側(cè)壁105包括以下步驟:在所述半導體襯底100上沉積一材料層，接著，蝕刻所述材料層以形成所述第一側(cè)壁105。
[0034]接著，如圖1D所示，以所述第一側(cè)壁105為掩膜，蝕刻所述柵極材料層103和柵極介電層102，在所述半導體襯底100上形成柵極結(jié)構(gòu)。實施所述蝕刻可以采用本領(lǐng)域技術(shù)人員所熟習的各種適宜的技術(shù)，例如干法蝕刻工藝。
[0035]接著，如圖1E所示，在所述柵極結(jié)構(gòu)的兩側(cè)形成第二側(cè)壁106。所述第二側(cè)壁106的構(gòu)成材料可包括氧化物、氮化物、氮氧化物、無定形碳、硼氮(BN)或者以上材料的任意組合。形成所述第二側(cè)壁106包括以下步驟:在所述半導體襯底100上沉積另一材料層，接著，蝕刻所述另一材料層以形成所述第二側(cè)壁106。所述第二側(cè)壁106的高度可以大于或小于所述柵極結(jié)構(gòu)的高度。
[0036]接著，如圖1F所示，去除位于所述柵極結(jié)構(gòu)頂部的硬掩膜層104和所述第一側(cè)壁105，在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽107。采用本領(lǐng)域技術(shù)人員所熟習的各種適宜的技術(shù)實施所述去除過程，例如干法蝕刻工藝或濕法蝕刻工藝。
[0037]接下來，執(zhí)行一離子注入，以在所述第二側(cè)壁106兩側(cè)的半導體襯底100中形成源區(qū)108和漏區(qū)109。所述離子注入也可以在所述去除過程之前實施。
[0038]接著，如圖1G所示，在所述源區(qū)108、所述漏區(qū)109以及所述柵極結(jié)構(gòu)的表面形成自對準金屬硅化物110。在本實施例中，位于所述柵極結(jié)構(gòu)表面上的自對準金屬硅化物110和位于所述源區(qū)108、所述漏區(qū)109的表面上的自對準金屬硅化物110是分開形成的，因此，采用本領(lǐng)域技術(shù)人員所熟習的自對準硅化物阻擋層(SAB)工藝形成所述自對準金屬硅化物110。
[0039]至此，完成了根據(jù)本發(fā)明示例性實施例的方法實施的全部工藝步驟，可以通過后續(xù)工藝完成整個半導體器件的制作，所述后續(xù)工藝與傳統(tǒng)的半導體器件加工工藝完全相同。根據(jù)本發(fā)明，通過在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽來增大所述柵極結(jié)構(gòu)的表面積，進而降低柵極電阻。
[0040]參照圖2，其中示出了本發(fā)明提出的降低柵極電阻的方法的流程圖，用于簡要示出整個制造工藝的流程。[0041]在步驟201中，提供半導體襯底，在所述半導體襯底上依次形成柵極介電層、柵極材料層和硬掩膜層；
[0042]在步驟202中，蝕刻所述硬掩膜層，并以經(jīng)過所述蝕刻的硬掩膜層為掩膜，部分回蝕刻所述柵極材料層；
[0043]在步驟203中，在所述硬掩膜層的兩側(cè)形成第一側(cè)壁；
[0044]在步驟204中，以所述第一側(cè)壁為掩膜，蝕刻所述柵極材料層和柵極介電層，在所述半導體襯底上形成柵極結(jié)構(gòu)；
[0045]在步驟205中，在所述柵極結(jié)構(gòu)的兩側(cè)形成第二側(cè)壁；
[0046]在步驟206中，去除所述硬掩膜層和所述第一側(cè)壁，在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽；
[0047]在步驟207中，形成自對準金屬硅化物。
[0048]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上依次形成柵極介電層、柵極材料層和硬掩膜層； 蝕刻所述硬掩膜層，并以經(jīng)過所述蝕刻的硬掩膜層為掩膜，部分回蝕刻所述柵極材料層； 在所述硬掩膜層的兩側(cè)形成第一側(cè)壁； 以所述第一側(cè)壁為掩膜，蝕刻所述柵極材料層和柵極介電層，在所述半導體襯底上形成柵極結(jié)構(gòu)； 在所述柵極結(jié)構(gòu)的兩側(cè)形成第二側(cè)壁； 去除所述硬掩膜層和所述第一側(cè)壁，在所述柵極結(jié)構(gòu)頂部的兩側(cè)形成凹槽； 形成自對準金屬娃化物。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述柵極介電層的構(gòu)成材料包括氧化物。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述柵極材料層的構(gòu)成材料包括多晶硅。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述硬掩膜層的構(gòu)成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述硬掩膜層的蝕刻過程包括以下步驟:在所述硬掩膜層上形成圖案化的光刻膠層；采用干法蝕刻工藝去除未被所述光刻膠層遮蔽的硬掩膜層；采用灰化工藝去除所述光刻膠層。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述部分回蝕刻過程結(jié)束之后，所述硬掩膜層的厚度大于100埃。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述部分回蝕刻過程去除的柵極材料層的厚度為50-500埃。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一側(cè)壁的構(gòu)成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。
9.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二側(cè)壁的構(gòu)成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。
10.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二側(cè)壁的高度大于或小于所述柵極結(jié)構(gòu)的高度。
11.根據(jù)權(quán)利要求1或10所述的方法，其特征在于，所述柵極結(jié)構(gòu)由依次層疊的所述柵極介電層和所述柵極材料層構(gòu)成。
12.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述硬掩膜層和所述第一側(cè)壁的去除過程之前或者之后，還包括執(zhí)行一離子注入的步驟，以在所述第二側(cè)壁兩側(cè)的半導體襯底中形成源區(qū)和漏區(qū)。
13.根據(jù)權(quán)利要求1所述的方法，其特征在于，采用自對準硅化物阻擋層工藝形成所述自對準金屬硅化物。
【文檔編號】H01L21/28GK103794480SQ201210422159
【公開日】2014年5月14日 申請日期:2012年10月29日 優(yōu)先權(quán)日:2012年10月29日
【發(fā)明者】鮑宇 申請人:中芯國際集成電路制造(上海)有限公司