專利名稱：雙柵極捆扎的vdmos器件的制作方法
雙柵極捆扎的VDMOS器件
背景技術(shù)：
在功率應(yīng)用設(shè)備中，使用諸如垂直擴(kuò)散金屬氧化物半導(dǎo)體(VDMOS)器件之類的功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)器件，這是因?yàn)樗鼈兺ㄟ^雙極-CM0S-DM0S (BCD)エ藝補(bǔ)足了雙極器件和互補(bǔ)金屬氧化物半導(dǎo)體CMOS器件。例如，VDMOS器件可以被用于電源、降壓變換器以及低壓電機(jī)控制器中，以提供功率應(yīng)用功能性。器件的導(dǎo)通電阻(“Rw”)、最大擊穿電壓(“BVdss”)和總電容是VDMOS設(shè)計(jì)的重要特性。這些特性是VDMOS器件的重要操作參數(shù)，它們決定了這些器件的應(yīng)用。導(dǎo)通電阻通常取決于器件的設(shè)計(jì)和布局、エ藝條件、溫度、漂移區(qū)域長(zhǎng)度、漂移區(qū)域的摻雜濃度以及用于制造器件的各種材料。擊穿電壓被定義為在不會(huì)引起電流呈指數(shù)増加的情況下可施加到晶體管的漏極的最大反向電壓。而且，器件中的各種寄生電容會(huì)導(dǎo)致操作頻率下降。

發(fā)明內(nèi)容
描述了諸如VDMOS器件之類的半導(dǎo)體器件，所述半導(dǎo)體器件包括捆扎雙柵極結(jié)構(gòu)(strapped dual-gate configuration),以降低器件的柵極-漏極電容(Cgd)。在一個(gè)或多個(gè)實(shí)施方式中，半導(dǎo)體器件包括具有第一表面和第二表面的半導(dǎo)體襯底。所述半導(dǎo)體襯底包括貼近第一表面形成的第一體區(qū)域和第二體區(qū)域。每一體區(qū)域包括形成在其中的源極區(qū)域。半導(dǎo)體襯底進(jìn)ー步包括貼近第二表面形成的漏極區(qū)域和被配置成用作漏極區(qū)域與源極區(qū)域之間的漂移區(qū)域的外延區(qū)域。在半導(dǎo)體襯底的第一表面上方形成雙柵極。雙柵極包括第一柵極區(qū)域和第二柵極區(qū)域，所述第一柵極區(qū)域和所述第二柵極區(qū)域在所述第一柵極區(qū)域與所述第二柵極區(qū)域之間限定了間隙，以減小柵扱-漏極電容。可以在第一柵極區(qū)域和第二柵極區(qū)域上方形成導(dǎo)電層，以降低雙柵極的有效電阻。提供本發(fā)明內(nèi)容來以簡(jiǎn)`化的形式引入選擇的概念，在下文的具體實(shí)施方式
中將對(duì)選擇的概念進(jìn)行進(jìn)一歩的描述。本發(fā)明內(nèi)容并不是要確定所要求保護(hù)的主題的關(guān)鍵特征或必要特征，也不是要用于幫助確定所要求保護(hù)的主題的范圍。


參考附圖來描述具體實(shí)施方式
。說明書和附圖中的不同示例中使用的相同附圖標(biāo)記可以表示類似或相同的部件。圖1A是說明了根據(jù)本公開的ー個(gè)示例性實(shí)施方式的VDMOS器件的實(shí)施方式的圖解局部橫截面圖。圖1B是說明了根據(jù)本公開的另一示例性實(shí)施方式的VDMOS器件的另ー實(shí)施方式的圖解局部橫截面圖，其中VDMOS器件包括JFET擴(kuò)散區(qū)域。圖1C是說明了能夠用于本公開描述的VDMOS器件的示例性六邊形布局結(jié)構(gòu)的圖解局部平移視圖(pan view)。圖2是說明了用于制造諸如圖1A和圖1B所示的VDMOS器件之類的器件的エ藝的一個(gè)示例性實(shí)施方式的流程圖。
圖3A至圖3E是說明了根據(jù)圖2所示的エ藝制造諸如圖1A和圖1B所示的VDMOS器件之類的器件的圖解局部橫截面圖。
具體實(shí)施例方式概述諸如降壓變換器之類的功率設(shè)備典型地要求輸出器件具有低電阻(例如，Rw)和低柵極電容值，從而允許增加操作頻率。因此，器件電容越低，則允許實(shí)現(xiàn)的操作和執(zhí)行效率就越高。因此，描述形成半導(dǎo)體器件，尤其是VDMOS器件的技木，該半導(dǎo)體器件包括雙柵極，以減小器件的柵扱-漏極電容(Cgd)。在一個(gè)或多個(gè)實(shí)施方式中，半導(dǎo)體器件包括具有第一表面和第二表面的襯底。該襯底包括貼近第一表面形成的第一體區(qū)域和第二體區(qū)域。每一體區(qū)域包括形成在其中的源極區(qū)域。該襯底進(jìn)ー步包括貼近第二表面形成的漏極區(qū)域和被配置成用作漏極區(qū)域與源極區(qū)域之間的漂移區(qū)域的外延區(qū)域。在一個(gè)實(shí)施方式中，夕卜延區(qū)域包括結(jié)型場(chǎng)效應(yīng)晶體管(JFET)擴(kuò)散區(qū)域，以減小器件的有效溝道長(zhǎng)度。雙柵極形成在襯底的第一表面的上方。雙柵極包括第一柵極區(qū)域和第二柵極區(qū)域，所述第一柵極區(qū)域和所述第二柵極區(qū)域在所述第一柵極區(qū)域與所述第二柵極區(qū)域之間限定了間隙，以減小柵扱-漏極電容?？梢栽诘谝粬艠O區(qū)域和第二柵極區(qū)域上方形成導(dǎo)電層，以降低雙柵極的有效電阻。器件還可以包括ー個(gè)或多個(gè)下源極區(qū)域，其可以減小雙柵極的有效柵極長(zhǎng)度。在以下討論中，首先描述ー個(gè)示例性半導(dǎo)體器件。然后描述用于制造該示例性半導(dǎo)體器件的示例性流程。示例件實(shí)施方式圖1A和圖1B說明了根據(jù)本公開的示例性實(shí)施方式的垂直擴(kuò)散金屬氧化物半導(dǎo)體(VDMOS)器件100。如圖所示，VDMOS器件100包括ー個(gè)或多個(gè)形成在半導(dǎo)體襯底108中的有源區(qū)域102 (圖示了源極區(qū)域104和漏極區(qū)域106)。使用有源區(qū)域102創(chuàng)建了集成電路器件エ藝(例如，互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)エ藝、微機(jī)電系統(tǒng)(MEMS)エ藝等)。在實(shí)施方式中，有源區(qū)域102為半導(dǎo)體襯底108提供電荷載流子。例如，有源硅區(qū)域102可以包括第一導(dǎo)電類型的材料(如，n-型擴(kuò)散區(qū)域)，其提供額外的導(dǎo)電電子作為電荷載流子。在另一例子中，有源硅區(qū)域102可以包括第二導(dǎo)電類型的材料(如，P-型擴(kuò)散區(qū)域)，其被配置為提供額外的空穴作為電荷載流子。如圖1A和圖1B所示，貼近襯底108的第一表面110形成源極區(qū)域104，并且貼近襯底108的第二表面112形成漏極區(qū)域106。例如，源極區(qū)域104形成在表面110的下方并與表面110相鄰，而漏極區(qū)域形成在表面112的下方并且與表面112相鄰。如圖1A和圖1B所示，器件100包括第一源極區(qū)域104A和第二源極區(qū)域104B以及單個(gè)漏極區(qū)域106。源極區(qū)域104A和104B形成在體區(qū)域107中(例如，第一源極區(qū)域104A形成在第一體區(qū)域107A中，而第二源極區(qū)域104B形成在第二體區(qū)域107B中)。體區(qū)域107A和107B由第二導(dǎo)電類型的摻雜材料(例如，p型材料)構(gòu)成。在一個(gè)或多個(gè)實(shí)施方式中，源極區(qū)域104A、104B和體區(qū)域107A、107B可以是通過適當(dāng)?shù)淖詫?duì)準(zhǔn)注入技術(shù)(如，注入、退火等)制造的自對(duì)準(zhǔn)區(qū)域。在一個(gè)或多個(gè)實(shí)施方式中，體區(qū)域107AU07B可以具有第二導(dǎo)電類型的大約IX I0cm3至大約IX I0Vcm3的摻雜濃度。
半導(dǎo)體襯底108包括用于通過各種半導(dǎo)體制造技術(shù)形成ー個(gè)或多個(gè)集成電路器件的基礎(chǔ)材料，所述各種半導(dǎo)體制造技術(shù)例如是光刻、離子注入、沉積、蝕刻等。在一個(gè)或多個(gè)實(shí)施方式中，襯底108包括可以以各種方式配置的娃晶片的一部分。例如，襯底108可以包括n型硅晶片的一部分或p型硅晶片的一部分。在一個(gè)實(shí)施方式中，襯底108可以包括被配置為供應(yīng)n型電荷載流子元的V族元素(例如磷、神、銻等)。在另ー實(shí)施方式中，襯底108可以包括被配置為供應(yīng)p型電荷載流子元的IIIA族元素(例如硼等)。器件100包括形成在表面110上方的雙柵極114。如圖所示，雙柵極114包括兩個(gè)柵極區(qū)域116 (第一柵極區(qū)域116A和第二柵極區(qū)域116B)，該兩個(gè)柵極區(qū)域116在它們自身之間限定了間隙118。第一柵極區(qū)域116A至少部分形成在第一源極區(qū)域104A和第一體區(qū)域107A的上方。第二柵極區(qū)域116B至少部分形成在第二源極區(qū)域104B和第二體區(qū)域107B的上方。因此，當(dāng)將極性正確且數(shù)值大于器件100的閾值電壓(Vt)的電壓施加在雙柵極114上時(shí)，在位于兩個(gè)柵極區(qū)域116AU16B下方的體區(qū)域107AU07B內(nèi)形成導(dǎo)電區(qū)域120。例如，第一導(dǎo)電區(qū)域120A與第一柵極區(qū)域116A關(guān)聯(lián)，并且第二導(dǎo)電區(qū)域120B與第ニ柵極區(qū)域116B關(guān)聯(lián)。導(dǎo)電區(qū)域120建立了導(dǎo)電通道，通過該導(dǎo)電通道，電荷載流子(例如，多數(shù)載流子)可以在源極區(qū)域104與漏極區(qū)域106之間遷移。如圖所示，雙柵極114可以包括設(shè)置在表面110與第二層124(例如，多晶娃層或金屬電極層)之間的第一層122,例如電介質(zhì)層。在一個(gè)或多個(gè)實(shí)施方式中，第一層122可以包括柵極氧化物材料，例如ニ氧化硅(SiO2)，氮化物材料，高k材料，或類似物。第二層124可以進(jìn)ー步包括硅化物材料以降低該層124的電阻率。在各實(shí)施方式中，柵極厚度的范圍可以從大約ー百(100)埃到大約十萬(100，000)埃。然而，雙柵極114的厚度可以根據(jù)對(duì)器件100的要求(例如，可制造性、操作頻率、増益、效率等)而變化。源極區(qū)域104、漏極區(qū)域106和柵極區(qū)域116A、116B具有觸點(diǎn)126(例如，電極)，該觸點(diǎn)126提供器件100的各部件之間的電氣互連功能?？梢砸愿鞣N方式構(gòu)造觸點(diǎn)126。例如，觸點(diǎn)126可以由多晶娃材料、金屬一(金屬I)材料、金屬ニ(金屬2)材料等構(gòu)成。在一些應(yīng)用中，觸點(diǎn)126可以包括提供器件100的不同層之間的垂直電連接的過孔。例如，第ー過孔可以提供與貼近第一表面110形成并且設(shè)置在器件100的各個(gè)層(例如鈍化層，絕緣層等)下方的漏極觸點(diǎn)126的電氣互連。半導(dǎo)體器件100進(jìn)ー步包括外延區(qū)域 128，該外延區(qū)域128被配置作為當(dāng)器件100工作時(shí)多數(shù)載流子遷移的路徑。例如，外延區(qū)域128被配置為當(dāng)器件100工作時(shí)用作漂移區(qū)域。如圖1A和圖1B所示，外延區(qū)域128從雙柵極114的下方延伸至漏極區(qū)域106。而且，外延區(qū)域128至少部分地包圍體區(qū)域107AU07B。外延區(qū)域128由第一導(dǎo)電類型的材料構(gòu)成。然而，外延區(qū)域128的摻雜分布低于源極區(qū)域104A、104B的摻雜分布。例如，外延區(qū)域128可以具有第一導(dǎo)電類型的大約I X IO1Vcm3至大約I X IO1Vcm3的摻雜濃度。在器件100工作時(shí)，可以通過外延區(qū)域128的摻雜分布和厚度來操控外延區(qū)域128上的電場(chǎng)。因此，應(yīng)當(dāng)預(yù)期的是取決于對(duì)VDMOS器件100的要求(例如，擊穿電壓值、操作電壓等)，可以采用各種摻雜分布和厚度的外延區(qū)域128。如圖1A和圖1B所示，器件100可以包括下源極區(qū)域130 (例如，第一下源極區(qū)域130A、第二下源極區(qū)域130B)，該下源極區(qū)域130被設(shè)置在每ー個(gè)源極區(qū)域104A、104B的下方。下源極區(qū)域130包括第二導(dǎo)電類型的材料。在一個(gè)實(shí)施方式中，下源極區(qū)域130可以是硼注入?yún)^(qū)域。該區(qū)域130被配置為減小VDMOS器件100中的雙柵極114的有效柵極長(zhǎng)度。該區(qū)域130可以具有第二導(dǎo)電類型的大約5X IOlfVcm3至大約IX IO1Vcm3的摻雜濃度。VDMOS器件100可以具有不同的摻雜分布，這取決于對(duì)器件100的要求。在一個(gè)實(shí)施方式中，第一區(qū)域130A和第二區(qū)域130B可以具有幾乎相同的摻雜濃度。在另ー實(shí)施方式中，第一區(qū)域130A可以具有第一摻雜濃度，而第二區(qū)域130B可以具有與第一摻雜濃度不同的第ニ摻雜濃度。區(qū)域130的摻雜濃度可以高于體區(qū)域107的摻雜濃度。 VDMOS器件100包括設(shè)置在雙柵極114上方的導(dǎo)電層132。在一個(gè)實(shí)施方式中，導(dǎo)電層132在第一柵極區(qū)域116A、第二柵極區(qū)域116B和設(shè)置在間隙118中的絕緣區(qū)域133A上方延伸。導(dǎo)電層132被配置為將柵極區(qū)域116A和116B連接(例如，捆扎)在一起，以降低雙柵極114的有效電阻。例如，在仿真中，與僅存在硅化物區(qū)域或摻雜多晶硅區(qū)域相比，導(dǎo)電層132降低了雙柵極114的電阻。因此，較低的電阻可以使得VDMOS器件100的開關(guān)速度得以提高。導(dǎo)電層132還實(shí)現(xiàn)了形成在半導(dǎo)體襯底108中的其他MOSFET器件的其他分離的雙柵極區(qū)域的局部互連。因此，六邊形單元布局結(jié)構(gòu)，如圖1C所示的六邊形布局結(jié)構(gòu)，可以用于VDMOS器件100的布局。六邊形布局的優(yōu)點(diǎn)包括使得半導(dǎo)體器件的封裝密度更大并且降低了 Rw*面積值。在一個(gè)或多個(gè)實(shí)施方式中，導(dǎo)電層132可以由諸如鋁或類似物等金屬層構(gòu)成?？梢詫?dǎo)電層132稱為“MO”層。例如，導(dǎo)電層132可以具有大約0.1微米至大約0. 5微米的厚度。在一個(gè)示例中，導(dǎo)電層132的厚度可以是約0. 2微米(2000埃)。如圖所示，絕緣層133A設(shè)置在間隙118中，并且絕緣層133B至少部分地設(shè)置在表面110上方。在一個(gè)或多個(gè)實(shí)施方式中，絕緣區(qū)域133A、133B可以包括電介質(zhì)材料，例如ニ氧化硅(SiO2)材料、苯并環(huán)丁烯(BCB)材料，或類似物。在一個(gè)實(shí)施方式中，絕緣層133AU33B可以通過不同的沉積和去除(例如，蝕刻、平坦化等)エ藝形成。如圖1B所示，器件100還可以包括設(shè)置在外延區(qū)域128中的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)擴(kuò)散區(qū)域134。JFET擴(kuò)散區(qū)域134由外延區(qū)域128包圍并且從大約第一表面110 (例如，位于柵極區(qū)域116A、116B和電介質(zhì)區(qū)域134下面)延伸到至少ー個(gè)體區(qū)域107 (第一體區(qū)域107A、第二體區(qū)域107B)下方。JFET擴(kuò)散區(qū)域134由第一導(dǎo)電材料構(gòu)成。JFET擴(kuò)散區(qū)域134的摻雜濃度大于外延區(qū)域128的摻雜濃度，以減小器件100的溝道電阻。例如，JFET擴(kuò)散區(qū)域134可以具有第一導(dǎo)電類型的大約IXlO1Vcm3至大約IXlO1Vcm3的摻雜濃度。如上所述，雙柵極114的第一柵極區(qū)域116A和第二柵極區(qū)域116B限定了間隙118，從而能夠降低柵扱-漏極電容(Cgd)(例如，雙柵極114與外延區(qū)域128 (以及在ー些實(shí)施方式中，JFET擴(kuò)散區(qū)域134)的重疊)。如圖1A和圖1B所示，VDMOS器件100還可以包括由第二導(dǎo)電類型構(gòu)成的體接觸區(qū)域136A、136B (在圖1A和圖1B中，被顯示為P+區(qū)域)。在一個(gè)或多個(gè)實(shí)施方式中，源極區(qū)域104A、104B和體接觸區(qū)域136AU36B通過觸點(diǎn)126結(jié)合在一起，以提高器件100的可靠性并減小寄生效應(yīng)。例如，源極區(qū)域104A通過第一觸點(diǎn)126與體接觸區(qū)域136A結(jié)合在一起，并且源極區(qū)域104B通過第二觸點(diǎn)126與體接觸區(qū)域136B結(jié)合在一起。應(yīng)當(dāng)理解，雖然圖1A和圖1B說明了 n-溝道VDMOS器件100，但器件100還可以被制造為P-溝道器件。例如，P-溝道器件可以包括P-型源極區(qū)域和漏極區(qū)域、P-型漂移區(qū)域等。示例件制造エ藝
圖2說明了采用半導(dǎo)體制造技術(shù)制造具有捆扎雙柵極結(jié)構(gòu)的半導(dǎo)體器件(例如圖1A和IB所示的器件100)的示例性工藝200。圖3A至圖3E說明了在示例性半導(dǎo)體晶片302中形成示例性VDMOS器件300。如圖2所示，對(duì)半導(dǎo)體晶片實(shí)施一個(gè)或多個(gè)前道制程(front-end-of-line, FE0L)半導(dǎo)體處理步驟(方框202)。FEOL處理步驟可以包括,但不限于通過適當(dāng)?shù)淖⑷爰夹g(shù)(例如，離子注入等)在半導(dǎo)體晶片中形成一個(gè)或多個(gè)體區(qū)域(方框204)、通過適當(dāng)?shù)淖⑷爰夹g(shù)在半導(dǎo)體晶片中形成一個(gè)或多個(gè)有源區(qū)域(方框206)、以及通過適當(dāng)?shù)淖⑷爰夹g(shù)在半導(dǎo)體晶片中形成JFET區(qū)域(方框208)。例如，如圖3A所示，半導(dǎo)體晶片302可以包括一個(gè)或多個(gè)第一導(dǎo)電類型(例如，η-型摻雜材料)的有源區(qū)域304、一個(gè)或多個(gè)第二導(dǎo)電類型(例如，P-型摻雜材料)的體區(qū)域306、被配置為在操作期間用作漂移區(qū)域的外延區(qū)域308、形成在外延區(qū)域308中并且延伸到體區(qū)域306下方的第一導(dǎo)電類型的JFET區(qū)域310、一個(gè)或多個(gè)形成在每個(gè)體區(qū)域306中的第二導(dǎo)電類型的體接觸區(qū)域312 (例如，形成在第一體區(qū)域306Α中的第一體接觸區(qū)域312Α、形成在第二體區(qū)域306Β中的第二體接觸區(qū)域312Β)、以及一個(gè)或多個(gè)形成在每個(gè)體區(qū)域306中的第二導(dǎo)電類型的下源極區(qū)域314(例如，形成在第一體區(qū)域306Α中的第一體接觸區(qū)域312Α、形成在第二體區(qū)域306Β中的第二體接觸區(qū)域312Β)。所述一個(gè)或多個(gè)有源區(qū)域304包括一個(gè)或多個(gè)鄰近晶片302的頂表面318形成的源極區(qū)域316 (源極區(qū)域316Α、316Β)以及鄰近晶片302的底表面322形成的漏極區(qū)域32 0。因此，在開始形成雙柵極324之前，所有主要前端熱循環(huán)(frontend heatcycle)已經(jīng)完成。在半導(dǎo)體晶片上方形成雙柵極(方框210)。如圖3A所示，在晶片302的頂表面318上方沉積氧化層326和多晶娃層328?？梢酝ㄟ^各種柵極定義工藝(gatedefinitionprocess)來定義多晶硅層328。例如，可以對(duì)多晶硅層328實(shí)施適當(dāng)?shù)墓饪坦に嚭瓦m當(dāng)?shù)奈g刻工藝，以形成多晶硅區(qū)域330 (參見圖3B)。一旦限定了多晶硅區(qū)域330，就在氧化層326和多晶硅區(qū)域330上方沉積氧化層332。對(duì)氧化層332實(shí)施適當(dāng)?shù)钠教够に?，以至少部分地暴露多晶硅區(qū)域330，如圖3C所示。平坦化工藝被配置為停止在多晶硅(例如，多晶硅區(qū)域330)上。在一個(gè)實(shí)施方式中，平坦化工藝可以包括化學(xué)機(jī)械平坦化(CMP)技術(shù)，該化學(xué)機(jī)械平坦化技術(shù)可以包括將氧化物與多晶硅的比選擇為大約500比1(500 I)。一旦至少部分地暴露了多晶硅區(qū)域330，就在多晶硅區(qū)域330上方形成硅化物層334 (參見圖3C)。在一個(gè)或多個(gè)實(shí)施方式中，硅化物層334可以是自對(duì)準(zhǔn)硅化物層或類似物。如圖所示，雙柵極324包括限定了間隙340的第一柵極區(qū)域336和第二柵極區(qū)域338。在雙柵極上方形成導(dǎo)電層(方框212)。例如，可以先沉積導(dǎo)電層342然后選擇性地蝕刻該導(dǎo)電層342，使得導(dǎo)電層342連接第一柵極區(qū)域336和第二柵極區(qū)域338 (例如，將第一柵極區(qū)域336和第二柵極區(qū)域338捆扎在一起)(參見圖3D)。導(dǎo)電層342用于減小柵極區(qū)域336、338的電阻。在一個(gè)或多個(gè)實(shí)施方式中，導(dǎo)電層326可以包括任意導(dǎo)電材料，如鋁，并且可以為約0.1微米至約0.5微米。在一個(gè)具體實(shí)施方式
中，導(dǎo)電層342可以具有約0.2微米(2000埃)的厚度。在半導(dǎo)體晶片的表面上方形成封裝結(jié)構(gòu)(方框214)。如圖3E所示，在晶片302的表面318上方形成封裝結(jié)構(gòu)344，以包圍雙柵極324。可以以各種方式構(gòu)造封裝結(jié)構(gòu)344。例如，封裝結(jié)構(gòu)344可以包括電介質(zhì)材料，例如二氧化硅(SiO2)材料、苯并環(huán)丁烯(BCB)材料或類似物。在封裝結(jié)構(gòu)中形成一個(gè)或多個(gè)過孔區(qū)域(方框216)。圖3E說明了通過一個(gè)或多個(gè)蝕刻工藝(如濕法蝕刻、干法蝕刻)在封裝結(jié)構(gòu)344中形成的過孔區(qū)域346，以允許與雙柵極324 (第一柵極區(qū)域336、第二柵極區(qū)域338)和源極區(qū)域316A、316B的連接。在過孔區(qū)域346中沉積(例如，物理氣相沉積、化學(xué)氣相沉積、分子束外延等)導(dǎo)電材料348以形成提供器件300的各部件間的電氣互連的觸點(diǎn)350。在一個(gè)或多個(gè)實(shí)施方式中，導(dǎo)電材料348可以包括多晶硅材料、金屬I材料、金屬2材料等。觸點(diǎn)350形成雙柵極324和源極區(qū)域316A、316B的電極。盡管圖3A至圖3E說明了 n_溝道VDMOS器件300，但是器件300也可以被制備成P-溝道器件?？傄骐m然已經(jīng)以具體到結(jié)構(gòu)特征和/或工藝操作的語言描述了本主題，但是應(yīng)當(dāng)理解的是，所附權(quán)利要求中限定的主題并不是必然受限于上文描述的具體特征或動(dòng)作。相反，上文描述的具體 特征和動(dòng)作被公開作為實(shí)施權(quán)利要求的示例性形式。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 具有第一表面和第二表面的襯底； 貼近所述第一表面形成在所述襯底中的第一導(dǎo)電類型的第一源極區(qū)域和第二導(dǎo)電類型的第一體區(qū)域，所述第一源極區(qū)域形成在所述第一體區(qū)域中； 貼近所述第一表面形成在所述襯底中的所述第一導(dǎo)電類型的第二源極區(qū)域和第二導(dǎo)電類型的第二體區(qū)域，所述第二源極區(qū)域形成在所述第二體區(qū)域中； 貼近所述第二表面形成在所述襯底中的第一導(dǎo)電類型的漏極區(qū)域； 形成在所述襯底中的第一導(dǎo)電類型的外延區(qū)域，其被配置為用作所述漏極區(qū)域與所述第一源極區(qū)域和所述第二源極區(qū)域之間的漂移區(qū)域； 形成在所述第一表面上方的雙柵極，所述雙柵極包括貼近所述第一體區(qū)域的第一柵極區(qū)域和貼近所述第二體區(qū)域的第二柵極區(qū)域，所述第一柵極區(qū)域和所述第二柵極區(qū)域在所述第一柵極區(qū)域與所述第二柵極區(qū)域之間限定了間隙；以及 形成在所述第一柵極區(qū)域和所述第二柵極區(qū)域上方的導(dǎo)電層，所述導(dǎo)電層被配置為降低所述雙柵極的有效電阻。
2.如權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括設(shè)置在所述外延區(qū)域中的第一導(dǎo)電類型的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)擴(kuò)散區(qū)域，所述JFET擴(kuò)散區(qū)域從所述第一表面延伸到所述第一體區(qū)域或所述第二體區(qū)域下方。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中所述外延區(qū)域包括第一摻雜濃度，以及所述JFET擴(kuò)散區(qū)域包括第二摻雜濃度，其中所述第一摻雜濃度高于所述第二摻雜濃度。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述導(dǎo)電層的厚度為大約O.1微米至大約O.5微米。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其中所述導(dǎo)電層包括鋁。
6.如權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括形成在所述第一源極區(qū)域下面的所述第二導(dǎo)電類型的第一下源極區(qū)域和形成在所述第二源極區(qū)域下面的所述第二導(dǎo)電類型的第二下源極區(qū)域。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中所述第一下源極區(qū)域和所述第二下源極區(qū)域包括所述第二導(dǎo)電類型的摻雜材料。
8.一種半導(dǎo)體器件，包括 具有第一表面和第二表面的襯底； 貼近所述第一表面形成在所述襯底中的第一導(dǎo)電類型的第一源極區(qū)域和第二導(dǎo)電類型的第一體區(qū)域，所述第一源極區(qū)域形成在所述第一體區(qū)域中； 貼近所述第一表面形成在所述襯底中的所述第一導(dǎo)電類型的第二源極區(qū)域和第二導(dǎo)電類型的第二體區(qū)域，所述第二源極區(qū)域形成在所述第二體區(qū)域中； 貼近所述第二表面形成在所述襯底中的第一導(dǎo)電類型的漏極區(qū)域； 形成在所述襯底中的第一導(dǎo)電類型的外延區(qū)域，其被配置為用作所述漏極區(qū)域與所述第一源極區(qū)域和所述第二源極區(qū)域之間的漂移區(qū)域，所述外延區(qū)域具有大約IX IO1Vcm3至大約I X IO1Vcm3的摻雜濃度； 形成在所述第一表面上方的雙柵極，所述雙柵極包括貼近所述第一體區(qū)域的第一柵極區(qū)域和貼近所述第二體區(qū)域的第二柵極區(qū)域，所述第一柵極區(qū)域和所述第二柵極區(qū)域在所述第一柵極區(qū)域與所述第二柵極區(qū)域之間限定了間隙；以及 形成在所述第一柵極區(qū)域和所述第二柵極區(qū)域上方的導(dǎo)電層，所述導(dǎo)電層被配置為降低所述雙柵極的有效電阻。
9.如權(quán)利要求8所述的半導(dǎo)體器件，進(jìn)一步包括設(shè)置在所述外延區(qū)域中的第一導(dǎo)電類型的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)擴(kuò)散區(qū)域，所述JFET擴(kuò)散區(qū)域從所述第一表面延伸到所述第一體區(qū)域或所述第二體區(qū)域下方。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中所述外延區(qū)域包括第一摻雜濃度，以及所述JFET擴(kuò)散區(qū)域包括第二摻雜濃度，其中所述第一摻雜濃度高于所述第二摻雜濃度。
11.如權(quán)利要求8所述的半導(dǎo)體器件，其中所述導(dǎo)電層的厚度為大約O.1微米至大約O.5微米。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其中所述導(dǎo)電層包括鋁。
13.如權(quán)利要求8所述的半導(dǎo)體器件，進(jìn)一步包括形成在所述第一源極區(qū)域下面的所述第二導(dǎo)電類型的第一下源極區(qū)域和形成在所述第二源極區(qū)域下面的所述第二導(dǎo)電類型的第二下源極區(qū)域。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其中所述第一區(qū)域和所述第二區(qū)域包括所述第二導(dǎo)電類型的摻雜材料。
15.一種工藝，包括 在半導(dǎo)體晶片上方形成雙柵極，所述半導(dǎo)體晶片具有第一表面和第二表面，所述半導(dǎo)體晶片包括貼近所述第二表面的第一導(dǎo)電類型的漏極區(qū)域和貼近所述第一表面形成的外延區(qū)域，所述外延區(qū)域從所述第一表面延伸到所述漏極區(qū)域，所述雙柵極包括第一柵極區(qū)域和第二柵極區(qū)域，所述第一柵極區(qū)域和所述第二柵極區(qū)域在所述第一柵極區(qū)域與所述第二柵極區(qū)域之間形成了間隙； 通過所述第一柵極區(qū)域注入第二導(dǎo)電類型的第一體區(qū)域并通過所述第二柵極區(qū)域注入所述第二導(dǎo)電類型的第二體區(qū)域； 在所述第一體區(qū)域中注入所述第一導(dǎo)電類型的第一源極區(qū)域和在所述第二體區(qū)域中注入所述第一導(dǎo)電類型的第二源極區(qū)域；以及 在所述雙柵極上方形成導(dǎo)電層，以將所述第一柵極區(qū)域和所述第二柵極區(qū)域連接在一起，以便降低所述雙柵極的有效電阻。
16.如權(quán)利要求15所述的工藝，其中所述外延區(qū)域包括第一摻雜濃度，以及所述JFET擴(kuò)散區(qū)域包括第二摻雜濃度，其中所述第一摻雜濃度高于所述第二摻雜濃度。
17.如權(quán)利要求15所述的工藝，進(jìn)一步包括在所述外延區(qū)域中形成第一導(dǎo)電類型的JFET擴(kuò)散區(qū)域，其中所述JFET擴(kuò)散區(qū)域延伸到所述第一體區(qū)域或所述第二體區(qū)域下方。
18.如權(quán)利要求15所述的工藝，其中所述導(dǎo)電層的厚度約為2000埃。
19.如權(quán)利要求15所述的工藝，其中所述導(dǎo)電層包括鋁。
20.如權(quán)利要求15所述的工藝，進(jìn)一步包括將所述第二導(dǎo)電類型的第一下源極區(qū)域注入到所述第一體區(qū)域中和將所述第二導(dǎo)電類型的第二下源極區(qū)域注入到所述第二體區(qū)域中。
全文摘要
本申請(qǐng)涉及半導(dǎo)體器件，尤其涉及雙柵極捆扎的VDMOS器件。該半導(dǎo)體器件包括雙柵極結(jié)構(gòu)。在一個(gè)或多個(gè)實(shí)施方式中，半導(dǎo)體器件包括具有第一表面和第二表面的襯底。所述襯底包括貼近第一表面形成的第一體區(qū)域和第二體區(qū)域。而且，每個(gè)體區(qū)域包括形成在其中的源極區(qū)域。所述襯底進(jìn)一步包括貼近第二表面形成的漏極區(qū)域和配置成用作漏極區(qū)域與源極區(qū)域間的漂移區(qū)域的外延區(qū)域。在所述襯底的第一表面上方形成雙柵極。所述雙柵極包括第一柵極區(qū)域和第二柵極區(qū)域，所述第一柵極區(qū)域和所述第二柵極區(qū)域在其自身之間限定了間隙，以降低柵極-漏極電容。在第一柵極區(qū)域和第二柵極區(qū)域上方形成導(dǎo)電層，以降低雙柵極的有效電阻。
文檔編號(hào)H01L29/78GK103035725SQ20121043442
公開日2013年4月10日 申請(qǐng)日期2012年9月28日 優(yōu)先權(quán)日2011年9月30日
發(fā)明者S·J·阿爾貝哈斯基, D·E·哈特, S·烏普力 申請(qǐng)人:馬克西姆綜合產(chǎn)品公司