專利名稱：陣列基板、陣列基板制作方法及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示技術(shù)領(lǐng)域，特別涉及一種陣列基板、陣列基板制作方法及顯示裝置。
背景技術(shù)：
隨著信息和網(wǎng)絡(luò)的發(fā)展，電子顯示技術(shù)已經(jīng)作為一種被廣泛應(yīng)用的技術(shù)。目前應(yīng)用廣泛的有 LCD (Liquid Crystal Display)顯不設(shè)備，以及 AMOLED (Active Matrix/Organic Light Emitting Diode)。通常IXD及AMOLED顯示設(shè)備的驅(qū)動方式采用有源矩陣驅(qū)動技術(shù)，如TFT (Thin Film Transistor)陣列基板驅(qū)動的方式?，F(xiàn)有的陣列基板均采用單側(cè)柵結(jié)構(gòu)，單側(cè)柵的陣列基板在導(dǎo)通的情況下僅在靠近柵的一側(cè)有導(dǎo)電溝道存在，而且電子在運(yùn)輸過程中受到散射的幾率大，導(dǎo)致遷移率不高，限制了陣列基板的性能。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是，針對現(xiàn)有技術(shù)的不足，提供一種陣列基板、陣列基板制作方法及顯示裝置，以提高陣列基板的性能以及改善陣列基板的驅(qū)動能力、亞域特性。(二)技術(shù)方案為解決上述問題，本發(fā)明提供一種陣列基板，包括襯底基板，形成于所述襯底基板上的薄膜晶體管、柵線、數(shù)據(jù)線以及像素電極，所述薄膜晶體管包括依次形成于所述襯底基板上的底柵極、第一柵絕緣層、有源層、第二柵絕緣層、頂柵極、柵隔離層以及源電極、漏電極；其中，所述源電極和漏電極通過穿過所述柵隔離層和第二柵絕緣層的第一過孔和第二孔，與所述有源層相接觸；所述像素電極與所述漏電極相接觸。其中，所述陣列基板還包括位于所述薄膜晶體管和所述像素電極之間的平坦層，所述平坦層不覆蓋所述漏電極與所述像素電極相接觸所通過的第三過孔。其中，還包括鎳層，所述鎳層設(shè)置在所述源電極與所述有源層之間和/或所述漏電極與所述有源層之間。其中，所述頂柵極的厚度為150nm-300nm。優(yōu)選地，所述頂柵極的厚度為200nm。其中，所述鎳層厚度為20nm-25nm。其中，所述有源層厚度為20nm-100nm。其中，所述柵隔離層的材料包括=SiO2和/或SiNx本發(fā)明還提供一種顯示裝置，其特征在于，包括上述的陣列基板。本發(fā)明還提供一種陣列基板制作方法，包括SI :在襯底基板上依次形成底柵極、第一柵絕緣層、有源層和第二柵絕緣層，其中在形成所述底柵極的同時(shí)還形成柵線；
S2 :在所述第二柵絕緣層上形成有頂柵極；S3 :在所述頂柵極上依次形成有柵隔離層、源電極、漏電極及像素電極。其中，在S2之前還包括S2’ 在所述源電極與所述有源層之間和/或所述漏電極與所述有源層之間形成鎳層，之后在H2氣氛下對所述有源層進(jìn)行2小時(shí)500°C _570°C的熱處理。
其中，在S3之前還包括S3’ 對在S2’中進(jìn)行過所述熱處理的有源層進(jìn)行摻雜處理。其中，S3具體包括在S3’工藝步驟所形成的基板上形成絕緣薄膜，通過構(gòu)圖工藝在源電極與所述有源層連接的區(qū)域及漏電極與所述有源層連接的區(qū)域形成第一過孔和第二過孔，所述第一過孔和第二過孔暴露出所述有源層；形成源漏金屬薄膜，通過構(gòu)圖工藝形成源電極和漏電極的團(tuán)，在形成所述源電極和所述漏電極的圖案的同時(shí)還形成數(shù)據(jù)線；形成平坦層薄膜，通過構(gòu)圖工藝在所述平坦層薄膜上并對應(yīng)漏電極區(qū)域形成第三過孔；形成透明導(dǎo)電薄膜，通過構(gòu)圖工藝形成像素電極的圖案，所述像素電極與所述漏電極相接觸；在所述薄膜晶體管和所述像素電極之間形成平坦層，所述平坦層不覆蓋所述漏電極與所述像素電極相接觸所通過的第二過孔。(三)有益效果本發(fā)明在選擇合適的硅膜條件下可以實(shí)現(xiàn)上下表面同時(shí)形成反型層，在硅膜全耗盡的情況下，上下表面的反型層中的載流子濃度隨柵壓的增大會急劇增加，其驅(qū)動能力和亞域特性、頻率響應(yīng)特性更接近理想狀態(tài)。


圖I是本發(fā)明實(shí)施例I的陣列基板結(jié)構(gòu)示意圖；圖2是本發(fā)明實(shí)施例2的陣列基板結(jié)構(gòu)示意3是本發(fā)明實(shí)施例4陣列基板制作方法步驟圖；圖4-圖12為本發(fā)明實(shí)施例4陣列基板制作方法結(jié)構(gòu)示意圖；圖13為本發(fā)明實(shí)施例5陣列基板制作方法步驟圖；圖14-15為本發(fā)明實(shí)施例5陣列基板制作方法結(jié)構(gòu)示意圖。其中11 :基板；12 :底柵金屬；13 :第一柵絕緣層；14 :有源層；15 :鎳層；16 :第二柵絕緣層；17 :頂柵金屬；18 :柵隔離層；19 :源電極；110 :漏電極；111 :平坦層；112 :像素電極；第一過孔:191 ;第二過孔1101 ;第三過孔=Illl0
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。實(shí)施例I如圖I所示，本發(fā)明提供一種陣列基板，包括襯底基板11，形成于所述襯底基板11上的薄膜晶體管、柵線、數(shù)據(jù)線以及像素電極112，所述薄膜晶體管包括依次形成于所述襯底基板11上的底柵極12、第一柵絕緣層13、有源層14、第二柵絕緣層16、頂柵極17、柵隔離層18以及源電極19、漏電極110，所述柵隔離層18的材料包括Si02和/或SiNx。本實(shí)施例中，在選擇合適的硅膜條件下可以實(shí)現(xiàn)上下表面同時(shí)形成反型層，在硅膜全耗盡的情況下，上下表面的反型層中的載流子濃度隨柵壓的增大會急劇增加，其驅(qū)動能力和亞域特性、頻率響應(yīng)特性更接近理想狀態(tài)。其中，所述源電極19和漏電極110通過穿過所述柵隔離層18和第二柵絕緣層16的第一過孔191和第二孔1101 (請參考附圖10)，與所述有源層14相接觸；所述像素電極112與所述漏電極110相接觸。所述陣列基板還包括位于所述薄膜晶體管和所述像素電極112之間的平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第三過孔 1111 (請參考附圖12)。所述頂柵金屬17厚度為150nm-300nm,優(yōu)選為200nm,所述有源層14為a -Si薄膜，其厚度為20nm-100nm。所述第一柵絕緣層13包括=SiO2和SiNx，其中靠近底柵極12采用的是SiNx，靠近所述有源層14的是SiO2 ；所述第二柵絕緣層16包括=SiO2和SiNx，其中靠近頂柵極17采用的是SiNx，靠近所述有源層14的是SiO2。實(shí)施例2如圖2所示，本實(shí)施例的陣列基本結(jié)構(gòu)與實(shí)施例I陣列基板結(jié)構(gòu)基本相同，也包括襯底基板11，形成于所述襯底基板11上的薄膜晶體管、柵線、數(shù)據(jù)線以及像素電極112，所述薄膜晶體管包括依次形成于所述襯底基板11上的底柵極12、第一柵絕緣層13、有源層14、第二柵絕緣層16、頂柵極17、柵隔離層18以及源電極19、漏電極110，所述柵隔離層18 包括=SiNx0其中，所述源電極19和漏電極110通過穿過所述柵隔離層18和第二柵絕緣層16的第一過孔191和第二孔1101，與所述有源層14相接觸；所述像素電極112與所述漏電極110相接觸。所述陣列基板還包括位于所述薄膜晶體管和所述像素電極112之間的平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第三過孔1111 (請參考附圖12)。所述頂柵金屬17厚度為150nm-300nm,優(yōu)選為200nm,所述有源層14為a -Si薄膜，其厚度為20nm-100nm。所述第一柵絕緣層13包括=SiO2和SiNx，其中靠近底柵極12采用的是SiNx，靠近所述有源層14的是SiO2 ； 所述第二柵絕緣層16包括Si02和SiNx，其中靠近頂柵極17采用的是SiNx，靠近所述有源層14的是SiO2。不同之處在于，薄膜晶體管還包括鎳層15，鎳層15能夠進(jìn)行橫向誘導(dǎo)結(jié)晶，該方法有效降低了晶化工藝的相變能量，多晶硅高的遷移率有助于提高器件的性能。其中，所述鎳層15設(shè)置在所述源電極19與所述有源層14之間，所述鎳層15厚度為 20nm_25nmo實(shí)施例3本實(shí)施例的陣列基本結(jié)構(gòu)與實(shí)施例I和實(shí)施例2陣列基板結(jié)構(gòu)基本相同，也包括襯底基板11，形成于所述襯底基板11上的薄膜晶體管、柵線、數(shù)據(jù)線以及像素電極112，所述薄膜晶體管包括依次形成于所述襯底基板11上的底柵極12、第一柵絕緣層13、有源層14、第二柵絕緣層16、頂柵極17、柵隔離層1 8以及源電極19、漏電極110，所述柵隔離層18包括Si02。其中，所述源電極19和漏電極110通過穿過所述柵隔離層18和第二柵絕緣層16的第一過孔191和第二孔1101，與所述有源層14相接觸；所述像素電極112與所述漏電極110相接觸。所述陣列基板還包括位于所述薄膜晶體管和所述像素電極112之間的平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第三過孔1111 (請參考附圖12)。所述頂柵金屬17厚度為150nm-300nm,優(yōu)選為200nm,所述有源層14為a -Si薄膜，其厚度為20nm-100nm。所述第一柵絕緣層13包括=SiO2和SiNx，其中靠近底柵極12采用的是SiNx，靠近所述有源層14的是SiO2 ；所述第二柵絕緣層16包括=SiO2和SiNx，其中靠近頂柵極17采用的是SiNx，靠近所述有源層14的是SiO2。不同之處在于，所述鎳層15設(shè)置在所述漏電極110與所述有源層14之間，或者所述鎳層15設(shè)置在所述源電極19與所述有源層14之間和所述漏電極110與所述有源層14之間；所述鎳層15厚度為20nm-25nm實(shí)施例4如圖3并參考圖4-12所示，本發(fā)明還提供一種陣列基板制作方法，包括SI :如圖4-6所示，在襯底基板11上依次形成底柵極12、第一柵絕緣層13、有源層14和第二絕緣層16，其中在形成所述底柵極12的同時(shí)還形成柵線；S2 :如圖7所示,在所述第二絕緣層16上形成有頂柵極17 ；S3’ 如圖8所示，對所述有源層14進(jìn)行摻雜處理；S3 :如圖9-12及圖I所示，在所述頂柵極17上依次形成有柵隔離層18、源電極19、漏電極110、平坦層111及如圖I所述的像素電極112。S3具體包括在S3’工藝步驟所形成的基板上，形成絕緣薄膜，通過構(gòu)圖工藝在源電極19與所述有源層141連接的局域及漏電極110與所述有源層14連接的局域形成第一過孔191和第二過孔1101，所述第一過孔191和第二過孔1101暴露出所述有源層14 ；形成源漏金屬薄膜，通過構(gòu)圖工藝形成源電極19和漏電極110的圖案，在形成所述源電極17和所述漏電極110的圖案的同時(shí)還形成數(shù)據(jù)線；形成平坦層薄膜，通過構(gòu)圖工藝在所述平坦層薄膜上并對應(yīng)漏電極110區(qū)域形成第三過孔1111 (請參考附圖12);形成透明導(dǎo)電薄膜，通過構(gòu)圖工藝形成像素電極112的圖案，所述像素電極112與所述漏電極110相接觸；
在所述薄膜晶體管和所述像素電極112之間形成平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第二過孔1101。實(shí)施例5如圖4-12所示，本實(shí)施例的制作方法與實(shí)施例4制作方法基本相同，也包括SI :在襯底基板11上依次形成底柵極12、第一柵絕緣層13、有源層14和第二絕緣層16，其中在形成所述底柵極12的同時(shí)還形成柵線；S2 :在所述第二絕緣層16上形成有頂柵極17 ；S3’ 對所述有源層14進(jìn)行摻雜處理；
S3 :在所述頂柵極17上依次形成有柵隔離層18、源電極19、漏電極110、平坦層111及如圖I所述的像素電極112。S3具體包括在S3’工藝步驟所形成的基板上，形成絕緣薄膜，通過構(gòu)圖工藝在源電極19與所述有源層141連接的局域及漏電極110與所述有源層14連接的局域形成第一過孔191和第二過孔1101，所述第一過孔191和第二過孔1101暴露出所述有源層14 ；形成源漏金屬薄膜，通過構(gòu)圖工藝形成源電極19和漏電極110的圖案，在形成所述源電極17和所述漏電極110的圖案的同時(shí)還形成數(shù)據(jù)線；形成平坦層薄膜，通過構(gòu)圖工藝在所述平坦層薄膜上并對應(yīng)漏電極110區(qū)域形成第三過孔1111 (請參考附圖12);形成透明導(dǎo)電薄膜，通過構(gòu)圖工藝形成像素電極112的圖案，所述像素電極112與所述漏電極110相接觸；在所述薄膜晶體管和所述像素電極112之間形成平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第二過孔1101。不同之處在于，如圖13并參考如圖14-15所示，本實(shí)施例在S2之前還包括S2’ 在所述源電極19與所述有源層14之間形成鎳層15，之后在H2氣氛下對所述有源層14進(jìn)行2小時(shí)500°C的熱處理。在有源層(a -Si薄膜)上加入Ni金屬，可以有效降低a -Si向P_Si轉(zhuǎn)化的相變能量，轉(zhuǎn)化后呈多晶狀態(tài)，而且可以實(shí)現(xiàn)橫向晶化，該工藝為金屬誘導(dǎo)橫向晶化工藝(MILC工藝)。本實(shí)施例中，采用MILC工藝，利用濺射成膜技術(shù)在非晶硅薄膜表面沉積鎳層，在適當(dāng)溫度下可以使非晶硅轉(zhuǎn)化成多晶硅，并實(shí)現(xiàn)橫向誘導(dǎo)結(jié)晶，該方法有效降低了晶化工藝的相變能量，多晶硅高的遷移率有助于提高器件的性能。雙柵結(jié)構(gòu)可以使亞域狀態(tài)下的載流子遠(yuǎn)離Si-Si02界面，有效降低了溝道中載流子在源漏電場作用下漂移運(yùn)動時(shí)與過多缺陷碰撞導(dǎo)致的散射，從而明顯提高了遷移率。實(shí)施例6本實(shí)施例的制作方法與實(shí)施例5制作方法基本相同，也包括SI :在襯底基板11上依次形成底柵極12、第一柵絕緣層13、有源層14和第二絕緣層16，其中在形成所述底柵極12的同時(shí)還形成柵線；S2 :在所述第二絕緣層16上形成有頂柵極17 ；S3’ 對所述有源層14進(jìn)行摻雜處理；S3 :在所述頂柵極17上依次形成有柵隔離層18、源電極19、漏電極110、平坦層Ill及如圖I所述的像素電極112。S3具體包括在S3’工藝步驟所形成的基板上，形成絕緣薄膜，通過構(gòu)圖工藝在源電極19與所述有源層141連接的局域及漏電極110與所述有源層14連接的局域形成第一過孔191和第二過孔1101，所述第一過孔191和第二過孔1101暴露出所述有源層14 ；形成源漏金屬薄膜，通過構(gòu)圖工藝形成源電極19和漏電極110的圖案，在形成所述源電極17和所述漏電極110的圖案的同時(shí)還形成數(shù)據(jù)線；形成平坦層薄膜，通過構(gòu)圖工藝在所述平坦層薄膜上并對應(yīng)漏電極110區(qū)域形成第三過孔1111 (請參考附圖12);
形成透明導(dǎo)電薄膜，通過構(gòu)圖工藝形成像素電極112的圖案，所述像素電極112與所述漏電極110相接觸；在所述薄膜晶體管和所述像素電極112之間形成平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第二過孔1101。不同之處在于，本實(shí)施例在S2之前還包括S2’ 所述漏電極110與所述有源層14之間形成鎳層15，之后在H2氣氛下對所述有源層14進(jìn)行2小時(shí)540°C的熱處理。實(shí)施例I本實(shí)施例的制作方法與實(shí)施例5和實(shí)施例6制作方法基本相同，也包括SI :在襯底基板11上依次形成底柵極12、第一柵絕緣層13、有源層14和第二絕緣層16，其中在形成所述底柵極12的同時(shí)還形成柵線；S2 :在所述第二絕緣層16上形成有頂柵極17 ；S3’ 對所述有源層14進(jìn)行摻雜處理；S3 :在所述頂柵極17上依次形成有柵隔離層18、源電極19、漏電極110、平坦層111及如圖I所述的像素電極112。S3具體包括在S3’工藝步驟所形成的基板上，形成絕緣薄膜，通過構(gòu)圖工藝在源電極19與所述有源層141連接的局域及漏電極110與所述有源層14連接的局域形成第一過孔191和第二過孔1101，所述第一過孔191和第二過孔1101暴露出所述有源層14 ；形成源漏金屬薄膜，通過構(gòu)圖工藝形成源電極19和漏電極110的圖案，在形成所述源電極17和所述漏電極110的圖案的同時(shí)還形成數(shù)據(jù)線；形成平坦層薄膜，通過構(gòu)圖工藝在所述平坦層薄膜上并對應(yīng)漏電極110區(qū)域形成第三過孔1111 (請參考附圖12);形成透明導(dǎo)電薄膜，通過構(gòu)圖工藝形成像素電極112的圖案，所述像素電極112與所述漏電極110相接觸；在所述薄膜晶體管和所述像素電極112之間形成平坦層111，所述平坦層111不覆蓋所述漏電極110與所述像素電極112相接觸所通過的第二過孔1101。不同之處在于，本實(shí)施例在S2之前還包括S2’:在所述源電極19與所述有源層14之間和所述漏電極110與所述有源層14之間形成鎳層15，之后在H2氣氛下對所述有源層14進(jìn)行2小時(shí)570°C的熱處理。實(shí)施例8本實(shí)施例記載了一種顯示裝置，包括上述任一實(shí)施例中所述的陣列基板。以上實(shí)施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護(hù)范圍應(yīng)由權(quán)利要求限定?！?br> 權(quán)利要求
1.一種陣列基板，包括襯底基板，形成于所述襯底基板上的薄膜晶體管、柵線、數(shù)據(jù)線以及像素電極，其特征在于， 所述薄膜晶體管包括依次形成于所述襯底基板上的底柵極、第一柵絕緣層、有源層、第二柵絕緣層、頂柵極、柵隔離層以及源電極、漏電極； 其中，所述源電極和漏電極通過穿過所述柵隔離層和第二柵絕緣層的第一過孔和第二孔，與所述有源層相接觸；所述像素電極與所述漏電極相接觸。
2.如權(quán)利要求I所述的陣列基板，其特征在于， 所述陣列基板還包括位于所述薄膜晶體管和所述像素電極之間的平坦層，所述平坦層不覆蓋所述漏電極與所述像素電極相接觸所通過的第三過孔。
3.如權(quán)利要求I所述的陣列基板，其特征在于，還包括鎳層，所述鎳層設(shè)置在所述源電極與所述有源層之間和/或所述漏電極與所述有源層之間。
4.如權(quán)利要求I所述的陣列基板，其特征在于，所述頂柵極的厚度為150nm-300nm。
5.如權(quán)利要求4所述的陣列基板，其特征在于，所述頂柵極的厚度為200nm。
6.如權(quán)利要求3所述的陣列基板，其特征在于，所述鎳層厚度為20nm-25nm。
7.如權(quán)利要求I所述的陣列基板，其特征在于，所述有源層厚度為20nm-100nm。
8.如權(quán)利要求I所述的陣列基板，其特征在于，所述柵隔離層的材料包括=SiO2和/或SiNx。
9.一種顯示裝置，其特征在于，包括權(quán)利要求1-8任意一項(xiàng)所述的陣列基板。
10.一種陣列基板制作方法，其特征在于，包括 Si:在襯底基板上依次形成底柵極、第一柵絕緣層、有源層和第二柵絕緣層，其中在形成所述底柵極的同時(shí)還形成柵線； . 52:在所述第二柵絕緣層上形成有頂柵極； .53:在所述頂柵極上依次形成有柵隔離層、源電極、漏電極及像素電極。
11.如權(quán)利要求10所述的制作方法，其特征在于，在S2之前還包括S2’:在所述源電極與所述有源層之間和/或所述漏電極與所述有源層之間形成鎳層，之后在H2氣氛下對所述有源層進(jìn)行2小時(shí)500°C _570°C的熱處理。
12.如權(quán)利要求10所述的制作方法，其特征在于，在S3之前還包括S3’:對在S2’中進(jìn)行過所述熱處理的有源層進(jìn)行摻雜處理。
13.如權(quán)利要求12所述的制作方法，其特征在于，S3具體包括在S3’工藝步驟所形成的基板上形成絕緣薄膜，通過構(gòu)圖工藝在源電極與所述有源層連接的區(qū)域及漏電極與所述有源層連接的區(qū)域形成第一過孔和第二過孔，所述第一過孔和第二過孔暴露出所述有源層； 形成源漏金屬薄膜，通過構(gòu)圖工藝形成源電極和漏電極的圖案，在形成所述源電極和所述漏電極的圖案的同時(shí)還形成數(shù)據(jù)線； 形成平坦層薄膜，通過構(gòu)圖工藝在所述平坦層薄膜上并對應(yīng)漏電極區(qū)域形成第三過孔； 形成透明導(dǎo)電薄膜，通過構(gòu)圖工藝形成像素電極的圖案，所述像素電極與所述漏電極相接觸； 在所述薄膜晶體管和所述像素電極之間形成平坦層，所述平坦層不覆蓋所述漏電極與所述像素電極相接觸 所通過的第二過孔。
全文摘要
本發(fā)明公開了一種陣列基板、陣列基板制造方法及顯示裝置，其陣列基板包括襯底基板，形成于所述襯底基板上的薄膜晶體管、柵線、數(shù)據(jù)線以及像素電極，所述薄膜晶體管包括依次形成于所述襯底基板上的底柵極、第一柵絕緣層、有源層、第二柵絕緣層、頂柵極、柵隔離層以及源電極、漏電極；其中，所述源電極和漏電極通過穿過所述柵隔離層和第二柵絕緣層的第一過孔和第二孔，與所述有源層相接觸；所述像素電極與所述漏電極相接觸。本發(fā)明在選擇合適的硅膜條件下可以實(shí)現(xiàn)上下表面同時(shí)形成反型層，在硅膜全耗盡的情況下，上下表面的反型層中的載流子濃度隨柵壓的增大會急劇增加，其驅(qū)動能力和亞域特性、頻率響應(yīng)特性更接近理想狀態(tài)。
文檔編號H01L27/12GK102956649SQ20121048912
公開日2013年3月6日 申請日期2012年11月26日 優(yōu)先權(quán)日2012年11月26日
發(fā)明者石磊 申請人:京東方科技集團(tuán)股份有限公司