專利名稱：半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體制造領(lǐng)域，尤其涉及一種半導體存儲器。
背景技術(shù)：
閃存以其便捷，存儲密度高，可靠性好等優(yōu)點成為非揮發(fā)性存儲器中研究的熱點。 從二十世紀八十年代第一個閃存產(chǎn)品問世以來，隨著技術(shù)的發(fā)展和各類電子產(chǎn)品對存儲的需求，閃存被廣泛用于手機，筆記本，掌上電腦和U盤等移動和通訊設(shè)備中，閃存為一種非易變性存儲器，其運作原理是通過改變晶體管或存儲單元的臨界電壓來控制門極通道的開關(guān)以達到存儲數(shù)據(jù)的目的，使存儲在存儲器中的數(shù)據(jù)不會因電源中斷而消失，而閃存為電可擦除且可編程的只讀存儲器的一種特殊結(jié)構(gòu)。如今閃存已經(jīng)占據(jù)了非揮發(fā)性半導體存儲器的大部分市場份額，成為發(fā)展最快的非揮發(fā)性半導體存儲器。
然而現(xiàn)有的閃存在邁向更高存儲密度的時候，由于受到編程電壓的限制，通過縮小器件尺寸來提高存儲密度將會面臨很大的挑戰(zhàn)，因而研制高存儲密度的閃存是閃存技術(shù)發(fā)展的重要推動力。傳統(tǒng)的閃存在邁向更高存儲密度的時候，由于受到結(jié)構(gòu)的限制，實現(xiàn)器件的編程電壓進一步減小將會面臨著很大的挑戰(zhàn)。一般而言，閃存為分柵結(jié)構(gòu)或堆疊柵結(jié)構(gòu)或兩種結(jié)構(gòu)的組合。分柵式閃存由于其特殊的結(jié)構(gòu)，相比堆疊柵閃 存在編程和擦除的時候都體現(xiàn)出其獨特的性能優(yōu)勢，因此分柵式結(jié)構(gòu)由于具有高的編程效率，字線的結(jié)構(gòu)可以避免“過擦除”等優(yōu)點，應(yīng)用尤為廣泛。但是由于分柵式閃存相對于堆疊柵閃存多了一個字線從而使得芯片的面積也會增加，為了把較高組裝密度的存儲器單元引進半導體存儲器件，存儲器件電路的設(shè)計布局也必須隨之而采用越來越小的尺寸。為了解決由存儲器單元的高密度組裝所引起的各種問題，必須改進半導體存儲器件的結(jié)構(gòu)，以實現(xiàn)更加小型化且更為耐用的半導體存儲器件。發(fā)明內(nèi)容
本發(fā)明的目的是提供一種更加小型化且更為耐用的半導體存儲器件。
為解決上述問題，本發(fā)明提供一種半導體存儲器，包括
襯底和形成于所述襯底中的第一漏極區(qū)、源極區(qū)和第二漏極區(qū)，所述源極區(qū)位于所述第一漏極區(qū)和第二漏極區(qū)之間；
第一字線，位于所述第一漏極區(qū)和源極區(qū)之間的襯底上；
第二字線，位于所述第二漏極區(qū)和源極區(qū)之間的襯底上；
源極線，位于所述源極區(qū)上；
第一浮柵，位于所述第一字線和源極線之間的襯底上，所述第一浮柵部分位于所述源極區(qū)上；
第一控制柵，位于所述第一浮柵上；
第二浮柵，位于所述第二字線和源極線之間的襯底上，所述第二浮柵部分位于所述源極區(qū)上；
第二控制柵，位于所述第二浮柵上；以及
介質(zhì)層，所述介質(zhì)層形成于襯底、第一字線、第二字線、源極線、第一浮柵、第一控制柵、第二浮柵及第二控制柵中相鄰的兩兩結(jié)構(gòu)之間。
進一步的，所述半導體存儲器還包括
第一位線，形成于所述第一漏極區(qū)上；
第一隔離層，形成于所述第一字線和所述第一位線之間；
第二位線，形成于所述第二漏極區(qū)上；
第二隔離層，形成于所述第二字線和所述第二位線之間。
進一步的，所述第一隔離層和所述第二隔離層的材質(zhì)為氮化硅或氮氧化硅。
進一步的，所述介質(zhì)層的材質(zhì)為氧化層。
進一步的，所述介質(zhì)層包括字線氧化介質(zhì)層，所述字線氧化介質(zhì)層形成于所述第一字線與所述襯底之間以及所述第二字線與所述襯底之間。
進一步的，所述字線氧化介質(zhì)層的厚度為1
進一步的，所述字線氧化介質(zhì)層的厚度為30A-60 A。
進一步的，所述介質(zhì)層還包括隧穿氧化層，所述隧穿氧化層形成于所述第一浮柵和第一控制柵之間以及第二浮柵和第二控制柵之間。
進一步的，所述隧穿氧化層的厚度為I OoA、_ 130 A,,
進一步的，所述半導體存儲器為分柵式閃存單元。
進一步的，所述半導體存儲器在擦除階段時，所述擦除柵的電壓為8V 15V，所述位線的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為0V。
進一步的，所述半導體存儲器在擦除階段時，所述擦除柵的電壓為12V。
進一步的，所述半導體存儲器在讀取階段時，所述擦除柵的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為O. 8V I. 5V，所述位線的電壓為O. 5V I. 2V。
進一步的，所述半導體存儲器在讀取階段時，所述字線的電壓為I. 2V，所述位線的電壓為O. 8V。
進一步的，所述半導體存儲器在編程階段時，所述擦除柵的電壓為0V，所述源極線的電壓為5V 12V，所述字線的電壓為I. OV I. 8V，所述位線的電壓為編程電壓。
進一步的，所述半導體存儲器在編程階段時，所述源極線的電壓為8V，所述字線的電壓為I. 4V。
進一步的，所述編程電壓為O. 3V O. 5V。
進一步的，所述編程電壓為O. 4V。
綜上所述，相比于傳統(tǒng)的半導體存儲器結(jié)構(gòu)，本發(fā)明所述半導體存儲器通過沒有設(shè)置控制柵，并將第一擦除柵和第二擦除柵分別設(shè)置于所述第一浮柵和第二浮柵上，則在擦除階段中，所述半導體存儲器可以直接通過第一擦除柵和第二擦除柵進行擦除操作，則不需要在第一位線和第二位線上施加較高的擦除電壓，因此可以降低字線與半導體襯底之間的字線氧化介質(zhì)層的厚度，降低字線氧化介質(zhì)層的厚度不僅提高開啟電流，同時能夠減小漏電流，保持較小的關(guān)閉電流，同時在讀取的時候，降低字線的讀取電壓，進而節(jié)省半導體存儲器的功耗。


圖I為本發(fā)明一實施例中所述半導體存儲器的結(jié)構(gòu)示意圖。
圖2為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置的電路示意圖。
圖3為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置在擦除階段的電路示意圖。
圖4為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置在讀取階段的電路示意圖。
圖5為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置在編程階段的電路示意圖。
具體實施方式
為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進一步說明。當然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護范圍內(nèi)。
其次，本發(fā)明利用示意圖進行了詳細的表述，在詳述本發(fā)明實例時，為了便于說明，示意圖不依照一般比例局部放大，不應(yīng)以此作為對本發(fā)明的限定。
圖I為本發(fā)明所述半導體存儲器的結(jié)構(gòu)示意圖。如圖I所示，本發(fā)明提供一種半導體存儲器，包括若干陣列排列的存儲器單元，每一存儲器單元包括
襯底10和形成于所述襯底10中的第一漏極區(qū)101、源極區(qū)103和第二漏極區(qū)102， 所述源極區(qū)103位于所述第一漏極區(qū)101和第二漏極區(qū)102之間；
第一字線104，位于所述第一漏極區(qū)101和源極區(qū)103之間的襯底100上；
第二字線105，位于所述第二漏極區(qū)102和源極區(qū)103之間的襯底100上；
源極線106，位于所述源極區(qū)103上；
第一浮柵107，位于所述第一字線104和源極線103之間的襯底100上，所述第一浮柵107部分位于所述源極區(qū)103上；
第一控制柵108，位于所述第一浮柵107上；
第二浮柵109，位于所述第二字線105和源極線106之間的襯底100上，所述第二浮柵109部分位于所述源極區(qū)103上；
第二控制柵110，位于所述第二浮柵109上；以及
介質(zhì)層111，所述介質(zhì)層111形成于襯底100、第一字線104、第二字線105、源極線 106、第一浮柵107、第一控制柵108、第二浮柵109及第二控制柵110中相鄰的兩兩結(jié)構(gòu)之間。
進一步的，所述半導體存儲器還包括
第一位線112，形成于所述第一漏極區(qū)101上；
第一隔離層113，形成于所述第一字線104和所述第一位線112之間；
第二位線113，形成于所述第二漏極區(qū)102上；
第二隔離層114，形成于所述第二字線105和所述第二位線113之間。
在較佳的實施例中，所述第一隔離層113和所述第二隔離層114的材質(zhì)為氮化硅或氮氧化硅，采用氮化硅或氮氧化硅能夠具有更好的隔離效果。
此外，本發(fā)明所述介質(zhì)層111的材質(zhì)較佳的為氧化層。
進一步的，所述介質(zhì)層111包括字線氧化介質(zhì)層111a，所述字線氧化介質(zhì)層Illa 形成于所述第一字線104與所述襯底100之間以及所述第二字線105與所述襯底100之間。在本實施例中，所述字線氧化介質(zhì)層Illa的厚度可以為10A 60A,.本發(fā)明所述字線氧化介質(zhì)層Illa小于傳統(tǒng)的字線氧化介質(zhì)層的厚度，降低字線氧化介質(zhì)層的厚度不僅提高開啟電流，同時能夠減小漏電流，保持較小的關(guān)閉電流，同時在讀取的時候，降低字線的讀取電壓，進而節(jié)省半導體存儲器的功耗。在較佳的實施例中，所述字線氧化介質(zhì)層的厚度為 3 O A '60 A,,
所述介質(zhì)層111還包括隧穿氧化層111b，所述隧穿氧化層11 Ib形成于所述第一浮柵107和第一控制柵108之間以及第二浮柵109和第二控制柵110之間。在較佳的實施例中，所述隧穿氧化層Iiib的厚度為丨OOA-.-130A,,
在本實施例中，所述半導體存儲器為分柵式閃存單元。此外，所述半導體存儲器還可以應(yīng)用于其他結(jié)構(gòu)中，例如堆疊柵式閃存單元等。
以下以所述半導體存儲器為分柵式閃存單元為例，說明所述半導體存儲器的工作過程及示例電壓。
圖2為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置的電路示意圖。如圖2所示，以本發(fā)明所述半導體存儲器一存儲單元，例如為分柵式閃存單元時，若干陣列排列的半導體存儲器10組成的存儲裝置，例如分柵式閃存裝置，每一列的分柵式閃存裝置10均與一條總位線(BL、BL+1……BL+N，N為自然數(shù))連接，每一行的分柵式閃存裝置分別與一總字線(WL-1T、WLT、WL+1T……)、總擦除線(EG-K EG, EG+1)以及總源極線 (SL-1、SL、SL+1)連接。
在擦除階段時，所述擦除柵的電壓為8V 15V，所述位線的電壓為0V,所述源極線的電壓為0V，所述字線的電壓為0V。所述半導體存儲器在讀取階段時，所述擦除柵的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為O. 8V I. 5V，所述位線的電壓為O. 5V 1.2V。所述半導體存儲器在編程階段時，所述擦除柵的電壓為0V，所述源極線的電壓為 5V 12V，所述字線的電壓為I. OV I. 8V，所述位線的電壓為編程電壓。本發(fā)明所述半導體存儲器在擦除階段中，所述半導體存儲器可以直接通過第一擦除柵和第二擦除柵進行擦除操作，則不需要在第一位線和第二位線上施加較高的擦除電壓，因此可以降低字線與半導體襯底之間的字線氧化介質(zhì)層的厚度。
圖3為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置在擦除階段的電路示意圖。圖4為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置在讀取階段的電路示意圖。圖5為本發(fā)明一實施例中以所述半導體存儲器為單元組成的存儲裝置在編程階段的電路示意圖。
在較佳的實施例中，被選中的所述半導體存儲器在擦除、讀取及編程階段的示例電壓如表I所示。結(jié)合圖3 圖5。如圖3所示，在擦除階段時，所述位線的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為0V，所述擦除柵的電壓為12V，則被選中的半導體存儲器IOa進入擦除過程，其他未被選中的半導體存儲器的擦除柵維持低電壓，例如0V，位線電壓為OV ;如圖4所示，在讀取階段時，所述擦除柵的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為I. 2V，所述位線的電壓為O. 8V，則被選中的半導體存儲器IOb進入讀取階段，其他未被選中的半導體存儲器的擦除柵維持低電壓，例如0V，位線電壓為0V，位線電壓為2V 3V，以保持關(guān)閉狀態(tài)；如圖5所示，在編程階段時，所述擦除柵的電壓為0V，所述源極線的電壓為8V，所述字線的電壓為I. 4V，所述位線的電壓為編程電壓(Vdp)，則被選中的半導體存儲器IOc進入編程過程，其他未被選中的半導體存儲器的擦除柵維持低電壓， 例如0V，位線電壓為0V。其中，所述編程電壓為O. 3V O. 5V。例如，所述編程電壓為O. 4V。
表I
權(quán)利要求
1.一種半導體存儲器，包括 襯底和形成于所述襯底中的第一漏極區(qū)、源極區(qū)和第二漏極區(qū)，所述源極區(qū)位于所述第一漏極區(qū)和第二漏極區(qū)之間； 第一字線，位于所述第一漏極區(qū)和源極區(qū)之間的襯底上； 第二字線，位于所述第二漏極區(qū)和源極區(qū)之間的襯底上； 源極線，位于所述源極區(qū)上； 第一浮柵，位于所述第一字線和源極線之間的襯底上，所述第一浮柵部分位于所述源極區(qū)上； 第一控制柵，位于所述第一浮柵上； 第二浮柵，位于所述第二字線和源極線之間的襯底上，所述第二浮柵部分位于所述源極區(qū)上； 第二控制柵，位于所述第二浮柵上；以及 介質(zhì)層，所述介質(zhì)層形成于襯底、第一字線、第二字線、源極線、第一浮柵、第一控制柵、第二浮柵及第二控制柵中相鄰的兩兩結(jié)構(gòu)之間。
2.如權(quán)利要求I所述的半導體存儲器，其特征在于，所述半導體存儲器還包括， 第一位線，形成于所述第一漏極區(qū)上； 第一隔離層，形成于所述第一字線和所述第一位線之間； 第二位線，形成于所述第二漏極區(qū)上； 第二隔離層，形成于所述第二字線和所述第二位線之間。
3.如權(quán)利要求2所述的半導體存儲器，其特征在于，所述第一隔離層和所述第二隔離層的材質(zhì)為氮化硅或氮氧化硅。
4.如權(quán)利要求I至3中任意一項或所述的半導體存儲器，其特征在于，所述介質(zhì)層的材質(zhì)為氧化層。
5.如權(quán)利要求4所述的半導體存儲器，其特征在于，所述介質(zhì)層包括字線氧化介質(zhì)層，所述字線氧化介質(zhì)層形成于所述第一字線與所述襯底之間以及所述第二字線與所述襯底之間。
6.如權(quán)利要求5所述的半導體存儲器，其特征在于，所述字線氧化介質(zhì)層的厚度為IOA-60A0
7.如權(quán)利要求6所述的半導體存儲器，其特征在于，所述字線氧化介質(zhì)層的厚度為30A-60A。
8.如權(quán)利要求4所述的半導體存儲器，其特征在于，所述介質(zhì)層還包括隧穿氧化層，所述隧穿氧化層形成于所述第一浮柵和第一控制柵之間以及第二浮柵和第二控制柵之間。
9.如權(quán)利要求8所述的半導體存儲器，其特征在于，所述隧穿氧化層的厚度為IOOA-130 A.
10.如權(quán)利要求I或2所述的半導體存儲器，其特征在于，所述半導體存儲器為一分柵式閃存單元。
11.如權(quán)利要求10所述的半導體存儲器，其特征在于，所述半導體存儲器在擦除階段時，所述擦除柵的電壓為8V 15V，所述位線的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為0V。
12.如權(quán)利要求11所述的半導體存儲器，其特征在于，所述半導體存儲器在擦除階段時，所述擦除柵的電壓為12V。
13.如權(quán)利要求10所述的半導體存儲器，其特征在于，所述半導體存儲器在讀取階段時，所述擦除柵的電壓為0V，所述源極線的電壓為0V，所述字線的電壓為0. 8V I. 5V，所述位線的電壓為0. 5V I. 2V。
14.如權(quán)利要求13所述的半導體存儲器，其特征在于，所述半導體存儲器在讀取階段時，所述字線的電壓為I. 2V，所述位線的電壓為0. 8V。
15.如權(quán)利要求10所述的半導體存儲器，其特征在于，所述半導體存儲器在編程階段時，所述擦除柵的電壓為0V，所述源極線的電壓為5V 12V，所述字線的電壓為I. OV I.8V，所述位線的電壓為編程電壓。
16.如權(quán)利要求15所述的半導體存儲器，其特征在于，所述半導體存儲器在編程階段時，所述源極線的電壓為8V，所述字線的電壓為1.4V。
17.如權(quán)利要求15所述的半導體存儲器，其特征在于，所述編程電壓為0.3V 0. 5V。
18.如權(quán)利要求17所述的半導體存儲器，其特征在于，所述編程電壓為0.4V。
全文摘要
本發(fā)明提供一種半導體存儲器，本發(fā)明所述半導體存儲器未設(shè)置控制柵，并通過將第一擦除柵和第二擦除柵分別設(shè)置于所述第一浮柵和第二浮柵上，則在擦除階段中，所述半導體存儲器可以直接通過第一擦除柵和第二擦除柵進行擦除操作，則不需要在第一位線和第二位線上施加較高的擦除電壓，因此可以降低字線與半導體襯底之間的字線氧化介質(zhì)層的厚度，降低字線氧化介質(zhì)層的厚度不僅提高開啟電流，同時能夠減小漏電流，保持較小的關(guān)閉電流，同時在讀取的時候，降低字線的讀取電壓，進而節(jié)省半導體存儲器的功耗。
文檔編號H01L29/423GK102983139SQ201210507108
公開日2013年3月20日 申請日期2012年11月30日 優(yōu)先權(quán)日2012年11月30日
發(fā)明者顧靖 申請人:上海宏力半導體制造有限公司