一種mos晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，至少包括：MOS晶體管矩形陣列；多晶硅連線結(jié)構(gòu)，包括多個(gè)位于相鄰兩柵極引腳之間且沿柵極引腳排列方向延伸的多晶硅分線、以及位于所述MOS晶體管矩形陣列第二側(cè)的連接各該多晶硅分線的多晶硅總線；絕緣結(jié)構(gòu)；以及包括柵極連線、源漏極連線、及體極連線的金屬連線結(jié)構(gòu)。本發(fā)明采用多晶硅連接各該柵極引腳，只需采用一層金屬層就能將MOS晶體管陣列的四個(gè)電極分別連接至測(cè)試點(diǎn)，大大地節(jié)省了工藝制作成本及時(shí)間成本，而且只需要進(jìn)行一次金屬沉積，降低了對(duì)后續(xù)其它制程的影響。本發(fā)明步驟簡(jiǎn)單，效果顯著，適用于工業(yè)測(cè)試。
【專利說(shuō)明】—種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體測(cè)試結(jié)構(gòu)，特別是涉及一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著技術(shù)的不斷發(fā)展，為了滿足器件性能的要求，超大規(guī)模集成電路(ULSI)的柵氧化層的厚度不斷的減薄，由2(T30nm降至幾個(gè)納米。然而，滿足器件性能要求的工作電壓卻不能不斷下降，因此，單位厚度的柵氧化層在工作時(shí)承受的電場(chǎng)強(qiáng)度越來(lái)越高，使柵氧化層的可靠性成為一個(gè)突出的問題和挑戰(zhàn)。柵氧抗電性能不好將引起MOS器件電參數(shù)的不穩(wěn)定，如閾值電壓的漂移，跨導(dǎo)下降、漏電流增加等，進(jìn)一步可引起柵氧的擊穿，導(dǎo)致器件的失效，使整個(gè)集成電路陷入癱瘓狀態(tài)。因此，柵氧化層的完整性對(duì)于集成電路性能的提高有著至關(guān)重要的作用。
[0003]隨著集成電路工藝的進(jìn)步及尺寸的縮小，對(duì)于柵氧化層完整性的測(cè)試也逐漸成為一個(gè)重要的難題。對(duì)于90nm或以下的晶體管測(cè)試，一般采用多鍵位測(cè)試方法，目的是降低通過柵氧化層的漏電流，通常這種測(cè)試方法是將晶體管陣列中的各源極、漏極、柵極、及體極連接到測(cè)試板進(jìn)行測(cè)試，對(duì)于單個(gè)晶體管101的測(cè)試，使用單層金屬連接是比較容易的，如圖1所示，只需通過一層金屬102?105便可將各該引腳連接至測(cè)試焊盤106?108上。但是，對(duì)于復(fù)雜的晶體管陣列201來(lái)說(shuō)，必須通過多第一層金屬202?203、第二層金屬204?205及第三層金屬206?207才能連接至測(cè)試焊盤208?210，原因在于，晶體管陣列的行和列密集，很容易會(huì)出現(xiàn)交疊，如連接體極206及連接源漏極202的金屬層的交疊等，交疊的地方必須制作隔離側(cè)避免短路，可見，對(duì)于晶體管陣列來(lái)說(shuō)，非常難使用單層金屬進(jìn)行連接，因此，這種晶體管陣列的連接方法一般需要采用多層金屬層將上述的各源極、漏極、柵極、及體極連接到測(cè)試焊盤。這種多層金屬連接方法的結(jié)構(gòu)非常復(fù)雜，制作的步驟復(fù)雜從而增加了工藝成本，而且需要多次沉積金屬層，可能會(huì)引入很多后續(xù)問題，如沉積金屬或者金屬層間介質(zhì)帶來(lái)的等離子體進(jìn)入到晶體管內(nèi)部對(duì)柵氧化層造成破壞導(dǎo)致器件失效等。

【發(fā)明內(nèi)容】

[0004]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中測(cè)試結(jié)構(gòu)需要過多的金屬層以及制作過多金屬層導(dǎo)致制作成本過高、制作步驟復(fù)雜以及影響后續(xù)制程等問題。
[0005]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，至少包括:
[0006]MOS晶體管矩形陣列，包括多個(gè)周期排列的MOS晶體管，各該MOS晶體管具有位于相對(duì)的第一側(cè)及第三側(cè)的柵極引腳、分別位于相對(duì)的第二側(cè)及第四側(cè)的源極引腳及漏極引腳、及位于源極引腳或漏極引腳外側(cè)的體極引腳；
[0007]多晶硅連線結(jié)構(gòu)，包括多個(gè)位于相鄰兩柵極引腳之間且沿柵極引腳排列方向延伸的多晶硅分線、以及位于所述MOS晶體管矩形陣列第二側(cè)的連接各該多晶硅分線的多晶硅總線；
[0008]絕緣結(jié)構(gòu)，結(jié)合于所述多晶硅連線結(jié)構(gòu)表面且其內(nèi)部具有多個(gè)連接孔；
[0009]金屬連線結(jié)構(gòu)，包括柵極連線、源漏極連線、及體極連線；
[0010]所述柵極連線包括通過所述連接孔將位于各該多晶硅分線兩側(cè)的柵極引腳連接至所述多晶硅分線兩側(cè)的多個(gè)第一柵極線、及通過所述連接孔將所述多晶硅總線連接至柵極測(cè)試點(diǎn)的第二柵極線；
[0011]所述源漏極連線包括多個(gè)連接各該源極引腳及各該漏極引腳的源漏極分線，及位于所述MOS晶體管矩形陣列第一側(cè)并將各該源漏極分線連接至源漏極測(cè)試點(diǎn)的源漏極總線.[0012]所述體極連線包括多個(gè)連接各該體極引腳的體極分線，及位于與所述MOS晶體管矩形陣列第一側(cè)相對(duì)的第三側(cè)并將各該體極分線連接至體極測(cè)試點(diǎn)的體極總線。
[0013]作為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述MOS晶體管為PMOS晶體管或NMOS晶體管。
[0014]作為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述多晶硅為重?fù)诫s的多晶硅。
[0015]作為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，各該源漏極分線與各該體極分線相互平行。
[0016]作為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述源漏極總線與所述體極總線相互平行。
[0017]作為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的一種優(yōu)選方案，所述源漏極分線及所述體極分線與所述多晶硅分線的交叉區(qū)域通過所述絕緣結(jié)構(gòu)相互隔離。
[0018]如上所述，本發(fā)明的提供一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，至少包括:M0S晶體管矩形陣列，包括多個(gè)周期排列的MOS晶體管，各該MOS晶體管具有位于相對(duì)的第一側(cè)及第三側(cè)的柵極引腳、分別位于相對(duì)的第二側(cè)及第四側(cè)的源極引腳及漏極引腳、及位于源極引腳或漏極引腳外側(cè)的體極引腳；多晶硅連線結(jié)構(gòu)，包括多個(gè)位于相鄰兩柵極引腳之間且沿柵極引腳排列方向延伸的多晶硅分線、以及位于所述MOS晶體管矩形陣列第二側(cè)的連接各該多晶硅分線的多晶硅總線；絕緣結(jié)構(gòu)，結(jié)合于所述多晶硅連線結(jié)構(gòu)表面且其內(nèi)部具有多個(gè)連接孔；金屬連線結(jié)構(gòu)，包括柵極連線、源漏極連線、及體極連線；所述柵極連線包括通過所述連接孔將位于各該多晶硅分線兩側(cè)的柵極引腳連接至所述多晶硅分線兩側(cè)的多個(gè)第一柵極線、及通過所述連接孔將所述多晶硅總線連接至柵極測(cè)試點(diǎn)的第二柵極線；所述源漏極連線包括多個(gè)連接各該源極引腳及各該漏極引腳的源漏極分線，及位于所述MOS晶體管矩形陣列第一側(cè)并將各該源漏極分線連接至源漏極測(cè)試點(diǎn)的源漏極總線；所述體極連線包括多個(gè)連接各該體極引腳的體極分線，及位于與所述MOS晶體管矩形陣列第一側(cè)相對(duì)的第三側(cè)并將各該體極分線連接至體極測(cè)試點(diǎn)的體極總線。本發(fā)明具有以下有益效果:本發(fā)明采用多晶硅連接各該柵極引腳，只需采用一層金屬層就能將MOS晶體管陣列的四個(gè)電極分別連接至測(cè)試點(diǎn)，大大地節(jié)省了工藝制作成本及時(shí)間成本，而且只需要進(jìn)行一次金屬沉積，降低了對(duì)其它后續(xù)制程的影響。本發(fā)明步驟簡(jiǎn)單，效果顯著，適用于工業(yè)測(cè)試?！緦＠綀D】

【附圖說(shuō)明】
[0019]圖1顯示為現(xiàn)有技術(shù)中的單個(gè)MOS晶體管柵氧化層完整性測(cè)試結(jié)構(gòu)示意圖。
[0020]圖2顯示為現(xiàn)有技術(shù)中的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)示意圖。
[0021]圖3顯示為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)示意圖。
[0022]圖4顯示為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)單個(gè)MOS晶體管各電極引腳結(jié)構(gòu)示意圖。
[0023]圖5顯示為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)A-A截面結(jié)構(gòu)示意圖。
[0024]圖6顯示為本發(fā)明的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)B-B截面結(jié)構(gòu)示意圖。
[0025]圖7顯示為由本發(fā)明的N型阱MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)獲得的柵極ι-v曲線示意圖。
[0026]圖8顯示為由本發(fā)明的P型阱MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)獲得的柵極ι-v曲線示意圖。
[0027]元件標(biāo)號(hào)說(shuō)明 [0028]30MOS晶體管矩形陣列
[0029]301MOS 晶體管
[0030]302源漏極分線
[0031]303源漏極總線
[0032]304多晶硅分線
[0033]305多晶硅總線
[0034]306第一柵極線
[0035]307第二柵極線
[0036]308體極分線
[0037]309體極總線
[0038]310源漏極測(cè)試點(diǎn)
[0039]311柵極測(cè)試點(diǎn)
[0040]312體極測(cè)試點(diǎn)
[0041]32襯底
[0042]33絕緣結(jié)構(gòu)
[0043]34連接孔
[0044]35柵極引腳
[0045]36源極引腳
[0046]37漏極引腳
[0047]38體極引腳
【具體實(shí)施方式】
[0048]以下通過特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說(shuō)明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0049]請(qǐng)參閱圖:T圖8。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0050]如圖疒圖6所示，本實(shí)施例提供一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，至少包括:
[0051 ] MOS晶體管矩形陣列30，包括多個(gè)周期排列的MOS晶體管301，各該MOS晶體管301具有位于相對(duì)的第一側(cè)及第三側(cè)的柵極引腳35、分別位于相對(duì)的第二側(cè)及第四側(cè)的源極引腳36及漏極引腳37、及位于源極引腳36或漏極引腳37外側(cè)的體極引腳38，如圖4所示；
[0052]多晶硅連線結(jié)構(gòu)，包括多個(gè)位于相鄰兩柵極引腳35之間且沿柵極引腳35排列方向延伸的多晶硅分線304、以及位于所述MOS晶體管矩形陣列30第二側(cè)的連接各該多晶硅分線304的多晶硅總線305 ；
[0053]絕緣結(jié)構(gòu)33，結(jié)合于所述多晶硅連線結(jié)構(gòu)表面且其內(nèi)部具有多個(gè)連接孔34 ；
[0054]金屬連線結(jié)構(gòu)，包括柵極連線、源漏極連線、及體極連線；
[0055]所述柵極連線包括通過所述連接孔34將位于各該多晶硅分線304兩側(cè)的柵極引腳35連接至所述多晶硅分線304兩側(cè)的多個(gè)第一柵極線306、及通過所述連接孔34將所述多晶硅總線305連接至柵極測(cè)試點(diǎn)311的第二柵極線307 ；
[0056]所述源漏極連線包括多個(gè)連接各該源極引腳36及各該漏極引腳37的源漏極分線302，及位于所述MOS晶體管矩形陣列30第一側(cè)并將各該源漏極分線302連接至源漏極測(cè)試點(diǎn)310的源漏極總線303 ；
[0057]所述體極連線包括多個(gè)連接各該體極引腳38的體極分線308，及位于與所述MOS晶體管矩形陣列30第一側(cè)相對(duì)的第三側(cè)并將各該體極分線308連接至體極測(cè)試點(diǎn)312的體極總線309，如圖3所示。
[0058]在本實(shí)施例中，所述MOS晶體管矩形陣列30包括橫向排列的晶體管行及豎向排列的晶體管列。豎向排列的MOS晶體管的柵極引腳35于豎向呈直線排列；橫向排列的MOS晶體管的源極引腳36于橫向呈直線排列；橫向排列的MOS晶體管漏極引腳37于橫向呈直線排列；橫向排列的MOS晶體管的體極于橫向呈直線排列。當(dāng)然，此處所述的橫向及豎向在不同的參考系下可以相互轉(zhuǎn)換。
[0059]所述多晶硅為重?fù)诫s的多晶硅，所述絕緣結(jié)構(gòu)33為絕緣氧化物。
[0060]各該源漏極分線302與各該體極分線308相互平行且相互之間具有一定的間隔，平行性良好的金屬線可以保證各金屬連線之間的絕緣，提高測(cè)試的穩(wěn)定性。
[0061]所述源漏極總線303位于所述MOS晶體管矩形陣列30第一側(cè)，所述體極總線309位于所述MOS晶體管矩形陣列30于所述第一側(cè)相對(duì)的第三側(cè)，且所述源漏極總線303與所述體極總線309相互平行，這兩根金屬總線相互平行可以更好地節(jié)省測(cè)試結(jié)構(gòu)的面積，提聞芯片的空間利用率。
[0062]由于所述絕緣結(jié)構(gòu)33形成于所述多晶硅連線結(jié)構(gòu)表面，故所述源漏極分線302及所述體極分線308與所述多晶硅分線304的交叉區(qū)域通過所述絕緣結(jié)構(gòu)33相互隔離，這種結(jié)構(gòu)可以保證測(cè)試結(jié)構(gòu)的絕緣性能，避免結(jié)構(gòu)的短路。
[0063]在本實(shí)施例中，所述源漏極測(cè)試點(diǎn)310、柵極測(cè)試點(diǎn)311、體極測(cè)試點(diǎn)312分別為源漏極測(cè)試焊盤、柵極測(cè)試焊盤、體極測(cè)試焊盤。
[0064]圖5顯示為測(cè)試結(jié)構(gòu)的A-A截面圖，如圖所示，包括用于制作MOS晶體管的襯底32、結(jié)合于所述襯底32表面的多晶娃分線304、結(jié)合于所述多晶娃分線304表面的絕緣結(jié)構(gòu)33、結(jié)合于所述絕緣結(jié)構(gòu)33表面且具有間隔的源漏極分線302、以及位于源漏極分線302之間的體極分線308。可見，本發(fā)明采用非常結(jié)構(gòu)簡(jiǎn)單使所述多晶硅分線304、源漏極分線302、以及體極分線308于交叉區(qū)域相互絕緣，可以大大的節(jié)省工藝成本。
[0065]圖6顯示為測(cè)試結(jié)構(gòu)B-B截面圖，如圖所示，包括襯底32、結(jié)合于所述襯底32表面的多晶硅總線305、結(jié)合于所述多晶硅總線305表面的絕緣結(jié)構(gòu)33，且該絕緣結(jié)構(gòu)33內(nèi)具有貫穿所述絕緣結(jié)構(gòu)33的連接孔34、以及沉積與該連接孔34內(nèi)及所述絕緣結(jié)構(gòu)33表面的第二柵極線307。
[0066]在一具體的實(shí)施過程中，MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)的制作步驟包括:
[0067]I)先提供MOS晶體管矩形陣列30，然后于所述MOS晶體管矩形陣列30表面依次沉積多晶硅及絕緣氧化物，接著制作光刻圖形并刻蝕所述絕緣氧化物及多晶硅，形成包括多個(gè)位于相鄰兩柵極引腳35之間且沿柵極引腳35排列方向延伸的多晶硅分線304、以及位于所述MOS晶體管矩形陣列30第二側(cè)的連接各該多晶硅分線304的多晶硅總線305 ；
[0068]2)制作光刻圖形對(duì)所述絕緣氧化物進(jìn)行刻蝕，形成貫穿所述絕緣氧化物的多個(gè)連接孔34，各該連接孔34的位置分別與各該柵極引腳35對(duì)應(yīng)、以及與所述多晶硅總線305對(duì)應(yīng)；
[0069]3)于上述結(jié)構(gòu)表面及各該連接孔34內(nèi)沉積金屬層，然后于所述金屬層表面制作光刻圖形并進(jìn)行對(duì)所述金屬層進(jìn)行刻蝕，形成包括柵極連線、源漏極連線、及體極連線的金屬連線結(jié)構(gòu)，其中:
[0070]所述柵極連線通過各該連接孔34將各該柵極引腳35連接至對(duì)應(yīng)的各該多晶硅分線304并將所述多晶硅總線305連接至柵極測(cè)試焊盤；
[0071]所述源漏極連線包括多個(gè)連接各該源極引腳36及各該漏極引腳37的源漏極分線302，及位于所述MOS晶體管矩形陣列30第一側(cè)將各該源漏極分線302連接至源漏極測(cè)試焊盤的源漏極總線303 ；
[0072]所述體極連線包括多個(gè)連接各該體極引腳38的體極分線308，及位于所述MOS晶體管矩形陣列30第三側(cè)將各該體極分線308連接至體極測(cè)試焊盤的體極總線309。
[0073]可見，本發(fā)明采用多晶硅連接各該柵極引腳35，只需采用一層金屬層就能將MOS晶體管陣列的四個(gè)電極分別連接至測(cè)試點(diǎn)，大大地節(jié)省了工藝制作成本及時(shí)間成本，而且只需要進(jìn)行一次金屬沉積，降低了對(duì)后續(xù)其它制程的影響。
[0074]所述MOS晶體管可以為PMOS晶體管或NMOS晶體管。圖7顯示為采用本實(shí)施例的測(cè)試結(jié)構(gòu)獲得的N型阱MOS晶體管柵極電壓與柵極電流關(guān)系曲線圖，曲線a表示為累積模式的1-V曲線，曲線b表示為反型模式的1-V曲線；圖8顯示為采用本實(shí)施例的測(cè)試結(jié)構(gòu)獲得的P型阱MOS晶體管柵極電壓與柵極電流關(guān)系曲線圖，曲線d表示為累積模式的1-V曲線，曲線C表示為反型模式的1-V曲線，可見，本實(shí)施例的測(cè)試結(jié)構(gòu)對(duì)于NMOS晶體管陣列或PMOS晶體管陣列均能獲得很好的效果，適用于工業(yè)測(cè)試。
[0075]綜上所述，本發(fā)明的提供一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，至少包括:M0S晶體管矩形陣列30，包括多個(gè)周期排列的MOS晶體管，各該MOS晶體管301具有位于相對(duì)的第一側(cè)及第三側(cè)的柵極引腳35、分別位于相對(duì)的第二側(cè)及第四側(cè)的源極引腳36及漏極引腳37、及位于源極引腳36或漏極引腳37外側(cè)的體極引腳38 ;多晶硅連線結(jié)構(gòu)，包括多個(gè)位于相鄰兩柵極引腳35之間且沿柵極引腳35排列方向延伸的多晶硅分線304、以及位于所述MOS晶體管矩形陣列30第二側(cè)的連接各該多晶硅分線304的多晶硅總線
305;絕緣結(jié)構(gòu)33，結(jié)合于所述多晶硅連線結(jié)構(gòu)表面且其內(nèi)部具有多個(gè)連接孔34 ;金屬連線結(jié)構(gòu)，包括柵極連線、源漏極連線、及體極連線；所述柵極連線包括通過所述連接孔34將位于各該多晶硅分線304兩側(cè)的柵極引腳35連接至所述多晶硅分線304兩側(cè)的多個(gè)第一柵極線306、及通過所述連接孔34將所述多晶硅總線305連接至柵極測(cè)試點(diǎn)311的第二柵極線307 ;所述源漏極連線包括多個(gè)連接各該源極引腳36及各該漏極引腳37的源漏極分線302，及位于所述MOS晶體管矩形陣列30第一側(cè)并將各該源漏極分線302連接至源漏極測(cè)試點(diǎn)310的源漏極總線303 ;所述體極連線包括多個(gè)連接各該體極引腳38的體極分線308，及位于與所述MOS晶體管矩形陣列30第一側(cè)相對(duì)的第三側(cè)并將各該體極分線308連接至體極測(cè)試點(diǎn)312的體極總線309。本發(fā)明具有以下有益效果:本發(fā)明采用多晶硅連接各該柵極引腳35，只需采用一層金屬層就能將MOS晶體管陣列的四個(gè)電極分別連接至測(cè)試點(diǎn)，大大地節(jié)省了工藝制作成本及時(shí)間成本，而且只需要進(jìn)行一次金屬沉積，降低了對(duì)其它后續(xù)制程的影響。本發(fā)明步驟簡(jiǎn)單，效果顯著，適用于工業(yè)測(cè)試。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0076]上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，其特征在于，至少包括: MOS晶體管矩形陣列，包括多個(gè)周期排列的MOS晶體管，各該MOS晶體管具有位于相對(duì)的第一側(cè)及第三側(cè)的柵極引腳、分別位于相對(duì)的第二側(cè)及第四側(cè)的源極引腳及漏極引腳、及位于源極引腳或漏極引腳外側(cè)的體極引腳； 多晶硅連線結(jié)構(gòu)，包括多個(gè)位于相鄰兩柵極引腳之間且沿柵極引腳排列方向延伸的多晶硅分線、以及位于所述MOS晶體管矩形陣列第二側(cè)的連接各該多晶硅分線的多晶硅總線.絕緣結(jié)構(gòu)，結(jié)合于所述多晶硅連線結(jié)構(gòu)表面且其內(nèi)部具有多個(gè)連接孔； 金屬連線結(jié)構(gòu)，包括柵極連線、源漏極連線、及體極連線； 所述柵極連線包括通過所述連接孔將位于各該多晶硅分線兩側(cè)的柵極引腳連接至所述多晶硅分線兩側(cè)的多個(gè)第一柵極線、及通過所述連接孔將所述多晶硅總線連接至柵極測(cè)試點(diǎn)的第二柵極線； 所述源漏極連線包括多個(gè)連接各該源極引腳及各該漏極引腳的源漏極分線，及位于所述MOS晶體管矩形陣列第一側(cè)并將各該源漏極分線連接至源漏極測(cè)試點(diǎn)的源漏極總線； 所述體極連線包括多個(gè)連接各該體極引腳的體極分線，及位于與所述MOS晶體管矩形陣列第一側(cè)相對(duì)的第三側(cè)并將各該體極分線連接至體極測(cè)試點(diǎn)的體極總線。
2.根據(jù)權(quán)利要求1所述的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，其特征在于:所述MOS晶體管為PMOS晶體管或NMOS晶體管。
3.根據(jù)權(quán)利要求1所述的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，其特征在于:所述多晶硅為重?fù)诫s的多晶硅。
4.根據(jù)權(quán)利要求1所述的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，其特征在于:各該源漏極分線與各該體極分線相互平行。
5.根據(jù)權(quán)利要求1所述的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，其特征在于:所述源漏極總線與所述體極總線相互平行。
6.根據(jù)權(quán)利要求1所述的MOS晶體管陣列柵氧化層完整性測(cè)試結(jié)構(gòu)，其特征在于:所述源漏極分線及所述體極分線與所述多晶硅分線的交叉區(qū)域通過所述絕緣結(jié)構(gòu)相互隔離。
【文檔編號(hào)】H01L23/544GK103872018SQ201210533034
【公開日】2014年6月18日 申請(qǐng)日期:2012年12月11日 優(yōu)先權(quán)日:2012年12月11日
【發(fā)明者】程凌霄 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司