半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明提供了一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件具有用于使金屬離子聚集的虛設(shè)有源區(qū)且能夠防止由于金屬離子污染所致的器件故障。該半導(dǎo)體器件包括：由半導(dǎo)體基板中的隔離層限定且以離子注入法注入有雜質(zhì)的有源區(qū)、以及以離子注入法注入有雜質(zhì)的虛設(shè)有源區(qū)，其中，虛設(shè)有源區(qū)被注入的雜質(zhì)的濃度比有源區(qū)中的雜質(zhì)的濃度高，并且虛設(shè)有源區(qū)構(gòu)造為聚集金屬離子。
【專利說明】半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地，涉及一種通過形成用于聚集金屬離子的虛設(shè)有源區(qū)來防止由于金屬離子污染所致的器件故障的技術(shù)。
【背景技術(shù)】
[0002]已經(jīng)開發(fā)出半導(dǎo)體集成電路的封裝技術(shù)中的三維(3D)層疊技術(shù)，以減小電子器件的尺寸，提高電子器件的組裝密度，并改善電子器件的性能。3D層疊封裝是一種層疊具有相同存儲(chǔ)容量的芯片的封裝，并通常稱作層疊芯片封裝。
[0003]層疊芯片封裝技術(shù)由于簡(jiǎn)化的工序和大規(guī)模生產(chǎn)而具有制造成本降低的優(yōu)勢(shì)。然而，層疊芯片封裝技術(shù)由于層疊芯片的數(shù)量和芯片尺寸的增加而具有封裝內(nèi)缺乏用于電氣連接的空間的缺點(diǎn)。
[0004]也就是說，現(xiàn)有的層疊芯片封裝被制造為具有如下的結(jié)構(gòu):在基板的芯片附接區(qū)中附接有多個(gè)芯片的狀態(tài)下，各芯片的接合墊和基板的導(dǎo)電電路圖案通過導(dǎo)線電連接。因此，用于導(dǎo)線接合的空間和用于與導(dǎo)線相連的電路圖案的區(qū)域是必要的，從而增加了半導(dǎo)體封裝的尺寸。
[0005]為了克服上述缺點(diǎn)，實(shí)現(xiàn)了使用硅穿孔(TSV)的結(jié)構(gòu)。在示例性封裝中，TSV被形成在晶片水平的每個(gè)層疊芯片中，然后使芯片彼此上下層疊且通過豎直TSV而物理和電性地連接起來。
[0006]然而，TSV被暴露于諸如退火工序等隨后工序中的熱量且暴露于機(jī)械應(yīng)力。當(dāng)芯片被層疊時(shí)，接合工序可能會(huì)將半導(dǎo)體的下表面暴露于例如銅離子。然后離子會(huì)穿過半導(dǎo)體遷移而聚集在有源區(qū)中。聚集的金屬材料起到少數(shù)載流子生成和復(fù)合中心的作用，這導(dǎo)致漏電流產(chǎn)生，從而使半導(dǎo)體封裝的電特性劣化。

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供了一種具有用于使金屬離子聚集的虛設(shè)有源區(qū)的半導(dǎo)體器件及其制造方法。
[0008]根據(jù)示例性實(shí)施例的一個(gè)方面，提供了一種半導(dǎo)體器件。該半導(dǎo)體器件可以包括:多個(gè)有源區(qū)，其由半導(dǎo)體基板中的隔離層限定，并且注入有第一濃度的雜質(zhì)離子；以及虛設(shè)有源區(qū)，其注入有第二濃度的雜質(zhì)離子，并且構(gòu)造為聚集金屬離子，所述第二濃度比所述第一濃度的雜質(zhì)離子濃度高。
[0009]以離子注入法注入到所述虛設(shè)有源區(qū)中的雜質(zhì)的濃度是所述有源區(qū)中的雜質(zhì)濃度的至少1.2倍。所述虛設(shè)有源區(qū)中的雜質(zhì)離子包括P型雜質(zhì)或N型雜質(zhì)。當(dāng)所述金屬離子是正離子時(shí)，所述虛設(shè)有源區(qū)中的雜質(zhì)離子是P型離子，然而當(dāng)所述金屬離子是負(fù)離子時(shí)，所述虛設(shè)有源區(qū)中的雜質(zhì)離子是N型離子。
[0010]P型雜質(zhì)包括硼(B)并且N型雜質(zhì)包括磷(P)或砷(As)。半導(dǎo)體器件可以還包括形成在所述虛設(shè)有源區(qū)的與第一側(cè)相反的第二側(cè)處的硅穿孔(TSV)，其中所述TSV包括所述金屬尚子。
[0011 ] 所述虛設(shè)有源區(qū)鄰近外圍電路區(qū)域中的有源區(qū)。
[0012]半導(dǎo)體器件可以還包括:位線觸點(diǎn)，其設(shè)置在第一有源區(qū)上；第一柵極，其設(shè)置在第二有源區(qū)上；以及第二柵極，其設(shè)置在所述虛設(shè)有源區(qū)上。
[0013]所述有源區(qū)形成在所述虛設(shè)有源區(qū)的第一側(cè)和第二側(cè)處。形成在所述虛設(shè)有源區(qū)的第一側(cè)的有源區(qū)注入有N型雜質(zhì)離子，并且形成在所述虛設(shè)有源區(qū)的第二側(cè)的有源區(qū)注入有P型雜質(zhì)離子。
[0014]形成在所述虛設(shè)有源區(qū)的第一側(cè)的所述有源區(qū)包括N+接面區(qū)域，并且形成在所述虛設(shè)有源區(qū)的第二側(cè)的所述有源區(qū)包括P+型區(qū)域。
[0015]根據(jù)示例性實(shí)施例的另一方面，提供了一種制造半導(dǎo)體器件的方法。該方法可以包括:形成由半導(dǎo)體基板中的隔離層限定的第一有源區(qū)和多個(gè)第二有源區(qū)；將第一濃度的雜質(zhì)離子注入到所述第一有源區(qū)中；以及將第二濃度的雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)。
[0016]將雜質(zhì)以離子注入法注入到所述多個(gè)第二有源區(qū)的步驟包括:將N型雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)的第一有源區(qū)以形成N型阱；以及將P型雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)的第二有源區(qū)以形成P型阱。
[0017]該方法還可以包括:將N型雜質(zhì)離子注入到所述N型阱中以形成N+型接面區(qū)域；以及將P型雜質(zhì)離子注入到所述P型阱中以形成P+型接面區(qū)域。
[0018]將雜質(zhì)以離子注入法注入到所述第一有源區(qū)的步驟包括將N型雜質(zhì)或P型雜質(zhì)注入到所述第一有源區(qū)。所述P型雜質(zhì)可以包括硼(B)并且所述N型雜質(zhì)可以包括磷(P)或砷(As)。
[0019]該方法還可以包括在所述隔離層、所述第一有源區(qū)和所述多個(gè)第二有源區(qū)三者中的至少一者上依次層疊多晶硅層、導(dǎo)電層、硬掩模層，并且將這些層圖案化以形成柵極結(jié)構(gòu)。
[0020]該方法還可以包括:在包括所述柵極結(jié)構(gòu)在內(nèi)的所述半導(dǎo)體基板上沉積層間絕緣層；蝕刻所述多個(gè)第二有源區(qū)中的任何一者上的所述層間絕緣層，以形成位線接觸孔；以及在所述位線接觸孔中沉積導(dǎo)電材料。
[0021]該方法還可以包括在所述第一有源區(qū)或所述多個(gè)第二有源區(qū)周圍形成硅穿孔(TSV)0
[0022]將P型雜質(zhì)離子注入到所述第一有源區(qū)中。所述第一濃度是第二濃度的至少1.2倍。根據(jù)本發(fā)明的示例性實(shí)施例的另一方面，提供了一種半導(dǎo)體器件。該半導(dǎo)體器件可以包括:半導(dǎo)體基板，其包括有源區(qū)和虛設(shè)有源區(qū)；以及TSV，其貫穿半導(dǎo)體基板。所述有源區(qū)可以包括第一 P型摻雜區(qū)域，并且所述虛設(shè)有源區(qū)可以包括第二 P型摻雜區(qū)域。第二摻雜區(qū)域可以具有比所述第一 P型摻雜區(qū)域的摻雜濃度高的摻雜濃度。
[0023]所述第一摻雜區(qū)域和所述第二摻雜區(qū)域可以包括硼(B)摻雜的區(qū)域。
[0024]半導(dǎo)體基板還可以包括布置在所述有源區(qū)和所述虛設(shè)有源區(qū)之間的隔離層。
[0025]下面在“【具體實(shí)施方式】”部分中描述上述和其它特征、方面以及實(shí)施例。
【專利附圖】

【附圖說明】[0026]從下面結(jié)合附圖作出的詳細(xì)描述中可以更清楚地理解本發(fā)明主題的以上及其它方面、特征和優(yōu)點(diǎn)，其中:
[0027]圖1是說明根據(jù)本發(fā)明的示例性實(shí)施例的半導(dǎo)體器件的橫截面圖；
[0028]圖2A至2G是說明根據(jù)本發(fā)明的示例性實(shí)施例的制造半導(dǎo)體器件的方法的橫截面圖。
【具體實(shí)施方式】
[0029]在下文中，參照附圖更詳細(xì)地描述示例性實(shí)施例。
[0030]下面，將參考作為示例性實(shí)施例(和中間結(jié)構(gòu))示意圖的橫截面視圖描述各示例性實(shí)施例。因此，可以預(yù)見到例如因?yàn)橹圃旒夹g(shù)和/或公差而導(dǎo)致示意圖中的形狀有所變化。因此，示例性實(shí)施例不應(yīng)該被認(rèn)為限于圖中所示區(qū)域的具體形狀，而是還可以包括由例如制造工藝造成的形狀偏差。在附圖中，為了清晰起見，可能會(huì)放大某些層和區(qū)域的長(zhǎng)度和尺寸。附圖中的相似附圖標(biāo)記表示相似的部件。還應(yīng)該理解到，當(dāng)某一層被稱為“位于另一層或基板上”時(shí)，該層可以直接位于其它層或基板上，或者也可以存在中間層。
[0031]在下文中，將參考圖1至圖2G詳細(xì)描述根據(jù)示例性實(shí)施例的半導(dǎo)體器件及其制造方法。
[0032]圖1是說明根據(jù)示例性實(shí)施例的半導(dǎo)體器件的橫截面圖。
[0033]根據(jù)示例性實(shí)施例的半導(dǎo)體器件包括:外圍電路區(qū)域(i)和單元(cell，又稱為晶胞)區(qū)域(ii)。在單元區(qū)域(ii)中，柵極119a形成在由半導(dǎo)體基板101中的隔離層103a限定的有源區(qū)104上，并且N型雜質(zhì)離子注入到用作有源區(qū)104的P型阱中以形成N+型雜質(zhì)注入?yún)^(qū)。位線觸點(diǎn)形成在N+型雜質(zhì)注入?yún)^(qū)，并且位線BL以及金屬線Ml和M2形成為經(jīng)由位線觸點(diǎn)連接到N+型雜質(zhì)注入?yún)^(qū)。
[0034]在外圍電路區(qū)域(i )中，在半導(dǎo)體基板101上形成有均由隔離層103限定的注入有N型雜質(zhì)離子的有源區(qū)105a、注入有P型雜質(zhì)離子的有源區(qū)105b和注入有P型雜質(zhì)離子的虛設(shè)(dummy)有源區(qū)105c。在實(shí)施例中，有源區(qū)105b和虛設(shè)有源區(qū)105c形成為使得注入至虛設(shè)有源區(qū)105c的雜質(zhì)離子的濃度高于注入至有源區(qū)105b和105a的雜質(zhì)離子的濃度。
[0035]在實(shí)施例中，注入到有源區(qū)105b的P型雜質(zhì)離子的濃度是3.0XlO1Vcm2至
5.0X 1016/cm2。有源區(qū)中的離子的具體類型和濃度可能會(huì)根據(jù)例如半導(dǎo)體類型和半導(dǎo)體的面積而在各實(shí)施例之間有所不同。本發(fā)明并不受有源區(qū)中的雜質(zhì)離子的具體類型和濃度限制。注入至虛設(shè)有源區(qū)105c的P型雜質(zhì)離子的濃度是注入至有源區(qū)105b的P型雜質(zhì)離子的濃度的1.2倍和100倍之間。
[0036]用于形成層疊芯片封裝的硅穿孔(TSV)200形成在外圍電路區(qū)域(i)的一側(cè)處。圖1中所示的示例性實(shí)施例顯示了形成在外圍電路區(qū)域(i)的一側(cè)處的TSV 200，但在其它實(shí)施例中，TSV 200可以形成在硅基板的任何部分上。在各種實(shí)施例中，TSV以固定間隔設(shè)置在半導(dǎo)體中，以均勻地分配層疊芯片之間的電傳輸。
[0037]如上所討論的，將虛設(shè)有源區(qū)105c摻雜為具有比相鄰的有源區(qū)105b的雜質(zhì)離子的濃度高的雜質(zhì)離子的濃度，并且可以以相同類型的離子進(jìn)行摻雜。因此，當(dāng)銅離子污染物從TSV 200遷移時(shí)，銅離子被吸引并聚集在虛設(shè)有源區(qū)105c中，從而防止位線觸點(diǎn)處的故障。[0038]現(xiàn)在將更加詳細(xì)的描述銅離子聚集在虛設(shè)有源區(qū)105c中的原理。
[0039]半導(dǎo)體基板101中的硅(Si)是IV族元素，并且在可能為8個(gè)的外層價(jià)電子層中具有4個(gè)價(jià)電子。因此，在硅-硅(S1-Si)鍵中，每個(gè)硅(Si)原子具有總共四個(gè)共價(jià)鍵，其中每個(gè)原子與其它原子的價(jià)電子層中的四個(gè)電子共用外層價(jià)電子層中的四個(gè)電子。然而，身為III族元素的硼(B)具有三個(gè)價(jià)電子。在硅-硼(S1-B)鍵中，一個(gè)硼(B)原子以三價(jià)形成總共三個(gè)共價(jià)鍵。剩下的一個(gè)鍵不能形成共價(jià)鍵，因此，硼(B)單方面地被提供來自硅
(Si)的一個(gè)價(jià)電子。換句話說，硼離子使硅基質(zhì)中產(chǎn)生空穴。因此，P型阱中的硼原子(B)具有負(fù)離子(B—)狀態(tài)。
[0040]當(dāng)正銅離子(Cu++)被引入到包含帶負(fù)電硼離子的基板中時(shí)，正銅離子可能被吸引向負(fù)硼離子。如果電荷差異足夠大并且相互足夠靠近，則帶正電銅離子(Cu++)向帶負(fù)電硼離子(B_)遷移。
[0041]在實(shí)施例中，TSV和虛設(shè)有源區(qū)之間的距離基于污染物的電荷和虛設(shè)有源區(qū)105c中的雜質(zhì)濃度而確定。該距離應(yīng)足以使污染物和虛設(shè)有源區(qū)的電荷互相作用。在其它實(shí)施例中，如果不精確知道距污染物的距離，則虛設(shè)有源區(qū)可靠近有源區(qū)設(shè)置，否則，可能有顯著的吸引污染物的風(fēng)險(xiǎn)。當(dāng)虛設(shè)有源區(qū)105c和有源區(qū)105b的雜質(zhì)濃度之間的差異較大時(shí)，虛設(shè)有源區(qū)105c可以進(jìn)一步遠(yuǎn)離有源區(qū)105b設(shè)置，然而如果雜質(zhì)濃度之間的差異較小，虛設(shè)有源區(qū)105c和有源區(qū)105b可以設(shè)置得彼此更靠近。在實(shí)施例中，確定有源區(qū)105b和虛設(shè)有源區(qū)105c的濃度差異和靠近度，使得污染物被吸引向虛設(shè)有源區(qū)105c而不是有源區(qū)105b。金屬離子借助上述原理而被捕獲在摻有雜質(zhì)的多晶硅層中。
[0042]圖1的實(shí)施例已經(jīng)被描述為具有注入有P型雜質(zhì)的虛設(shè)有源區(qū)105c以及使銅離子聚集。然而，在其它實(shí)施例中，當(dāng)銅離子以外的正金屬離子被聚集時(shí)，虛設(shè)有源區(qū)105c可以摻有N型雜質(zhì)。也就是說，在不同的實(shí)施例中，根據(jù)待聚集的金屬離子的類型，可以將不同種類的雜質(zhì)注入至虛設(shè)有源區(qū)。
[0043]圖2A到圖2G是圖1的外圍電路區(qū)域(i)的放大橫截面圖，說明了制造根據(jù)示例性實(shí)施例的半導(dǎo)體器件的方法。
[0044]如圖2A所示，在外圍電路區(qū)域(i)中，有源區(qū)105a和105b以及虛設(shè)有源區(qū)105c由半導(dǎo)體基板101中的隔離層103限定。在實(shí)施例中，虛設(shè)有源區(qū)105c可以形成在有源區(qū)105a和105b之間。
[0045]如圖2B所示，光阻(photoresist，又稱為光刻膠或光致抗蝕劑)圖案107形成在有源區(qū)105a和105b以及隔離層103上而使虛設(shè)有源區(qū)105c露出。P型雜質(zhì)通過離子注入法沉積到露出的虛設(shè)有源區(qū)105c，以形成P型阱106。在各種實(shí)施例中，虛設(shè)有源區(qū)105c中的雜質(zhì)濃度可以是在后續(xù)工序中被注入的有源區(qū)105b中的雜質(zhì)濃度的1.2至100倍。
[0046]如圖2C所示，隨后移除光阻圖案107。然后將N型雜質(zhì)通過離子注入法注入到有源區(qū)105a中，并且將P型雜質(zhì)注入到有源區(qū)105b中。
[0047]具體地說，在有源區(qū)105b、虛設(shè)有源區(qū)105c和隔離層103上形成光阻層(未示出)，以僅使有源區(qū)105a露出。將N型雜質(zhì)注入到有源區(qū)105a以形成N型阱111a，然后將N型雜質(zhì)進(jìn)一步注入到N型阱Illa的上部以形成N+型離子注入?yún)^(qū)域(N+型接面(junction，又稱為結(jié))區(qū)域)111b，并且移除光阻層。在實(shí)施例中，N型雜質(zhì)包括磷(P)或砷(As)。
[0048]接著，在有源區(qū)105a、虛設(shè)有源區(qū)105c和隔離層103上形成光阻層(未示出)，以僅使有源區(qū)105b露出。將P型雜質(zhì)注入到有源區(qū)105b以形成P型阱109a，然后將P型雜質(zhì)進(jìn)一步注入到P型阱109a的上部，以形成P+型離子注入?yún)^(qū)域(P+型接面區(qū)域)10%。在實(shí)施例中，將雜質(zhì)以離子注入法注入至有源區(qū)105a和105b的工序可以以相反的順序執(zhí)行。本發(fā)明不受將離子注入到有源區(qū)105a和105b或虛設(shè)有源區(qū)105c的具體順序的限制。
[0049]根據(jù)圖2D，在有源區(qū)105a和105b、虛設(shè)有源區(qū)105c以及隔離層103上形成柵極氧化物層(未示出)。在柵極氧化物層上依次層疊用于形成柵極的多晶硅層113、導(dǎo)電層115和硬掩模層117。在實(shí)施例中，多晶娃層113可以由多晶娃材料形成。導(dǎo)電層115可由如鶴(W)、鈦(Ti )、鎳(Ni )、鋁(Al)或銅(Cu )等導(dǎo)電材料形成。硬掩模材料117可以由諸如氮化娃層Si3N4等氮化物材料形成。
[0050]如圖2E所示，使用光阻層(未顯示)作為蝕刻掩模來蝕刻多晶硅層113、導(dǎo)電層115和硬掩模層117，以形成柵極結(jié)構(gòu)119。在圖中可以看出，柵極可以設(shè)置在有源區(qū)105a上方，并且柵極也可以設(shè)置在虛設(shè)有源區(qū)105c上方。在實(shí)施例中，沒有電荷流過有源區(qū)105c上方的柵極。
[0051]如圖2F所示，在包括柵極結(jié)構(gòu)119在內(nèi)的半導(dǎo)體基板的表面上形成層間絕緣層121，然后通過化學(xué)機(jī)械拋光(CMP)工序進(jìn)行平坦化。隨后，蝕刻層間絕緣層121以使P+離子注入?yún)^(qū)域10%的一部分露出，從而獲得設(shè)置在離子注入?yún)^(qū)域10%上方的位線接觸孔123。在各種實(shí)施例中，層間絕緣層121可以包括氧化硅(Si02)、硼磷硅酸鹽玻璃(boronphosphorus silicate glass, BPSG)、憐娃酸鹽玻璃(phosphorus silicate glass, PSG)、正娃酸四乙酯(tetra ethyl ortho silicate, TE0S)、未摻雜的娃酸鹽玻璃(undopedsilicate glass, USG)、旋涂式玻璃(spin on glass, S0G)、高密度等離子體(high densityplasma, HDP)氧化物或旋涂式介電質(zhì)(spin on dielectric, SOD)。
[0052]如圖2G所示，沉積導(dǎo)電材料以填充圖2F的位線接觸孔123，從而形成位線觸點(diǎn)125。
[0053]根據(jù)示例性的制造半導(dǎo)體器件的方法，在外圍電路區(qū)域中形成包括雜質(zhì)離子的濃度比單元區(qū)域的有源區(qū)的雜質(zhì)離子的濃度高的虛設(shè)有源區(qū)105c。諸如銅等被污染金屬離子被吸引到虛設(shè)有源區(qū)，使得可以防止諸如銅等被污染金屬離子對(duì)有源區(qū)造成的不利影響。
[0054]雖然示例性實(shí)施例已解釋了移除由TSV所致的銅離子污染，但其它實(shí)施例可以使用虛設(shè)有源區(qū)來吸引來自其它來源的其它類型污染物離子。另外，可以根據(jù)污染物的具體類型而將不同類型的雜質(zhì)(P型雜質(zhì)或N型雜質(zhì))注入至虛設(shè)有源區(qū)。例如，當(dāng)污染物是正金屬離子時(shí)，將P型雜質(zhì)注入至虛設(shè)有源區(qū)105c以形成P阱。當(dāng)被污染的金屬離子是負(fù)離子時(shí)，將N型雜質(zhì)注入到虛設(shè)有源區(qū)105c以形成N阱。
[0055]上面的描述提供可以具有如下一個(gè)或多個(gè)優(yōu)點(diǎn)的結(jié)構(gòu)和用于制造半導(dǎo)體的方法。
[0056]首先，借助于虛設(shè)有源區(qū)來聚集半導(dǎo)體器件中的金屬離子污染物，從而避免發(fā)生器件故障。
[0057]其次，借助于虛設(shè)有源區(qū)來聚集從TSV引入的銅離子污染物。
[0058]雖然上面已經(jīng)描述了某些實(shí)施例，但這些實(shí)施例僅是對(duì)本發(fā)明可以具體實(shí)現(xiàn)的方式進(jìn)行舉例。因此，此處所描述的器件和方法不受根據(jù)所描述的實(shí)施例的限制。相反地，本文所述的系統(tǒng)和方法應(yīng)該只受當(dāng)與上面的描述和附圖結(jié)合時(shí)所隨附的權(quán)利要求書的限制。
[0059]本申請(qǐng)要求2012年7月12日向韓國(guó)專利局提交的韓國(guó)申請(qǐng)N0.10-2012-0076221的優(yōu)先權(quán)，該韓國(guó)申請(qǐng)的全部?jī)?nèi)容通過弓I用并入本文。
【權(quán)利要求】
1.一種半導(dǎo)體器件,包括: 多個(gè)有源區(qū)，其由半導(dǎo)體基板中的隔離層限定，并且注入有第一濃度的雜質(zhì)離子；以及虛設(shè)有源區(qū)，其注入有第二濃度的雜質(zhì)離子，并且構(gòu)造為聚集金屬離子，所述第二濃度比所述第一濃度的雜質(zhì)離子濃度高。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，以離子注入法注入到所述虛設(shè)有源區(qū)中的雜質(zhì)的濃度是所述有源區(qū)中的雜質(zhì)濃度的至少1.2倍。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述虛設(shè)有源區(qū)中的雜質(zhì)離子包括P型雜質(zhì)或N型雜質(zhì)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，當(dāng)所述金屬離子是正離子時(shí)，所述虛設(shè)有源區(qū)中的雜質(zhì)離子是P型離子；當(dāng)所述金屬離子是負(fù)離子時(shí)，所述虛設(shè)有源區(qū)中的雜質(zhì)離子是N型離子。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，所述P型雜質(zhì)包括硼并且所述N型雜質(zhì)包括磷或砷。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，還包括:形成在所述虛設(shè)有源區(qū)的與第一側(cè)相反的第二側(cè)處的硅穿孔，其中所述TSV包括所述金屬離子。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述虛設(shè)有源區(qū)鄰近外圍電路區(qū)域中的有源區(qū)。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 位線觸點(diǎn)，其設(shè)置在第一有源 區(qū)上； 第一柵極，其設(shè)置在第二有源區(qū)上；以及 第二柵極，其設(shè)置在所述虛設(shè)有源區(qū)上。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述有源區(qū)形成在所述虛設(shè)有源區(qū)的第一側(cè)和第二側(cè)， 形成在所述虛設(shè)有源區(qū)的第一側(cè)的有源區(qū)注入有N型雜質(zhì)離子，并且形成在所述虛設(shè)有源區(qū)的第二側(cè)的有源區(qū)注入有P型雜質(zhì)離子。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中，形成在所述虛設(shè)有源區(qū)的第一側(cè)的所述有源區(qū)包括N+接面區(qū)域，以及 形成在所述虛設(shè)有源區(qū)的第二側(cè)的所述有源區(qū)包括P+型區(qū)域。
11.一種制造半導(dǎo)體器件的方法，所述方法包括: 形成由半導(dǎo)體基板中的隔離層限定的第一有源區(qū)和多個(gè)第二有源區(qū)； 將第一濃度的雜質(zhì)離子注入到所述第一有源區(qū)中；以及 將第二濃度的雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)。
12.根據(jù)權(quán)利要求11所述的方法，其中，將第二濃度的雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)的步驟包括: 將N型雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)的第一有源區(qū)以形成N型阱；以及 將P型雜質(zhì)離子注入到所述多個(gè)第二有源區(qū)的第二有源區(qū)以形成P型阱。
13.根據(jù)權(quán)利要求12所述的方法，還包括: 將N型雜質(zhì)離子注入到所述N型阱中以形成N+型接面區(qū)域；以及 將P型雜質(zhì)離子注入到所述P型阱中以形成P+型接面區(qū)域。
14.根據(jù)權(quán)利要求11所述的方法，其中，將雜質(zhì)注入到所述第一有源區(qū)的步驟包括將N型雜質(zhì)或P型雜質(zhì)注入到所述第一有源區(qū)。
15.根據(jù)權(quán)利要求11所述的方法，其中，所述虛設(shè)有源區(qū)形成在外圍區(qū)域中。
16.根據(jù)權(quán)利要求11所述的方法，還包括:在所述隔離層、所述第一有源區(qū)和所述多個(gè)第二有源區(qū)三者中的至少一者上依次層疊多晶硅層、導(dǎo)電層、硬掩模層，并且將這些層圖案化以形成柵極結(jié)構(gòu)。
17.根據(jù)權(quán)利要求16所述的方法，還包括: 在包括所述柵極結(jié)構(gòu)在內(nèi)的所述半導(dǎo)體基板上沉積層間絕緣層； 蝕刻所述多個(gè)第二有源區(qū)中的任何一者上的所述層間絕緣層，以形成位線接觸孔；以及 在所述位線接觸孔中沉積導(dǎo)電材料。
18.根據(jù)權(quán)利要求11所述的方法，還包括:在所述第一有源區(qū)或所述多個(gè)第二有源區(qū)周圍形成硅穿孔。
19.根據(jù)權(quán)利要求11所述的方法，其中，將P型雜質(zhì)離子注入到所述第一有源區(qū)中。
20.根據(jù)權(quán)利要求11所述的方法，其中，所述第一濃度是所述第二濃度的至少1.2倍。
【文檔編號(hào)】H01L29/36GK103545351SQ201210545435
【公開日】2014年1月29日 申請(qǐng)日期:2012年12月14日 優(yōu)先權(quán)日:2012年7月12日
【發(fā)明者】金鐘一 申請(qǐng)人:愛思開海力士有限公司