專利名稱：半導體裝置和用于制造半導體裝置的方法
技術領域：
這里討論的實施例涉及半導體裝置。
背景技術：
半導體裝置中的邏輯電路或互補型金屬氧化物半導體(CMOS)電路耦接到用于提供直流(DC)電力的一對電源線。被稱為旁路電容器的去耦電容器并行耦接到該對電源線，以降低提供到該對電源線的DC電力中的電壓波動。在日本早期公開專利公布第2007-157892和2003-347419號中公開了現(xiàn)有技術。隨著半導體裝置處理的信號的頻 率變得越高，可使用降低高頻處的電壓波動的去耦電容器。然而，現(xiàn)有技術中的去耦電容器趨于在較高頻率處具有較低電容。這對于半導體裝置的高速操作是不期望的。

發(fā)明內容
根據(jù)實施例的一方面，半導體裝置包括電容器，該電容器包括:第一導電型的第一半導體區(qū)；布置在第一半導體區(qū)上的、第一導電型的第二半導體區(qū)，第二半導體區(qū)具有比第一半導體區(qū)更高的第一導電型雜質濃度；布置在第二半導體區(qū)上的、第一導電型的第三半導體區(qū)，第三半導體區(qū)包括接觸區(qū)并且具有比第二半導體區(qū)更高的第一導電型雜質濃度；布置在第三半導體區(qū)上的介電膜；以及在接觸區(qū)旁的、布置在介電膜上的上電極。一個實施例提供了包括如下電容器的半導體裝置:該電容器降低高頻處的電壓波動。根據(jù)該實施例的電容器在并行耦接到電源線時比現(xiàn)有技術中的電容器確保高頻處更高的電容。因此，根據(jù)該實施例的電容器降低耦接到電源線的半導體電路的高頻操作期間的DC電壓波動。借助于在權利要求中部分指出的元件和組合來實現(xiàn)和獲得本發(fā)明的目的和優(yōu)點。要理解的是，如所要求保護的那樣，前述一般描述和以下詳細描述都是示例性和說明性的，并且不是本發(fā)明的限制。


圖1A和IB示出了示例性半導體裝置；圖2示出了示例性等效電路；圖3示出了示例性電容；圖4示出了示例性電容；圖5示出了示例性電容器；圖6示出了半導體層的示例性雜質分布；圖7A和7B示出了示例性半導體裝置；圖8示出了示例性電容；
圖9示出了示例性電容；以及圖10示出了示例性電容器。
具體實施例方式去耦電容器具有CMOS結構。例如，在硅基板中的p型阱的上部中的n型雜質區(qū)上形成絕緣膜。在絕緣膜上形成上電極。在上電極旁形成n型雜質區(qū)。上電極之下的n型雜質區(qū)和上電極旁的n型雜質區(qū)可具有基本相等的雜質濃度。上電極由多晶硅膜構成。多晶硅膜被摻入與其下n型雜質區(qū)相同導電型的雜質，例如，n型雜質。因此，形成具有較優(yōu)頻率響應的電容器。n型和p型之一可以是第一導電型，而另一個可以是第二導電型。可使用在其上具有均勻雜質濃度的p型硅層形成在絕緣層上的硅絕緣體(SOI)基板。在電容器中，例如，P型硅層的上部被摻入P型雜質，并且絕緣膜和上電極按以上順序在其上形成。圖1A和IB示出了示例性半導體裝置。如圖1A所示，在p型硅基板I上形成具有約1.52um厚度的p型硅層2。p型硅基板I包含約1.3 X IO15CnT3濃度的p型雜質例如硼(B)，并且具有約10 Q cm的電阻率。硅層2可包含比p型硅基板I更高濃度的、例 如約I X IO16CnT3濃度的p型雜質例如硼。硅層2可以是如下p型半導體區(qū)域:其在p型硅基板I上外延地生長并且具有基本均勻的雜質濃度分布?？商孢x地，硅層2可以是通過p型雜質例如硼的離子注入、在硅基板I中形成的P型半導體區(qū)域。在硅層2上按以上順序形成氧化硅膜(未示出)和氮化硅膜(未示出)。然后，通過光刻和蝕刻在隔離區(qū)中形成開口。這些膜可用作硬膜(未示出)。通過硬膜中的開口在P型硅層2中形成隔離槽2u。其是絕緣膜的氧化硅膜通過化學氣象沉積(CVD)布置在絕緣槽2u中。通過化學機械拋光(CMP)從硬膜移除氧化硅膜，并且移除硬膜。絕緣槽2u中剩余的氧化硅膜用作淺溝槽隔離(STI) 10。STI 10可以是隔離絕緣體?？梢杂删植垦趸?LOCOS)構成隔離絕緣體以替代STI 10。硅層2中由STI 10限定的電容器形成區(qū)I通過離子注入被摻入p型雜質例如硼。因此，第一 P型雜質擴散區(qū)3可被形成為例如距p型硅層2的表面例如約0.52um的深度。第一 P型雜質擴散區(qū)3可具有比p型硅層2更高的p型雜質濃度，例如，從5X IO18到5 XlO1W0對于p型雜質的離子注入，除了電容器形成區(qū)I之外的區(qū)域可覆蓋有例如光敏電阻(未示出)。第一 p型雜質擴散區(qū)3通過離子注入被摻入p型雜質例如硼。因此，第二 P型雜質擴散區(qū)4被形成為距第一 p型雜質擴散區(qū)3的表面例如約20nm的深度。第二 p型雜質擴散區(qū)4具有比第一 p型雜質擴散區(qū)3更高的p型雜質濃度，例如，從IX IO19到5X 102°cm_3。因此，第二 P型雜質擴散區(qū)4之下的第一 p型雜質擴散區(qū)3變得更薄。第二 p型雜質擴散區(qū)4可例如比上電極7a更寬。對于p型雜質的離子注入，除了要形成第二 p型雜質擴散區(qū)4的區(qū)域之外的區(qū)域覆蓋有例如光敏電阻(未示出)。用于形成第一 p型雜質擴散區(qū)3的第一離子加速能量可高于用于形成第二 p型雜質擴散區(qū)4的第二離子加速能量。例如，第一離子加速能量可以是從50至IOOkeV,而第二離子加速能量可以是從I到5keV。在第二 p型雜質擴散區(qū)4的表面上形成介電膜5。介電膜5可例如是具有約2nm厚度的氧化硅膜。介電膜5可例如通過第二 p型雜質擴散區(qū)4、第一 p型雜質擴散區(qū)3、以及硅層2的表面的熱氧化而形成。在CMOS形成區(qū)II中，由STI 10限定n型MOS晶體管形成區(qū)III和p型MOS晶體管形成區(qū)IV。在介電膜5的形成之前，通過n型雜質的離子注入在p型MOS晶體管形成區(qū)IV中形成n阱11。n阱11可具有例如約2X IO16CnT3的n型雜質濃度。對于n型雜質的離子注入，除P型MOS晶體管形成區(qū)IV之外的區(qū)域覆蓋有光敏電阻(未示出)。n型MOS晶體管形成區(qū)III中的P型硅層2的部分可用作p阱12?？赏ㄟ^將p型雜質離子注入到n型MOS晶體管形成區(qū)III中的p型硅層2的部分，來增加p阱12的p型雜質濃度。p阱12和P型硅層2之間的p型雜質濃度的差異可在一個數(shù)量級內。在CMOS形成區(qū)II中，在硅層2的表面上形成柵絕緣體6。柵絕緣體6通過例如P型硅層2的表面的熱氧化而形成。如果柵絕緣體6和介電膜5被設計成具有基本相同厚度，則它們可基本同時形成。如果柵絕緣體6和介電膜5被設計成具有不同厚度，例如，氧化硅膜可通過電容器形成區(qū)I和CMOS形成區(qū)II兩者中的熱氧化而形成、使得氧化硅膜具有與柵絕緣體6和介電膜5中的較薄一個基本相同厚度 的厚度。在與柵絕緣體6和介電膜5中的較薄一個相對應的區(qū)域覆蓋有抗蝕劑(resist)之后，可對另一區(qū)域執(zhí)行進一步熱氧化以增加氧化硅膜的厚度。如圖1B所示，多晶硅膜通過CVD在介電膜5和柵絕緣體6上形成，并且然后通過光刻和蝕刻而被圖案化。在硅層2中的電容器形成區(qū)I上形成包括圖案化的多晶硅膜的上電極7a。在p型MOS晶體管形成區(qū)IV和n型MOS晶體管形成區(qū)III上分別形成包括圖案化的多晶娃膜的第一柵電極7b和第二柵電極7c。在電容器形成區(qū)I中，上電極7a、其下的介電膜5、以及第二 p型雜質擴散區(qū)4構成電容器Q。第一 P型雜質擴散區(qū)3和第二 p型雜質擴散區(qū)4可用作電容器Q的下電極。第二 P型雜質擴散區(qū)4的在上電極7a旁延伸的部分可對應于接觸區(qū)4a。電容器Q可用作例如去I禹電容器。然后，可在娃層2中形成用于MOS晶體管的延伸區(qū)8a、8b、9a以及9b。在硅層2上形成抗蝕劑圖案(未示出)，以便覆蓋p型MOS晶體管形成區(qū)IV和電容器形成區(qū)I，并且暴露n型MOS晶體管形成區(qū)III。p阱12通過離子注入被摻入n型雜質例如磷(P)，以在第一柵電極7b的任一側上形成n型擴展區(qū)8a和Sb。n型擴展區(qū)8a和Sb可具有例如約5X IO18CnT3的n型雜質濃度。然后可以移除抗蝕劑圖案(未示出)。在硅層2上形成抗蝕劑圖案(未示出)，以便覆蓋n型MOS晶體管形成區(qū)III和電容器形成區(qū)I，并且暴露p型MOS晶體管形成區(qū)IV。n阱11通過離子注入被摻入p型雜質例如硼，以在第二柵電極7c的任一側上形成p型擴展區(qū)9a和9b。p型擴展區(qū)9a和9b可具有例如約5X IO18CnT3的p型雜質濃度。然后，可移除抗蝕劑圖案(未示出)。絕緣膜例如氧化硅膜通過CVD在硅層2、柵電極7b和7c、以及上電極7a上形成并且然后被深蝕刻。上電極7a、第二柵電極7c、以及第一柵電極7b的兩側上剩余的氧化硅膜用作絕緣側壁13a、13b以及13c。然后形成用于MOS晶體管的漏區(qū)8d和9d、以及源區(qū)8s和9s。在硅層2上形成抗蝕劑圖案(未示出)，以便覆蓋p型MOS晶體管形成區(qū)IV和電容器形成區(qū)I，并且暴露n型MOS晶體管形成區(qū)III。使用第一柵電極7b和周圍的側壁13b作為掩膜，P阱12通過離子注入被摻入n型雜質以形成n型源區(qū)/漏區(qū)8s和8d。n型源區(qū)/漏區(qū)8s和8d可具有例如約I X IO20Cm-3的n型雜質濃度。與第一柵電極7b相對應的多晶硅膜通過離子注入被摻入n型雜質。多晶硅膜可具有約I X IO20Cm-3的n型雜質濃度。然后從硅層2移除抗蝕劑圖案(未示出)。第一柵電極7b、柵絕緣體6、n型源區(qū)/漏區(qū)8s和8d、以及p阱12構成n型MOS晶體管Tn。在硅層2上形成抗蝕劑圖案(未示出)，以便覆蓋n型MOS晶體管形成區(qū)III并且暴露p型MOS晶體管形成區(qū)IV中的硅層2和電容器形成區(qū)I中的上電極7a。使用第二柵電極7c和周圍的側壁13c作為掩膜，n阱11通過離子注入被摻入p型雜質以在n阱11中形成P型源區(qū)/漏區(qū)9s和9d。p型源區(qū)/漏區(qū)域9s和9d可具有例如約I X 102°cnT3的p型雜質濃度。與第二柵電極7c和上電極7a相對應的多晶硅膜通過離子注入被摻入p型雜質。多晶硅膜可具有約lX102°cm_3的p型雜質濃度。上電極7a具有比其下的第二 p型雜質擴散區(qū)4更高的p型雜質濃度。第二 p型雜質擴散區(qū)4的接觸區(qū)域4a的雜質濃度可通過p型雜質的注入而增加。然后從硅層2移除抗蝕劑圖案(未 示出)。第二柵電極7c、柵絕緣體6、p型源區(qū)9s、P型漏區(qū)9d、以及n阱構成p型MOS晶體管Tp。在硅層2上形成層間絕緣體14，以便覆蓋p型MOS晶體管Tp、n型MOS晶體管Tn、以及電容器Q。層間絕緣體14的上表面通過CMP而被平面化。層間絕緣體14通過光刻和蝕刻而被圖案化。然后，分別在P型源區(qū)9s、第二柵電極7、p型漏區(qū)9d、n型漏區(qū)8d、第一柵電極7b、n型源區(qū)8s、上電極7a、以及第二 p型雜質擴散區(qū)4的接觸區(qū)4a之上形成接觸孔14a至14h。然后,分別在接觸孔14a至14h中形成導電插頭15a至15h。導電膜在層間絕緣體14上形成并且被圖案化以形成繞組線(wiring line) 16a至16e、16g以及16h。圖2示出了示例性等效電路。圖2中示出的等效電路可以是圖1B中示出的半導體裝置的等效電路。如圖2所示，經(jīng)由導電插頭15a至15h電耦接到p型MOS晶體管Tp、n型MOS晶體管Tn、以及電容器Q的繞組線16a至16e、16g以及16h耦接到一對第一和第二電源線17和18。p型MOS晶體管Tp、n型MOS晶體管Tn、以及經(jīng)由導電插頭15a至15h耦接到它們的繞組線16c至16e、16g及16h可構成邏輯電路19中包括的CMOS 19a。電壓Vdd施加到第二電源線18，而電壓Vcc例如地電壓施加到第一電源線17。第二電源線18經(jīng)由繞組線16a和導電插頭15a耦接到第二 p型雜質擴散區(qū)4的接觸區(qū)4a。第一電源線17經(jīng)由繞組線16b和導電插頭15b耦接到上電極7a。p型硅層2可被設置成與第二 P型雜質擴散區(qū)4基本相同的電勢。在電容器Q中，例如，上電極7a關于第二 p型雜質擴散區(qū)4的電勢差被設置為Vg，并且施加到CMOS 19a的輸入端子IN (入)的信號的頻率被設置為IMHz或10GHz。圖3和4示出了示例性電容。圖3和4中的實線指示圖1B中示出的電容器Q的電容隨電勢差Vg的改變。圖3和4可示出使用作為可從Synopsys公司得到的裝置模擬器的Sentaurus裝置的分析結果。-1V的電勢差Vg處的電容在IMHz頻率是87fF/um，而在IOGHz頻率是19fF/um。-1V的電勢差Vg指示關于上電極7a，+IV的電壓施加到第二 p型雜質擴散區(qū)4。圖5示出了示例性電容器。圖5示出了具有MOS結構的電容器Q1。圖5中示出的電容器Q1除了省略第一 P型雜質擴散區(qū)3之外與圖1B中示出的電容器Q類似。與圖1B中示出的元件基本相同或相似的圖5中示出的元件可由相同標識指示，并且可省略或減少其描述。圖5中示出的元件可具有與圖1B中示出的元件基本相同的雜質濃度。例如，圖5中示出的電容器Q1耦接到圖2中示出的電源線17和18。上電極7a關于第二 P型雜質擴散區(qū)4的電勢差被設置為Vg，并且圖2中示出的邏輯電路19的工作頻率被設置為10GHz。圖4中的虛線指示圖5中示出的電容器Q1的電容隨電勢差Vg的改變。-1V的電勢差Vg處的電容為6.5fF/um。IOGHz頻率處的圖1B中示出的電容器Q的電容可以是圖5中示出的電容器Q1的電容的約2.9倍。圖5中示出的電容器Q1 和圖1B中示出的電容器Q可具有施加到邏輯電路19的信號的頻率是IMHz時的上電極7a的電壓和電容之間的、圖3中的實線指示的關系。在p型硅層2和第二 p型雜質擴散區(qū)4之間存在或不存在第一 p型雜質擴散區(qū)3時，圖1B中示出的電容器Q和圖5中示出的電容器Q1不同。圖6示出了半導體層的示例性雜質分布。圖6可示出電容器中的介電膜以下的半導體層的雜質分布。如圖6中的虛線所指示，沿通過離子注入形成的第一 p型雜質擴散區(qū)3和第二 p型雜質擴散區(qū)4的深度的p型雜質分布是具有峰值的拋物線。第一 p型雜質擴散區(qū)3的雜質濃度分布的峰值可低于第二 p型雜質擴散區(qū)4的雜質濃度分布的峰值。第一 p型雜質擴散區(qū)3和第二 p型雜質擴散區(qū)4之間的p型雜質濃度的差異可在一個數(shù)量級內。第二 P型雜質擴散區(qū)4的底部可通過與第一 p型雜質擴散區(qū)3的上部重疊而具有更高的雜質濃度。因此，第二P型雜質擴散區(qū)4的高濃度區(qū)域可實質更厚。由于第二 p型雜質擴散區(qū)4在上電極7a旁耦接到第二電源線18，因此第二 p型雜質擴散區(qū)4中的多數(shù)載子即空穴橫向地傳播。隨著第二 p型雜質擴散區(qū)4的高雜質濃度區(qū)變得越深，其具有用于傳播載子的較低阻力。因此，更多空穴傳播到上電極7a之下的區(qū)域，使得電容器Q可具有較高的電容。這導致在高頻處較高的電容。因為圖5中示出的電容器Q1不包括第一 P型雜質擴散區(qū)3，因此第二 p型雜質擴散區(qū)4的高雜質濃度區(qū)可比圖1B中示出的第二 p型雜質擴散區(qū)4的高雜質濃度區(qū)更窄。因此，橫向阻力可更高。這會導致更少的空穴提供到第二 P型雜質擴散區(qū)4并且因此導致高頻處的較低電容。例如，如果圖3和4中的上電極7a的電壓Vg相對于第二 p型雜質擴散區(qū)4為正，則第二P型雜質擴散區(qū)4中的多數(shù)載子例如空穴沒有大量提供給上電極7a之下的區(qū)域。這會導致較低電容。圖7A和7B示出了示例性半導體裝置。與圖1B中示出的元件基本相同或相似的圖7A和7B中示出的元件可通過相同標識指示并且因此可省略或減少其描述。如圖7A所示，在n型硅基板21上形成具有約1.52um厚度的n型硅層22。n型硅基板21包含約1.3 X IO15CnT3濃度的n型雜質例如磷，并且具有約10 Q cm的電阻率。硅層22可包含例如約I X 1016cm_3濃度的n型雜質例如磷。硅層22可對應于在n型硅基板21上外延地生長的n型雜質區(qū)?？商孢x地，硅層22可對應于通過n型雜質例如磷的離子注入而在硅基板21中形成的n型雜質區(qū)。在硅層22中形成隔離絕緣體例如STI 10。硅層22中的電容器形成區(qū)I通過具有100至150keV的加速能量的離子注入被摻入n型雜質例如磷。因此，第一 n型雜質擴散區(qū)23被形成為距n型硅層22的表面例如約0.52um的深度。第一 n型雜質擴散區(qū)23具有比n型硅層22更高的n型雜質濃度，例如，從5 X IO18到5X 1019cm_3。對于n型雜質的離子注入，除了電容器形成區(qū)I之外的區(qū)域覆蓋有例如光敏電阻(未示出)。第一 n型雜質擴散區(qū)23通過具有5至IOkeV的加速能量的離子注入部分被摻入n型雜質例如磷。因此，第二 n型雜質擴散區(qū)24被形成為距第一 n型雜質擴散區(qū)23的表面例如約20nm的深度。第二 n型雜質擴散區(qū)24具有例如從I X IO19到5 X IO2tlCnT3的雜質濃度。第二 n型雜質擴散區(qū)24可比上電極7a更寬。因此，第二 n型雜質擴散區(qū)24之下的第
一n型雜質擴散區(qū)23變得更窄。對于n型雜質的離子注入，除了要形成第二 n型雜質擴散區(qū)24的區(qū)域之外的區(qū)域可覆蓋有例如光敏電阻(未示出)。在第二 n型雜質擴散區(qū)24的表面上形成介電膜5。介電膜5是例如具有2nm厚度的氧化硅膜。介電膜5可通過例如第二 n型雜質擴散區(qū)24、第一 n型雜質擴散區(qū)23、以及硅層22的表面的熱氧化而形成。在CMOS形成區(qū)II中， 通過STI 10限定n型MOS晶體管形成區(qū)III和p型MOS晶體管形成區(qū)IV。在形成介電膜5之前，在n型MOS晶體管形成區(qū)III中的n型硅層22的部分中通過P型雜質的離子注入而形成P阱12。p阱12可具有例如約2 X IO16CnT3的p型雜質濃度。對于P型雜質的離子注入，除了 n型MOS晶體管形成區(qū)III之外的區(qū)域覆蓋有光敏電阻(未示出)。P型MOS晶體管形成區(qū)IV中的n型硅層22的部分可用作n阱11。n阱11的n型雜質濃度可通過n型雜質離子注入到p型MOS晶體管形成區(qū)IV中的n型硅層22的部分而增加。n阱11和n型硅層22之間的n型雜質濃度的差異可在一個數(shù)量級內。在CMOS形成區(qū)II中的硅層22的表面上形成柵絕緣體6。柵絕緣體6可通過例如硅層22的表面的熱氧化而形成?？扇鐖D1A所示控制介電膜5和柵絕緣體6的厚度。以與圖1B中示出的方式基本相同或相似的方式在柵絕緣體6和介電膜5上形成多晶娃上電極7a、多晶娃第一柵電極7b、以及多晶娃第二柵電極7c。在電容器形成區(qū)I上，上電極7a、其下的介電膜5、以及第二 n型雜質擴散區(qū)24構成電容Qo。第二 n型雜質擴散區(qū)24可用作電容器Qtl的下電極。在上電極7a旁延伸的第
二n型雜質擴散區(qū)24的部分可對應于接觸區(qū)24a。電容器Qtl可用作例如去耦電容器。以與圖1B中示出的方式基本相同或相似的方式在p阱12中形成用于n型MOS晶體管的n型擴展區(qū)8a和Sb。在n阱11中形成用于p型MOS晶體管的p型擴展區(qū)9a和％。n型擴展區(qū)8a和8b可具有例如約5X IO18CnT3的n型雜質濃度。p型擴展區(qū)9a和9b可具有例如約5X IO18CnT3的p型雜質濃度。以與圖1B中示出的方式基本相同或相似的方式在第一柵電極7b、第二柵電極7c、以及上電極7a的兩側上形成絕緣側壁13a、13b以及13c。以與圖1B中示出的方式基本相同或相似的方式在P阱12中形成用于n型MOS晶體管的n型源區(qū)8s和n型漏區(qū)8d。在n講11中形成用于p型MOS晶體管的p型源區(qū)9s和p型漏區(qū)9d。n型源區(qū)8s和n型漏區(qū)8d可具有例如約I X102°cm_3的n型雜質濃度。p型源區(qū)9s和p型漏區(qū)9d可具有例如約I X102°cm_3的p型雜質濃度。
與第一柵電極7b和上電極7a相對應的多晶硅膜通過離子注入被摻入n型雜質。多晶硅膜可具有例如約lX102°cm_3的n型雜質濃度。上電極7a可具有比其下的第二 n型雜質擴散區(qū)24更高的n型雜質濃度。當形成n型源區(qū)8s和n型漏區(qū)8d時，第二 n型雜質擴散區(qū)24的接觸區(qū)域24a的雜質濃度可通過n型雜質的離子注入而增加。形成第二柵電極7c的多晶硅膜可具有例如約I X 102°cm_3的p型雜質濃度。n型MOS晶體管Tn可包括第一柵電極7b、柵絕緣體6、n型源區(qū)8s、n型漏區(qū)8d、以及P阱12。p型MOS晶體管Tp可包括第二柵電極7c、柵絕緣體6、p型源區(qū)9s、p型漏區(qū)9d、以及n講11。與圖1B中示出的方式基本相同或相似地方式，形成層間絕緣體14以覆蓋p型MOS晶體管Tp、n型MOS晶體管Tn、以及電容器Q。。分別在層間絕緣體14中形成接觸孔14a至14h，并且在接觸孔14a至14h中形成導電插頭15a至15h。在層間絕緣體14上形成繞組線16a 至 16e、16g 以及 16h。如圖2中的等效 電路圖所示，經(jīng)由導電插頭15a至15h電耦接到p型MOS晶體管Tp、n型MOS晶體管Tn、以及電容器Qtl的繞組線16a至16e、16g以及16h可耦接到一對第一和第二電源線17和18。p型MOS晶體管Tp、n型MOS晶體管Tn、以及經(jīng)由導電插頭15a至15h耦接到它們的繞組線16c至16e、16g及16h可對應于邏輯電路19中包括的CM0S19a。電壓Vdd施加到第二電源線18，而電壓Vcc施加到第一電源線17。第一電源線17經(jīng)由繞組線16a和導電插頭15a耦接到第二 n型雜質擴散區(qū)24的接觸區(qū)24a。第二電源線18經(jīng)由繞組線16b和導電插頭15b耦接到上電極7a。n型硅層22可被設置成例如與第二n型雜質擴散區(qū)24基本相同電勢。圖8和9示出了示例性電容。在具有以上配置的電容器Qtl中，例如，上電極7a相對于第二 n型雜質擴散區(qū)24的電勢差可被設置成Vg，并且施加到CMOS 19a的輸入端子IN的信號的頻率可被設置成IMHz或IOGHz。圖8和9指示電容器Qtl的電容隨電勢差Vg的改變。圖8和9可示出使用作為可從Synopsys公司得到的裝置模擬器的Sentaurus裝置的分析結果。IV的電勢差Vg處的電容在IMHz頻率為87fF/um，而在IOGHz頻率為26fF/um。圖10示出了示例性電容器。圖10中示出的電容器Q2除了省略第一 n型雜質擴散區(qū)23之外與圖7B中示出的電容器Qtl相似。與圖7B中示出的元件基本相同或相似的圖10中示出的元件可通過相同標識指示，并且可省略或減少其描述。圖10中示出的元件可具有與圖7B中示出的元件基本相同的雜質濃度。在圖10中示出的電容器％中，上電極7a相對于第二 n型雜質擴散區(qū)24的電勢差可被設置成Vg。圖8和9中的虛線指示對于施加到圖2中示出的CMOS 19a的輸入端子IN的信號的變化的頻率，電容器Q2的電容隨電勢差Vg的改變。圖9中的虛線指示IV的電勢差Vg處的電容在IOGHz頻率為8.9fF/um。IOGHz頻率處的電容器Qtl的電容是電容器Q2的電容的約2.9倍。電容器Q2在提供給邏輯電路19的信號的頻率為IMHz時具有由圖8中的虛線指示的特性。電容器Qtl和Q2可具有基本相同特性。由于形成第一 n型雜質擴散區(qū)23，因此隨著頻率變得越高，可獲得越高的電容。如圖6所示，第一和第二 n型雜質擴散區(qū)23和24的n型雜質濃度的峰值位于沿深度的不同位置。例如，因為形成第一 n型雜質擴散區(qū)23，因此第二 p型雜質擴散區(qū)24的對應于電容器Qtl的下電極的較低部分具有較高的雜質濃度，并且因此高濃度n型雜質區(qū)較厚。結果，電容器Q(!的下電極具有較低橫向阻抗。因此，電容器Q(!和Q2之間的結構差異、例如存在或不存在第一 n型雜質擴散區(qū)23 (其具有比n型硅層22更高的n型雜質濃度)會導致圖9中示出的差異。當?shù)诙?n型雜質擴散區(qū)24為正電勢時，更少的多數(shù)載子例如電子會不容易在上電極7a之下積累。因此，如圖8和9所示，當上電極7a的電壓Vg相對于第二 n型雜質擴散區(qū)24為負時，電容較低。所用的半導體基板可以是硅基板I或SOI基板。硅基板I可以是p型或n型。這里陳述的所有示例和條件語言旨在用于教學目的以幫助讀者理解發(fā)明人為促進該技術所貢獻的發(fā)明和概念，并且要解釋為不限制于這樣具體陳述的示例和條件，說明書中的這樣示例的組織不涉及本發(fā)明的優(yōu)等或劣等的示出。雖然詳細描述了本發(fā)明的實施例，但是應該理解，可以在不脫離本發(fā)明的精神和范圍的情況下對其進行各種改變、 替換以及變更。
權利要求
1.一種包括電容器的半導體裝置， 所述電容器包括: 第一導電型的第一半導體區(qū)； 布置在所述第一半導體區(qū)上的、所述第一導電型的第二半導體區(qū)，所述第二半導體區(qū)具有比所述第一半導體區(qū)更高的第一導電型雜質濃度； 布置在所述第二半導體區(qū)上的、所述第一導電型的第三半導體區(qū)，所述第三半導體區(qū)包括接觸區(qū)并且具有比所述第二半導體區(qū)更高的第一導電型雜質濃度； 布置在所述第三半導體區(qū)上的介電膜；以及 在所述接觸區(qū)旁的、布置在所述介電膜上的上電極。
2.根據(jù)權利要求1所述的半導體裝置，其中， 所述第三半導體區(qū)在深度方向上具有第一峰值；并且 所述第二半導體區(qū)在深度方向上具有比所述第一峰值低的第二峰值。
3.根據(jù)權利要求1所述的半導體裝置，其中，所述上電極包括第一導電型半導體材料，所述第一導電型半導體材料具有比所述第三半導體區(qū)更高的第一導電型雜質濃度。
4.根據(jù)權利要求1所述的半導體裝置，還包括， 一對電源線，所述電源線中的一個電源線電連接到所述上電極，另一電源線電連接到所述第三半導體區(qū)的所述接觸區(qū)。
5.根據(jù)權利要求4所述的半導體裝置，其中 所述第三半導體區(qū)是n型半導體區(qū)；并且 所述一個電源線的電壓高于所述另一電源線的電壓。
6.根據(jù)權利要求4所述的半導體裝置，其中 所述第三半導體區(qū)是P型半導體區(qū)；并且 所述一個電源線的電壓低于所述另一電源線的電壓。
7.根據(jù)權利要求1所述的半導體裝置，還包括， 布置在所述第一半導體區(qū)中的第一導電型阱，在所述第一導電型阱上形成第二導電型的金屬氧化物半導體晶體管， 所述第一導電型阱和所述第一半導體區(qū)具有相同第一導電型雜質濃度或一個數(shù)量級內的第一導電型雜質濃度的差異。
8.根據(jù)權利要求1所述的半導體裝置，其中，所述第一半導體區(qū)是在所述第一導電型或第二導電型的半導體基板上外延地生長的層。
9.根據(jù)權利要求1所述的半導體裝置，其中 所述第二半導體區(qū)具有從5 X IO18CnT3到5 X IO19CnT3的第一導電型雜質濃度；并且 所述第三半導體區(qū)具有從I X IO19CnT3到5X 102°cm_3的第一導電型雜質濃度。
10.一種用于制造半導體裝置的方法，其包括: 在半導體基板上形成第一導電型的第一半導體區(qū)； 在所述第一半導體區(qū)上形成所述第一導電型的第二半導體區(qū)，所述第二半導體區(qū)具有比所述第一半導體區(qū)更高的第一導電型雜質濃度； 在所述第二半導體區(qū)上形成所述第一導電型的第三半導體區(qū)，所述第三半導體區(qū)具有比所述第二半導體區(qū)更高的第一導電型雜質濃度；在所述第三半導體區(qū)上形成介電膜；以及 在所述介電膜上形成上電極。
11.根據(jù)權利要求10所述的用于制造半導體裝置的方法，還包括: 在所述上電極上形成絕緣膜；以及 在所述介電膜旁、在所述絕緣膜中形成插頭。
12.根據(jù)權利要求11所述的用于制造半導體裝置的方法，其中，所述第三半導體區(qū)包括用于所 述插頭的接觸區(qū)。
全文摘要
本申請涉及一種半導體裝置和用于制造半導體裝置的方法。該半導體裝置包括電容器，該電容器包括第一導電型的第一半導體區(qū)；布置在第一半導體區(qū)上的、第一導電型的第二半導體區(qū)，第二半導體區(qū)具有比第一半導體區(qū)更高的第一導電型雜質濃度；布置在第二半導體區(qū)上的、第一導電型的第三半導體區(qū)，第三半導體區(qū)包括接觸區(qū)并且具有比第二半導體區(qū)更高的第一導電型雜質濃度；布置在第三半導體區(qū)上的介電膜；以及在接觸區(qū)旁的、布置在介電膜上的上電極。
文檔編號H01L27/06GK103219337SQ20121054940
公開日2013年7月24日 申請日期2012年12月17日 優(yōu)先權日2012年1月18日
發(fā)明者石塚剛, 田代浩子 申請人:富士通株式會社