非易失性存儲(chǔ)器件及其操作方法和制造方法相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求2012年2月20日提交的申請(qǐng)?zhí)枮?0-2012-0016986的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用合并于此。技術(shù)領(lǐng)域本發(fā)明的示例性實(shí)施例涉及一種非易失性存儲(chǔ)器件及其操作方法和制造方法，更具體而言，涉及一種包括從襯底垂直層疊的多個(gè)存儲(chǔ)器單元的非易失性存儲(chǔ)器件及其操作方法和制造方法。

背景技術(shù)：
非易失性存儲(chǔ)器件是一種即使電源中斷時(shí)也保留儲(chǔ)存的數(shù)據(jù)的存儲(chǔ)器件。目前廣泛地使用各種非易失性存儲(chǔ)器件，例如NAND型快閃存儲(chǔ)器等。近來(lái)，由于存儲(chǔ)器單元以單層形成在硅襯底上的二維非易失性存儲(chǔ)器件的集成度的改善達(dá)到極限，因此在本領(lǐng)域提出了多個(gè)存儲(chǔ)器單元從硅襯底垂直層疊的三維非易失性存儲(chǔ)器件。參見(jiàn)在2009年6月16至18日公開的，標(biāo)題為“具有16個(gè)層疊的層的管形BiCS快閃存儲(chǔ)器和用于超高密度儲(chǔ)存器件的多電平單元操作”，VLSI技術(shù)，2009論文集，ISBN978-4-86348-009-4,136頁(yè)-137頁(yè)的論文，提出了具有PBiCS結(jié)構(gòu)的快閃存儲(chǔ)器。在這種結(jié)構(gòu)中，不同于另一種現(xiàn)有的包括分別設(shè)置在層疊的存儲(chǔ)器單元之上和之下的位線和源極線的三維非易失性存儲(chǔ)器件，位線和源極線都位于層疊的存儲(chǔ)器單元之上。因此，由于僅需要一層選擇柵，所以在集成度方面具有優(yōu)勢(shì)，并且由于可以形成金屬源極線，源極線的電阻減小。然而，因?yàn)樵诠苄蔚腂iCS（Pipe-shapedBiCS，PBiCS）結(jié)構(gòu)中，溝道與襯底的本體分開，所以如在現(xiàn)有技術(shù)中的通過(guò)施加高電壓到襯底的本體來(lái)注入空穴到存儲(chǔ)器單元的浮柵中的F-N隧穿類型的擦除操作變得不可能。替代地，采用將由施加高電壓到選擇柵時(shí)流動(dòng)的GIDL（gateinduceddrainleakage，柵致漏極泄漏）電流產(chǎn)生的空穴注入溝道的方式，來(lái)擦除數(shù)據(jù)。然而，這種利用GIDL電流的擦除方案難以控制。擦除操作效率變差。此外，參見(jiàn)在同一日期公開的，標(biāo)題為“利用用于超高密度NAND快閃存儲(chǔ)器的TCAT（TerabitCellArrayTransistor，萬(wàn)億比特單元陣列晶體管）技術(shù)的垂直單元陣列”，VLSI技術(shù)，2009論文集，ISBN978-4-86348-009-4，192頁(yè)-193頁(yè)的論文，提出了具有TCAT結(jié)構(gòu)的快閃存儲(chǔ)器。在這種結(jié)構(gòu)中，由于溝道與襯底的本體直接接觸，所以如現(xiàn)有技術(shù)中的數(shù)據(jù)擦除是可以的。此外，因?yàn)橥ㄟ^(guò)去除犧牲層和在縫隙結(jié)構(gòu)中填充鎢來(lái)形成字線，所以在減小字線電阻方面具有優(yōu)勢(shì)。然而，在TCAT結(jié)構(gòu)中，由于通過(guò)經(jīng)由窄的縫隙執(zhí)行離子注入工藝，來(lái)在襯底中形成源極線，所以會(huì)明顯地增加源極線的電阻。因此，在本領(lǐng)域中需要一種具有能解決這些問(wèn)題的新的結(jié)構(gòu)的三維非易失性存儲(chǔ)器件。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明的實(shí)施例涉及一種包括垂直層疊的存儲(chǔ)器單元的非易失性存儲(chǔ)器件及其制造方法，所述非易失性存儲(chǔ)器單元可以容易且有效地執(zhí)行擦除操作、減小源極線的電阻以及增加集成度。根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件包括：襯底，所述襯底包括由P型半導(dǎo)體構(gòu)成的多個(gè)有源區(qū)；第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串，所述第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串被設(shè)置在每個(gè)有源區(qū)之上，其中，第一存儲(chǔ)串和第二存儲(chǔ)串每個(gè)都包括從襯底垂直延伸的溝道、多個(gè)存儲(chǔ)器單元以及選擇晶體管，其中，所述多個(gè)存儲(chǔ)器單元和選擇晶體管沿著溝道布置；以及底柵，所述底柵被插入在最下面的存儲(chǔ)器單元與襯底之間，所述底柵利用插入在所述底柵與所述溝道之間的第一柵電介質(zhì)層而與所述溝道接觸，以及所述底柵控制第一垂直存儲(chǔ)串與第二垂直存儲(chǔ)串的連接。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件包括：襯底，所述襯底包括由P型半導(dǎo)體構(gòu)成的多個(gè)有源區(qū)；以及第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串，所述第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串被設(shè)置在每個(gè)有源區(qū)之上，其中，第一存儲(chǔ)串和第二存儲(chǔ)串每個(gè)都包括從襯底垂直延伸的溝道、多個(gè)存儲(chǔ)器單元以及選擇晶體管，其中，所述多個(gè)存儲(chǔ)器單元和選擇晶體管沿著溝道布置；以及其中，在所述多個(gè)存儲(chǔ)器單元之中的最下面的存儲(chǔ)器單元的字線控制第一垂直存儲(chǔ)串與第二垂直存儲(chǔ)串的連接。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件包括：襯底，所述襯底包括由P型半導(dǎo)體構(gòu)成的多個(gè)有源區(qū)；第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串，所述第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串被設(shè)置在每個(gè)有源區(qū)之上，其中，第一存儲(chǔ)串和第二存儲(chǔ)串每個(gè)都包括從襯底垂直延伸的溝道、多個(gè)存儲(chǔ)器單元以及選擇晶體管，其中，所述多個(gè)存儲(chǔ)器單元和選擇晶體管沿著溝道布置；以及N型雜質(zhì)區(qū)，所述N型雜質(zhì)區(qū)被形成在有源區(qū)中以被設(shè)置在第一垂直存儲(chǔ)串的溝道與第二垂直存儲(chǔ)串的溝道之間，并且將第一垂直存儲(chǔ)串與第二垂直存儲(chǔ)串連接。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件的操作方法包括以下步驟：在讀取操作或編程操作中施加通過(guò)電壓到底柵，以在有源區(qū)中形成反型區(qū)，由此將第一垂直存儲(chǔ)串與第二垂直存儲(chǔ)串彼此連接；以及在擦除操作中施加擦除電壓到有源區(qū)。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件的操作方法包括以下步驟：在讀取操作或編程操作中施加通過(guò)電壓到最下面的存儲(chǔ)器單元的字線，以在有源區(qū)中形成反型區(qū)，由此將第一垂直存儲(chǔ)串與第二垂直存儲(chǔ)串彼此連接；以及在擦除操作中施加擦除電壓到有源區(qū)。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件的操作方法包括：在擦除操作中施加擦除電壓到有源區(qū)。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件的制造方法包括以下步驟：通過(guò)選擇性地刻蝕P型半導(dǎo)體層或P型半導(dǎo)體襯底來(lái)形成限定出多個(gè)有源區(qū)的溝槽；形成填充在溝槽中的隔離層；以及形成設(shè)置在每個(gè)有源區(qū)之上的第一垂直存儲(chǔ)串和第二垂直存儲(chǔ)串，其中，第一存儲(chǔ)串和第二存儲(chǔ)串每個(gè)都包括從襯底垂直延伸的溝道、多個(gè)存儲(chǔ)器單元以及選擇晶體管，其中，所述多個(gè)存儲(chǔ)器單元和選擇晶體管沿著溝道布置。附圖說(shuō)明圖1和圖2是分別示出根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)器件的立體圖和電路圖。圖3A至圖10是解釋制造圖1和圖2所示的器件的方法的一個(gè)實(shí)施例的示圖。圖11至圖13是解釋制造圖1和圖2所示的器件的方法的另一個(gè)實(shí)施例的示圖。圖14A至圖16是解釋根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)器件及其制造方法的示圖。圖17和圖18是解釋根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。圖19是解釋根據(jù)本發(fā)明的第四實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。圖20是解釋根據(jù)本發(fā)明的第五實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。圖21是解釋根據(jù)本發(fā)明的第六實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。圖22是解釋根據(jù)本發(fā)明的第七實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。具體實(shí)施方式下面將參照附圖更詳細(xì)地描述本發(fā)明的示例性實(shí)施例。但是，本發(fā)明可以用不同的方式實(shí)施，而不應(yīng)解釋為限定為本文所提供的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例是為了使本說(shuō)明書清楚且完整，并向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在說(shuō)明書中，相同的附圖標(biāo)記在本發(fā)明的不同附圖與實(shí)施例中表示相似的部分。附圖并非按比例繪制，在某些情況下，為了清楚地示出實(shí)施例的特征可能對(duì)比例進(jìn)行了夸大處理。當(dāng)提及第一層在第二層“上”或在襯底“上”時(shí)，其不僅涉及第一層直接形成在第二層上或在襯底上的情況，還涉及在第一層與第二層之間或在第一層與襯底之間存在第三層的情況。在下文中，將參照?qǐng)D1至圖13來(lái)描述根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)器件及其操作方法和制造方法。圖1和圖2是分別示出根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)器件的立體圖和電路圖。盡管為了便于解釋，僅在圖1中示出一個(gè)存儲(chǔ)塊，且在圖2中示出在第一方向上相鄰的兩個(gè)存儲(chǔ)塊，但是應(yīng)當(dāng)注意，非易失性存儲(chǔ)器件包括沿著第一方向和第二方向布置的多個(gè)存儲(chǔ)塊。參見(jiàn)圖1和圖2，根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件包括襯底10、垂直存儲(chǔ)串對(duì)ST1和ST2以及底柵BG。襯底10可以包括P型半導(dǎo)體。多個(gè)有源區(qū)10A通過(guò)隔離層11限定在襯底10中。在每個(gè)有源區(qū)10A上形成有一對(duì)垂直存儲(chǔ)串ST1和ST2。底柵BG控制垂直存儲(chǔ)串ST1與ST2的連接，以便在有源區(qū)10A中形成反型區(qū)。詳細(xì)地，形成在襯底10中的多個(gè)有源區(qū)10A沿著第一方向和與第一方向不同的第二方向以矩陣的形式來(lái)布置。當(dāng)從上方俯視時(shí)，每個(gè)有源區(qū)10A具有長(zhǎng)軸沿第一方向延伸和短軸沿第二方向延伸的條形狀。各個(gè)有源區(qū)10A通過(guò)要形成預(yù)定深度的隔離層11而被彼此分隔開。由于襯底10由P型半導(dǎo)體構(gòu)成，因此有源區(qū)10A也由P型半導(dǎo)體構(gòu)成。每個(gè)有源區(qū)10A中具有一對(duì)垂直存儲(chǔ)串ST1和ST2。為了便于解釋，在垂直存儲(chǔ)串ST1與ST2之中，與位線BL連接的垂直存儲(chǔ)串將被稱作為第一垂直存儲(chǔ)串ST1，與源極線SL連接的垂直存儲(chǔ)串將被稱作為第二垂直存儲(chǔ)串ST2。第一垂直存儲(chǔ)串ST1包括溝道CH、存儲(chǔ)層（未示出）以及柵電介質(zhì)層（未示出）。溝道CH的下端部與有源區(qū)10A直接接觸。多個(gè)字線WL以規(guī)則的間隙來(lái)包圍溝道CH。形成在所述多個(gè)字線WL之上的漏極選擇線DSL包圍溝道CH的上部。在每個(gè)字線WL與溝道CH之間插入有存儲(chǔ)層。在漏極選擇線DSL與溝道CH之間插入有柵電介質(zhì)層。第二垂直存儲(chǔ)串ST2包括溝道CH、存儲(chǔ)層（未示出）以及柵電介質(zhì)層（未示出）。溝道CH的下端部與有源區(qū)10A直接接觸。多個(gè)字線WL以規(guī)則的間隙來(lái)包圍溝道CH。形成在所述多個(gè)字線WL之上的源極選擇線SSL包圍溝道CH的上部。在每個(gè)字線WL與溝道CH之間插入有存儲(chǔ)層。在源極選擇線SSL與溝道CH之間插入有柵電介質(zhì)層。存儲(chǔ)層將溝道CH與字線WL彼此絕緣，并且執(zhí)行儲(chǔ)存電荷的功能。存儲(chǔ)層包括：隧道電介質(zhì)層，所述隧道電介質(zhì)層被設(shè)置成與溝道CH相鄰并且允許電荷的隧穿；電荷阻擋層，所述電荷阻擋層被設(shè)置成與字線WL相鄰并且阻擋電荷的移動(dòng)；以及電荷儲(chǔ)存層，所述電荷儲(chǔ)存層被插入在隧道電介質(zhì)層與電荷阻擋層之間，并且執(zhí)行儲(chǔ)存電荷的功能。例如，每個(gè)隧道電介質(zhì)層和電荷阻擋層可以是氧化物層，而電荷儲(chǔ)存層可以是具有電荷陷阱功能的氮化物層。在字線WL之間、在字線WL與漏極選擇線DSL之間以及在字線WL與源極選擇線SSL之間插入有層間電介質(zhì)層（未示出），以使它們彼此絕緣。與溝道CH接觸的存儲(chǔ)層和字線WL構(gòu)成單位存儲(chǔ)器單元。與溝道CH接觸的柵電介質(zhì)層和漏極選擇線DSL構(gòu)成漏極選擇晶體管。與溝道CH接觸的柵電介質(zhì)層和源極選擇線SSL構(gòu)成源極選擇晶體管。字線WL、漏極選擇線DSL以及源極選擇線SSL分別具有沿著第二方向延伸的線形狀，并且分別接觸多個(gè)溝道CH，所述多個(gè)溝道CH以垂直點(diǎn)狀沿著第二方向布置在襯底10之上。如同沿著第一方向延伸的線的位線BL經(jīng)由位線接觸BLC與第一垂直存儲(chǔ)串ST1的溝道CH的上端部連接。如同沿著第二方向延伸的線的源極線SL與第二垂直存儲(chǔ)串ST2的溝道CH的上端部連接。漏極選擇晶體管控制位線BL與第一垂直存儲(chǔ)串ST1的連接。源極選擇晶體管控制源極線SL與第二垂直存儲(chǔ)串ST2的連接。底柵BG位于最下面的字線WL與襯底10之間。底柵BG具有被多個(gè)溝道CH穿過(guò)的板形狀。底柵BG與形成在非易失性存儲(chǔ)器件的另一存儲(chǔ)塊區(qū)中的另一個(gè)底柵BG是分隔開的。柵電介質(zhì)層位于底柵BG與溝道CH之間。在最下面的字線WL與底柵BG之間插入有層間電介質(zhì)層，以使它們彼此絕緣。在底柵BG與襯底10之間插入有柵電介質(zhì)層。柵電介質(zhì)層可以具有形成將電特性從P型改變成N型或從N型改變成P型的反型區(qū)所需的厚度。底柵BG可以根據(jù)施加的電壓在有源區(qū)10A中形成反型區(qū)。反型區(qū)可以將第一垂直存儲(chǔ)串ST1與第二垂直存儲(chǔ)串ST2彼此連接。具體地，在將諸如通過(guò)電壓的預(yù)定正電壓施加到底柵BG的情況下，在由P型半導(dǎo)體構(gòu)成的有源區(qū)10A中形成N型反型區(qū)。因此，可以在有源區(qū)10A中產(chǎn)生將第一垂直存儲(chǔ)串ST1的溝道CH與第二垂直存儲(chǔ)串ST2的溝道CH彼此連接的電流流動(dòng)。換言之，在第一垂直存儲(chǔ)串ST1與第二垂直存儲(chǔ)串ST2之間形成用于控制第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2的連接的一種傳輸晶體管。傳輸晶體管的柵極端子、漏極端子、源極端子以及襯底端子分別與底柵BG、第一垂直存儲(chǔ)串ST1的溝道CH、第二垂直存儲(chǔ)串ST2的溝道CH以及襯底10連接。如果第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2彼此連接，則形成包括串聯(lián)電連接的漏極選擇晶體管、多個(gè)存儲(chǔ)器單元和源極選擇晶體管的一個(gè)U形存儲(chǔ)串。每個(gè)有源區(qū)10A上具有一個(gè)U形存儲(chǔ)串。盡管本實(shí)施例示出了一個(gè)存儲(chǔ)塊包括沿著第一方向的兩個(gè)U形存儲(chǔ)串的情況，但是應(yīng)當(dāng)注意的是本發(fā)明不限制于此，并且可以采用各種方式來(lái)改變?cè)谝粋€(gè)存儲(chǔ)塊中所包括的U形存儲(chǔ)串的數(shù)目。此外，盡管圖2示出沿著第一方向并排布置的兩個(gè)存儲(chǔ)塊，但是應(yīng)當(dāng)注意的是本發(fā)明不限制于此，可以沿著第一方向和/或第二方向布置多個(gè)存儲(chǔ)塊。一個(gè)U形存儲(chǔ)串中的第二垂直存儲(chǔ)串ST2和在第一方向上與所述一個(gè)U形存儲(chǔ)串相鄰的另一個(gè)U形存儲(chǔ)串中的第二垂直存儲(chǔ)串ST2被設(shè)置成彼此相鄰；并且，因此，那些第二垂直存儲(chǔ)串ST2可以共同連接至同一源極線SL。此外，可以將與沿著第一方向彼此相鄰布置的第一垂直存儲(chǔ)串ST1與一個(gè)位線BL連接。通過(guò)如上所述配置的根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)器件，可以實(shí)現(xiàn)以下效果。首先，由于位線BL和源極線SL被設(shè)置在第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2之上，因此可以用諸如金屬的低電阻物質(zhì)來(lái)實(shí)現(xiàn)位線BL和源極線SL。此外，由于漏極選擇晶體管和源極選擇晶體管被形成在同一層上，所以改善了垂直方向上的集成度。另外，第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2的溝道CH與由P型半導(dǎo)體構(gòu)成的襯底10的有源區(qū)10A直接連接。因此，由于可以采用通過(guò)施加高的正電壓到襯底10而注入空穴到溝道CH中的方式來(lái)執(zhí)行擦除操作，因此可以實(shí)現(xiàn)良好的擦除效率。以這種方式，盡管第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2的溝道CH與有源區(qū)10A直接連接，但是對(duì)非易失性存儲(chǔ)器件的操作沒(méi)有不利影響，因?yàn)榭梢愿鶕?jù)需要，例如在讀取操作或編程操作中，通過(guò)利用底柵BG形成反型層來(lái)連接第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2。簡(jiǎn)言之，盡管采用如同現(xiàn)有技術(shù)控制施加到底柵BG的電壓的方式來(lái)操作，但是根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)器件可以利用現(xiàn)有的PBiCS結(jié)構(gòu)和TCAT結(jié)構(gòu)的有利效果。下文將參照上述已說(shuō)明過(guò)的圖2和下面給出的表1來(lái)描述詳細(xì)的操作方法。[表1]首先，將描述讀取操作。為了便于解釋，假設(shè)由圖2中的附圖標(biāo)記SEL表示的存儲(chǔ)器單元是要讀取的選中的存儲(chǔ)器單元。另外，假設(shè)包括選中的存儲(chǔ)器單元的U形存儲(chǔ)串——圖2中的左側(cè)U形存儲(chǔ)串——是選中的存儲(chǔ)串。此外，選中的存儲(chǔ)串的漏極選擇線和源極選擇線將被稱作為選中的漏極選擇線sel.DSL和選中的源極選擇線sel.SSL。包括選中的存儲(chǔ)串的存儲(chǔ)塊——圖2中的第一存儲(chǔ)塊——的底柵將被稱作為選中的底柵sel.BG。將預(yù)定電壓，例如1V施加到選中的位線sel.BL，以將選中的位線sel.BL預(yù)充電。將電壓0V施加到其余的未選中的位線unsel.BL和源極線SL，在圖2中未示出未選中的位線unsel.BL。然后，可以將用于完全導(dǎo)通漏極選擇晶體管和源極選擇晶體管的電壓，例如電源電壓Vcc施加到選中的漏極選擇線sel.DSL和選中的源極選擇線sel.SSL，使得選中的存儲(chǔ)串和位線BL以及源極線SL彼此連接?？梢詫㈥P(guān)斷電壓，例如0V施加到其余的未選中的漏極選擇線unsel.DSL和其余的未選中的源極選擇線unsel.SSL，使得其余的未選中的漏極選擇線unsel.DSL和其余的未選中的源極選擇線unsel.SSL不與位線BL和源極線SL連接。接著，將讀取電壓Vread，例如0V施加到選中的字線sel.WL。將通過(guò)電壓Vread-pass1，例如4V至5V施加到其余的未選中的字線unsel.WL。此外，為了保證選中的存儲(chǔ)串的第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2彼此連接，并且選中的存儲(chǔ)串形成大體U形存儲(chǔ)串，將一種通過(guò)電壓Vread-pass2施加到選中的底柵sel.BG。將關(guān)斷電壓，例如0V施加到其余的存儲(chǔ)塊（例如，圖2中的第二存儲(chǔ)塊）的未選中的底柵unsel.BG。通過(guò)電壓Vread-pass2具有能在襯底10中形成反型區(qū)的值?？梢允褂门c施加到未選中的字線unsel.WL的通過(guò)電壓Vread-pass1的相同的電壓電平。在這種讀取操作中，襯底10可以被施加0V，或可以處于浮置狀態(tài)。通過(guò)以上述方式施加電壓，在選中的存儲(chǔ)串中產(chǎn)生電流流動(dòng)。通過(guò)感測(cè)選中的位線sel.BL的電壓是否改變，來(lái)讀出儲(chǔ)存在選中的存儲(chǔ)器單元中的數(shù)據(jù)。接著，將描述編程操作。為了便于解釋，假設(shè)在圖2中由附圖標(biāo)記SEL表示的存儲(chǔ)器單元是要被編程的選中的存儲(chǔ)器單元。因此，采用與在讀取操作中相同的方式來(lái)定義選中的存儲(chǔ)串、選中的位線sel.BL、選中的漏極選擇線sel.DSL、選中的源極選擇線sel.SSL以及選中的底柵sel.BG。將位線編程電壓，例如0V施加到選中的位線sel.BL。將位線編程禁止電壓，例如電源電壓Vcc施加到未選中的位線unsel.BL，在圖2中未示出未選中的位線unsel.BL。然后，將用于完全導(dǎo)通漏極選擇晶體管的電壓，例如電源電壓Vcc施加到選中的漏極選擇線sel.DSL，使得選中的存儲(chǔ)串和位線BL彼此連接。將關(guān)斷電壓，例如0V施加到未選中的漏極選擇線unsel.DSL，使得阻斷未選中的漏極選擇線unsel.DSL與位線BL的連接。將關(guān)斷電壓，例如0V施加到全部的源極選擇線SSL，使得阻斷源極選擇線SSL與施加有例如電源電壓Vcc的源極線SL的連接。也就是說(shuō)，選中的存儲(chǔ)串僅與施加有0V的選中的位線sel.BL連接。隨即，將編程電壓，例如18V至20V施加到選中的字線sel.WL。將通過(guò)電壓Vpass1，例如約10V施加到其余的未選中的字線unsel.WL。此外，為了保證選中的存儲(chǔ)串的第一垂直存儲(chǔ)串ST1和第二垂直存儲(chǔ)串ST2彼此連接，并且選中的存儲(chǔ)串形成大體U形的存儲(chǔ)串，因此將一種通過(guò)電壓Vpass2施加到選中的底柵sel.BG。將關(guān)斷電壓，例如0V施加到其余的存儲(chǔ)塊（例如，圖2中的第二存儲(chǔ)塊）的未選中的底柵unsel.BG。通過(guò)電壓Vpass2具有能在襯底10中形成反型區(qū)的值?？梢允褂门c施加到未選中的字線unsel.WL的通過(guò)電壓Vpass1相同的值。在這種編程操作中，襯底10可以被施加0V，或可以處于浮置狀態(tài)。通過(guò)以如上所述的方式施加電壓，可以將電子注入到與選中的字線sel.WL連接的選中的存儲(chǔ)器單元的電荷儲(chǔ)存層中。可以執(zhí)行用于將數(shù)據(jù)儲(chǔ)存在選中的存儲(chǔ)器單元中的編程操作。接著，將描述擦除操作?？梢砸源鎯?chǔ)塊為單位來(lái)執(zhí)行擦除操作。為了便于解釋，假設(shè)儲(chǔ)存在圖2中的第一存儲(chǔ)塊的全部存儲(chǔ)器單元中的數(shù)據(jù)被擦除。通過(guò)施加0V到作為擦除目標(biāo)的第一存儲(chǔ)塊的字線WL，并且將擦除電壓Verase，例如18V至20V的高的正電壓施加到襯底10，可以將空穴注入到溝道中并擦除數(shù)據(jù)。此時(shí)，位線BL、源極線SL、漏極選擇線DSL、源極選擇線SSL以及底柵BG全部處于浮柵狀態(tài)。相反地，針對(duì)不作為擦除目標(biāo)的第二存儲(chǔ)塊的電壓施加條件與針對(duì)第一存儲(chǔ)塊的電壓施加條件的不同之處僅在于第二存儲(chǔ)塊的字線WL處于浮置狀態(tài)。在第二存儲(chǔ)塊的字線WL處于浮置狀態(tài)的情況下，當(dāng)施加擦除電壓Verase到襯底10時(shí)，由于電位升高，所以防止第二存儲(chǔ)塊的存儲(chǔ)器單元的數(shù)據(jù)被擦除。在下文中，將參照?qǐng)D3A至圖10來(lái)描述制造圖1和圖2所示的器件的方法的一個(gè)實(shí)施例?；旧鲜境鼋孛鎴D，并且根據(jù)需要示出平面圖。在一起示出截面圖和平面圖的情況下，截面圖具有尾標(biāo)A，而相對(duì)應(yīng)的平面圖具有尾標(biāo)B。此外，示例性的情況包括兩個(gè)存儲(chǔ)塊，每個(gè)存儲(chǔ)塊包括以2*2矩陣的形式布置的四個(gè)U形存儲(chǔ)串。具體地，在這些附圖中，示出了在圖1和圖2中未示出的存儲(chǔ)塊的外圍區(qū)。參見(jiàn)圖3A和圖3B，提供由P型半導(dǎo)體構(gòu)成的襯底10。襯底10被限定有包括存儲(chǔ)器單元的中心區(qū)C和其余的外圍區(qū)E。盡管在這些附圖中示出了外圍區(qū)E僅限定在中心區(qū)C的上側(cè)，但是應(yīng)當(dāng)注意的是也可以在中心區(qū)C的下側(cè)限定相同的外圍區(qū)。然后，在通過(guò)選擇性地刻蝕襯底10的中心區(qū)C的隔離區(qū)來(lái)限定用于隔離用途的溝槽之后，通過(guò)將諸如氧化物層或氮化物層的絕緣層填充在所述用于隔離用途的溝槽中，來(lái)形成隔離層11。通過(guò)隔離層11在襯底10中限定出有源區(qū)10A。在本實(shí)施例中，由于布置了兩個(gè)存儲(chǔ)塊，并且針對(duì)每個(gè)存儲(chǔ)塊布置四個(gè)存儲(chǔ)串，所以限定出總共八（4*2）個(gè)有源區(qū)10A。將理解的是，可以根據(jù)存儲(chǔ)塊的數(shù)目和儲(chǔ)存串的數(shù)目而不同地改變有源區(qū)10A的數(shù)目。參見(jiàn)圖4A和圖4B，在包括隔離層11的襯底10上形成第一柵電介質(zhì)層12。第一柵電介質(zhì)層12可以是氧化物層或氮化物層，并且可以具有能允許在有源區(qū)10A中形成反型區(qū)的厚度。接著，在將用于底柵的導(dǎo)電層沉積在第一柵電介質(zhì)層12之后，通過(guò)刻蝕所述用于底柵的導(dǎo)電層來(lái)形成底柵13，使得對(duì)于各個(gè)存儲(chǔ)塊底柵是分開的。因而，每個(gè)底柵13具有覆蓋設(shè)置有一個(gè)存儲(chǔ)塊的中心區(qū)C和外圍區(qū)E的板形狀。這種底柵13可以由摻雜雜質(zhì)的多晶硅或金屬形成。接著，在底柵13之間的空間中填充第一電介質(zhì)層14。第一電介質(zhì)層14起將針對(duì)各個(gè)存儲(chǔ)塊的底柵13彼此分開的作用，并且可以是例如氧化物層。參見(jiàn)圖5，在底柵13和第一電介質(zhì)層14上交替地層疊多個(gè)第一層間電介質(zhì)層15和多個(gè)第一犧牲層16。第一犧牲層16在后續(xù)的工藝中被去除，提供用于形成字線的空間，并且可以包括例如氮化物層。第一層間電介質(zhì)層15用于將字線的多個(gè)層彼此分開，并且可以包括相對(duì)于第一犧牲層16具有刻蝕選擇性的層，例如氧化物層。在下文中，為了便于解釋，第一層間電介質(zhì)層15和第一犧牲層16的交替層疊結(jié)構(gòu)將被稱作為初始單元柵結(jié)構(gòu)CGS’。在下文中，在初始單元柵結(jié)構(gòu)CGS’上順序?qū)盈B第二層間電介質(zhì)層17、第二犧牲層18以及另一個(gè)第二層間電介質(zhì)層17。第二犧牲層18在后續(xù)的工藝中被去除，提供用于形成漏極選擇線和源極選擇線的空間，并且可以包括例如氮化物層。第二層間電介質(zhì)層17用于將漏極選擇線和源極選擇線分成上部部分和下部部分，并且可以包括例如氧化物層。在下文中，為了便于解釋，第二層間電介質(zhì)層17、第二犧牲層18以及第二層間電介質(zhì)層17的順序?qū)盈B結(jié)構(gòu)將被稱作為初始選擇柵結(jié)構(gòu)SGS’。參見(jiàn)圖6，穿通初始單元柵結(jié)構(gòu)CGS’、初始選擇柵結(jié)構(gòu)SGS’、底柵13以及第一柵電介質(zhì)層12來(lái)限定出溝道孔H，以暴露出有源區(qū)10A。針對(duì)每個(gè)有源區(qū)10A限定一對(duì)溝道孔H。一對(duì)溝道孔H沿著作為有源區(qū)10A的長(zhǎng)軸方向的第一方向并排布置。然后，在溝道孔H的側(cè)壁上形成第二電介質(zhì)層21之后，形成溝道22，以將溝道22填充在溝道孔H中。第二電介質(zhì)層21用作在底柵13與溝道22之間的柵電介質(zhì)層，并且可以包括例如高介電常數(shù)的氧化物諸如氧化鋁層或氧化硅層。另外，第二電介質(zhì)層21可以包括由氧化物層、氮化物層以及氧化物層構(gòu)成的存儲(chǔ)層。盡管在溝道孔H的整個(gè)側(cè)壁上形成第二電介質(zhì)層21，但是應(yīng)當(dāng)注意的是本發(fā)明不限制于此。在另一個(gè)實(shí)施例中，可以通過(guò)將底柵13的側(cè)壁熱氧化，而僅在暴露在溝道孔H中的底柵13的側(cè)壁上形成第二電介質(zhì)層21。溝道22可以由例如非晶硅、單晶硅或多晶硅的物質(zhì)形成。盡管在本實(shí)施例中，溝道22具有完全填充溝道孔H的形狀，但是應(yīng)當(dāng)注意的是本發(fā)明不限制于此。在另一個(gè)實(shí)施例中，溝道22可以具有部分填充溝道孔H的厚度，并且在這種情況下，在溝道22填充之后留下的空間可以用諸如PSZ的電介質(zhì)物質(zhì)來(lái)填充。參見(jiàn)圖7，通過(guò)刻蝕襯底10的外圍區(qū)E的初始單元柵結(jié)構(gòu)CGS’和初始選擇柵結(jié)構(gòu)SGS’，來(lái)形成臺(tái)階形狀。利用稱作為減?。╯limming）的刻蝕工藝來(lái)執(zhí)行層疊結(jié)構(gòu)的刻蝕。由于這個(gè)過(guò)程在本領(lǐng)域中是眾所周知的，所以本文將省略其詳細(xì)描述。作為這個(gè)工藝的結(jié)果，在襯底10的外圍區(qū)E中，每個(gè)第一犧牲層16具有超出每個(gè)第一犧牲層16之上的第一犧牲層16或第二犧牲層18的相應(yīng)端部而突出的端部。這是為了后續(xù)的接觸形成工藝（參見(jiàn)圖10）。接著，形成第三層間電介質(zhì)層23以填充刻蝕的空間。第三層間電介質(zhì)層23可以包括，例如氧化物層。參見(jiàn)圖8A和圖8B，通過(guò)選擇性地刻蝕初始單元柵結(jié)構(gòu)CGS’和初始選擇柵結(jié)構(gòu)SGS’，來(lái)限定出穿通初始單元柵結(jié)構(gòu)CGS’和初始選擇柵結(jié)構(gòu)SGS’的第一縫隙S1和第二縫隙S2以及塊縫隙BS。在針對(duì)每個(gè)有源區(qū)10A形成的一對(duì)溝道22之間的每個(gè)第一縫隙S1沿著第二方向延伸。屬于不同對(duì)且彼此相鄰的溝道22之間的每個(gè)第二縫隙S2沿著第二方向延伸。然而，第一縫隙S1和第二縫隙S2被限定成具有不延伸完全穿過(guò)中心區(qū)C的長(zhǎng)度，并且具有與沿著第一方向延伸的縫隙適當(dāng)連通的端部。通過(guò)第一縫隙S1和第二縫隙S2與沿著第一方向延伸的縫隙的組合，順序形成的最終單元柵結(jié)構(gòu)CGS的部分與要與源極線（見(jiàn)左下剖面線）連接的順序形成的最終選擇柵結(jié)構(gòu)SGS連接。順序形成的最終單元柵結(jié)構(gòu)CGS的部分與要與位線（見(jiàn)右下剖面線）連接的順序形成的最終選擇柵結(jié)構(gòu)SGS連接。盡管底柵13經(jīng)由第一縫隙S1和第二縫隙S2暴露出來(lái)，但是應(yīng)當(dāng)注意的是本發(fā)明不限制于此。將第一縫隙S1和第二縫隙S2限定到穿通最下面的第一犧牲層16的深度就足夠了。塊縫隙BS被限定在與第一電介質(zhì)層14重疊的位置處。塊縫隙BS被限定成將針對(duì)各個(gè)存儲(chǔ)塊的最終單元柵結(jié)構(gòu)CGS和最終選擇柵結(jié)構(gòu)SGS分開。因此，塊縫隙BS在第二方向上延伸穿過(guò)中心區(qū)C和外圍區(qū)E。由于塊縫隙BS之下不存在底柵13，所以塊縫隙BS的刻蝕深度可以比第一縫隙S1和第二縫隙S2的刻蝕深度大。接著，去除經(jīng)由第一縫隙S1和第二縫隙S2以及塊縫隙BS暴露出的第一犧牲層16和第二犧牲層18?？梢越?jīng)由濕法刻蝕來(lái)去除第一犧牲層16和第二犧牲層18。參見(jiàn)圖9，在去除由于去除第一犧牲層16和第二犧牲層18而暴露出的第二電介質(zhì)層21的部分之后，在所得結(jié)構(gòu)的整個(gè)表面上形成存儲(chǔ)層。形成導(dǎo)電層到能填充剩余空間的厚度。此后，通過(guò)執(zhí)行毯式刻蝕等，僅在去除了第一犧牲層16和第二犧牲層18的空間中保留存儲(chǔ)層和導(dǎo)電層?？梢酝ㄟ^(guò)順序沉積隧道電介質(zhì)層、電荷儲(chǔ)存層以及電荷阻擋層，例如氧化物層、氮化物層以及氧化物層來(lái)形成存儲(chǔ)層。導(dǎo)電層可以包括諸如鎢或摻雜雜質(zhì)的多晶硅的金屬性物質(zhì)。作為這個(gè)工藝的結(jié)果，在去除了第一犧牲層16的空間中形成第一存儲(chǔ)層24和字線25。在去除了第二犧牲層18的空間中形成第二存儲(chǔ)層26和選擇線27。插入在溝道22與字線25之間的第一存儲(chǔ)層24執(zhí)行使溝道22與字線25彼此絕緣并且儲(chǔ)存電荷的作用。相反地，插入在溝道22與選擇線27之間的第二存儲(chǔ)層26由于本實(shí)施例的工藝的特性，用作柵電介質(zhì)層。在另一個(gè)實(shí)施例中使工藝改變的情況下，可以將單電介質(zhì)層替代第二存儲(chǔ)層26插入在溝道22與選擇線27之間。如果與一對(duì)溝道22中的一個(gè)溝道接觸的選擇線27構(gòu)成漏極選擇線，則與所述一對(duì)溝道22中的另一個(gè)溝道接觸的選擇線構(gòu)成源極選擇線。盡管在本實(shí)施例中描述了完全地去除第二電介質(zhì)層21的暴露出的部分，然后形成第一存儲(chǔ)層24和第二存儲(chǔ)層26的工藝，但是應(yīng)當(dāng)注意的是本發(fā)明不限制于此。當(dāng)?shù)诙娊橘|(zhì)層21包括諸如氧化物層的單層時(shí)，可以在去除了第一犧牲層16和第二犧牲層18而沒(méi)有去除第二電介質(zhì)層21的空間的內(nèi)壁上形成諸如氮化物層的電荷儲(chǔ)存層和諸如氧化物層的電荷阻擋層。另外，在第二電介質(zhì)層21由與第一存儲(chǔ)層24和第二存儲(chǔ)層26相同的物質(zhì)形成的情況下，可以省略形成第一存儲(chǔ)層24和第二存儲(chǔ)層26的步驟。因此，可以在當(dāng)去除第一犧牲層16和第二犧牲層18時(shí)所形成的空間中填充導(dǎo)電物質(zhì)。另外，在第二電介質(zhì)層21由與第一存儲(chǔ)層24和第二存儲(chǔ)層26相同的物質(zhì)形成的情況下，可以僅額外地形成電荷阻擋層，而與電荷阻擋層無(wú)關(guān)，以當(dāng)去除第一犧牲層16和第二犧牲層18時(shí)，補(bǔ)償對(duì)第二電介質(zhì)層21的最外部的電荷阻擋層諸如氧化物層的破壞。此后，在形成第一存儲(chǔ)層24和第二存儲(chǔ)層26、字線25以及選擇線27之后保留下來(lái)的空間中填充第三電介質(zhì)層28。也就是說(shuō)，用第三電介質(zhì)層28來(lái)填充與第一縫隙S1和第二縫隙S2以及塊縫隙BS相對(duì)應(yīng)的空間。第三電介質(zhì)層28可以是例如氧化物層。隨即，通過(guò)將雜質(zhì)離子注入到溝道22的上端部中，來(lái)形成漏極區(qū)29A和源極區(qū)29B。在要與隨后形成的位線接觸的溝道對(duì)22之中的溝道22的上端部上形成每個(gè)漏極區(qū)29A。在要與隨后形成的源極線接觸的溝道對(duì)22之中的溝道22的上端部上形成每個(gè)源極區(qū)29B。雜質(zhì)可以是諸如硼的N型雜質(zhì)。參見(jiàn)圖10，通過(guò)在圖9的所得結(jié)構(gòu)上沉積導(dǎo)電物質(zhì)，并且將導(dǎo)電物質(zhì)圖案化，來(lái)形成源極線SL，以使源極線SL同時(shí)接觸屬于不同對(duì)、彼此相鄰以及沿第二方向延伸的溝道22。通過(guò)利用金屬或金屬硅化物作為導(dǎo)電物質(zhì)，可以減小源極線SL的電阻。然后，形成第四層間電介質(zhì)層31以覆蓋源極線SL。穿通第四層間電介質(zhì)層31來(lái)形成位線接觸BLC以使位線接觸BLC分別與形成有漏極區(qū)29A的溝道22接觸。穿通第四層間電介質(zhì)層31和第三層間電介質(zhì)層23來(lái)形成多個(gè)接觸32，以使所述多個(gè)接觸32分別與選擇線27、字線25以及底柵13連接。接著，通過(guò)在第四層間電介質(zhì)層31上沉積導(dǎo)電物質(zhì)并且將導(dǎo)電物質(zhì)圖案化，來(lái)形成與位線接觸BLC連接且沿第一方向延伸的位線BL、以及分別與所述多個(gè)接觸32連接的導(dǎo)線33。這些導(dǎo)線33要分別控制選擇線27、字線25以及底柵13。以這些方式，可以制造圖1和圖2所示的器件。然而，應(yīng)當(dāng)注意的是，制造圖1和圖2所示的器件的方法不限制于此，并且可以進(jìn)行各種修改。例如，可以利用如下方法：可以替代第一犧牲層16和第二犧牲層18而直接沉積用于字線的導(dǎo)電層和用于選擇線的導(dǎo)電層。下文將參照?qǐng)D11至圖13來(lái)描述這種方法，并且將使用相同的附圖標(biāo)記來(lái)表示與前述的實(shí)施例相同的構(gòu)成部分，以及本文將省略相同的構(gòu)成部分的詳細(xì)描述。圖11至圖13是解釋用于制造圖1和圖2所示的器件的方法的另一個(gè)實(shí)施例的示圖。參見(jiàn)圖11，在執(zhí)行圖3A至圖4B的工藝之后，在底柵13和第一電介質(zhì)層14上形成包括交替層疊的多個(gè)第一層間電介質(zhì)層15和用于字線的多個(gè)導(dǎo)電層36的單元柵結(jié)構(gòu)CGS。然后，在單元柵結(jié)構(gòu)CGS上形成包括順序?qū)盈B的第二層間電介質(zhì)層17、用于選擇線的導(dǎo)電層38以及另一個(gè)第二層間電介質(zhì)層17的選擇柵結(jié)構(gòu)SGS。可以利用例如摻雜有雜質(zhì)的多晶硅來(lái)形成用于字線的導(dǎo)電層36和用于選擇線的導(dǎo)電層38。參見(jiàn)圖12，穿通單元柵結(jié)構(gòu)CGS和選擇柵結(jié)構(gòu)SGS、底柵13和第一柵電介質(zhì)層12來(lái)限定出溝道孔對(duì)H，以暴露出有源區(qū)10A。隨即，在溝道孔H的側(cè)壁上形成存儲(chǔ)層39之后，通過(guò)在溝道孔H中填充半導(dǎo)體物質(zhì)來(lái)形成溝道22。與用于字線的導(dǎo)電層36接觸的存儲(chǔ)層39執(zhí)行電荷儲(chǔ)存的功能，以用作柵電介質(zhì)層。相反地，與底柵13和用于選擇線的導(dǎo)電層接觸的存儲(chǔ)層39用作柵電介質(zhì)層。接著，執(zhí)行用于將襯底10的外圍區(qū)E形成為臺(tái)階形狀的減薄步驟。參見(jiàn)圖13，通過(guò)選擇性地刻蝕單元柵結(jié)構(gòu)CGS和選擇柵結(jié)構(gòu)SGS，限定出穿通單元柵結(jié)構(gòu)CGS和選擇柵結(jié)構(gòu)SGS的第一縫隙S1和第二縫隙S2以及塊縫隙BS。通過(guò)限定第一縫隙S1和第二縫隙S2以及塊縫隙BS，用于字線的導(dǎo)電層36構(gòu)成沿著第二方向延伸的字線。用于選擇線的導(dǎo)電層38構(gòu)成沿著第二方向延伸的選擇線。接著，盡管在附圖中未示出，但是執(zhí)行與以上參照?qǐng)D9和圖10描述的工藝相似的后續(xù)工藝。換言之，在用第三電介質(zhì)層28來(lái)填充第一縫隙S1和第二縫隙S2以及塊縫隙BS之后，執(zhí)行用于形成漏極區(qū)29A和源極區(qū)29B的工藝、用于形成源極線SL的工藝以及用于形成位線BL的工藝，以制造圖1和圖2所示的器件。盡管在以上描述的第一實(shí)施例中已經(jīng)解釋了提供由P型半導(dǎo)體構(gòu)成的襯底10，并且通過(guò)在襯底10中直接形成溝槽來(lái)限定有源區(qū)10A，但是在另一個(gè)實(shí)施例中，可以使用單獨(dú)的P型半導(dǎo)體層來(lái)替代襯底10。此后，將參照?qǐng)D14A至圖16來(lái)描述根據(jù)第二實(shí)施例的非易失性存儲(chǔ)器件及其制造方法?；谂c圖3A至圖10相同的假設(shè)來(lái)示出圖14A至圖16。參見(jiàn)圖14A和圖14B，提供襯底40。與第一實(shí)施例不同，襯底40不需要由P型半導(dǎo)體構(gòu)成，可以由任何物質(zhì)形成。然后，在襯底40上形成第一電介質(zhì)層41之后，在第一電介質(zhì)層41上形成P型半導(dǎo)體層42。接著，在針對(duì)各個(gè)存儲(chǔ)塊選擇性地刻蝕并且劃分P型半導(dǎo)體層42之后，形成填充被刻蝕掉P型半導(dǎo)體層的空間的第二電介質(zhì)層43。參見(jiàn)圖15A和圖15B，在通過(guò)選擇性地刻蝕P型半導(dǎo)體層42的中心區(qū)C的隔離區(qū)來(lái)限定出用于隔離的溝槽之后，通過(guò)用諸如氧化物層或氮化物層的電介質(zhì)層來(lái)填充所述用于隔離的溝槽，來(lái)形成隔離層44。通過(guò)隔離層44，在P型半導(dǎo)體層42中限定出有源區(qū)42A。參見(jiàn)圖16，在圖15A和圖15B的處理后的所得結(jié)構(gòu)上形成第一柵電介質(zhì)層45，通過(guò)在第一柵電介質(zhì)層45上沉積導(dǎo)電層來(lái)形成底柵46。在本實(shí)施例中，因?yàn)獒槍?duì)各個(gè)存儲(chǔ)塊劃分P型半導(dǎo)體層42，所以不需要針對(duì)各個(gè)存儲(chǔ)塊劃分底柵46。然而，可以不針對(duì)各個(gè)存儲(chǔ)塊劃分P型半導(dǎo)體層42。在這種情況下，可以針對(duì)各個(gè)存儲(chǔ)塊劃分底柵46。后續(xù)的工藝與前述工藝相同。例如，可以執(zhí)行以上參照?qǐng)D5至圖10描述的工藝，或以上參照?qǐng)D11至圖13描述的其它工藝。通過(guò)上述工藝制造的根據(jù)第二實(shí)施例的器件與根據(jù)第一實(shí)施例的器件大體相同，除了用P型半導(dǎo)體層替代襯底以外。因此，由于操作方法與第一實(shí)施例大體相同，所以本文將省略其解釋。在前述第一實(shí)施例中，以底柵BG在有源區(qū)10A中形成反型區(qū)的方式來(lái)控制垂直存儲(chǔ)串ST1和ST2的連接。然而，在另一個(gè)實(shí)施例中，可以省略底柵BG，并且最下面的字線WL可以執(zhí)行底柵BG的功能。這將在下文參照?qǐng)D17至圖20來(lái)描述。圖17和圖18是解釋根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖?；谂c圖10的截面圖相同的假設(shè)來(lái)示出圖17?；谂c圖2相同的假設(shè)來(lái)示出圖18。參見(jiàn)圖17和圖18，根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件包括：襯底10，所述襯底由P型半導(dǎo)體構(gòu)成并且具有由隔離層11限定的多個(gè)有源區(qū)10A；以及形成在每個(gè)有源區(qū)10A上的一對(duì)垂直存儲(chǔ)串ST1和ST2。具體地，以最下面的字線25在有源區(qū)10A中形成反型區(qū)的方式來(lái)控制垂直存儲(chǔ)串ST1和ST2的連接。即，根據(jù)第三實(shí)施例的器件與根據(jù)第一實(shí)施例的器件相比，具有不包括底柵BG、底層?xùn)烹娊橘|(zhì)層以及上覆蓋的層間電介質(zhì)層的結(jié)構(gòu)。這里，插入在最下面的字線25與襯底10之間的第一存儲(chǔ)層24用作將字線25與襯底10彼此絕緣的柵電介質(zhì)層。第一存儲(chǔ)層24具有形成反型區(qū)所需的厚度。在施加預(yù)定的正電壓到最下面的字線25的情況下，在由P型半導(dǎo)體構(gòu)成的有源區(qū)10A中形成N型反型區(qū)。因此，可以在有源區(qū)10A中產(chǎn)生用于將第一垂直存儲(chǔ)串ST1的溝道CH與第二垂直存儲(chǔ)串ST2的溝道CH彼此連接的電流流動(dòng)。也就是說(shuō)，在第一垂直存儲(chǔ)串ST1與第二垂直存儲(chǔ)串ST2之間形成一種傳輸晶體管來(lái)控制第一垂直存儲(chǔ)串ST1與第二垂直存儲(chǔ)串ST2的連接。傳輸晶體管的柵極端子、漏極端子、源極端子、襯底端子分別與最下面的字線25、第一垂直存儲(chǔ)串ST1的溝道CH、第二垂直存儲(chǔ)串ST2的溝道CH以及襯底10連接。與圖3A至圖10的制造工藝相比，可以在沒(méi)有形成第一柵電介質(zhì)層12的工藝、形成底柵13的工藝以及形成最下面的層間電介質(zhì)層15的工藝的情況下實(shí)施制造根據(jù)本實(shí)施例的器件的方法。因此，本文將省略其詳細(xì)描述。一種操作根據(jù)本實(shí)施例的器件的方法與以上參照第一實(shí)施例描述的方法相似，除了將施加到底柵BG的電壓施加到最下面的字線25而替代底柵BG以外。圖19是解釋根據(jù)本發(fā)明的第四實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖?；谂c圖13相同的假設(shè)來(lái)示出圖19。本實(shí)施例的電路圖與圖18大體相同。參見(jiàn)圖19，根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件包括：襯底10，所述襯底10由P型半導(dǎo)體構(gòu)成并且具有由隔離層11限定的多個(gè)有源區(qū)10A；以及形成在每個(gè)有源區(qū)10A上的一對(duì)垂直存儲(chǔ)串ST1和ST2。具體地，以最下面的字線36在有源區(qū)10A中形成反型區(qū)的方式來(lái)控制垂直存儲(chǔ)串ST1和ST2的連接。換言之，根據(jù)第四實(shí)施例的器件具有從根據(jù)第一實(shí)施例的器件中省略底柵BG和上覆蓋的層間電介質(zhì)層的結(jié)構(gòu)。與第三實(shí)施例不同，由于不在最下面的字線36與襯底10之間插入存儲(chǔ)層39，因此應(yīng)當(dāng)在最下面的字線36與襯底10之間插入具有適于形成反型區(qū)的厚度的第一柵電介質(zhì)層12，以使最下面的字線36與襯底10彼此絕緣。與圖11至圖13的制造工藝相比，可以在沒(méi)有形成底柵13和形成最下面的層間電介質(zhì)層15的工藝的情況下實(shí)施制造根據(jù)本實(shí)施例的器件的方法。因此，本文將省略其詳細(xì)描述。操作根據(jù)本實(shí)施例的器件的方法與以上參照第三實(shí)施例描述的相同。圖20是解釋根據(jù)本發(fā)明的第五實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。參見(jiàn)圖20，根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件與根據(jù)第一實(shí)施例的器件大體相同，并且特點(diǎn)在于其包括通過(guò)在一對(duì)溝道22之間的有源區(qū)10A中摻雜N型雜質(zhì)而形成的N型雜質(zhì)區(qū)51。N型雜質(zhì)的摻雜工藝可以在形成有源區(qū)10A的步驟與形成底柵13的步驟之間執(zhí)行。在以這種方式額外地形成N型雜質(zhì)區(qū)51的情況下，可以容易地實(shí)施垂直存儲(chǔ)串對(duì)ST1和ST2的連接。在本實(shí)施例中，通過(guò)形成反型區(qū)將垂直存儲(chǔ)串ST1和ST2基本彼此連接。N型雜質(zhì)區(qū)51可以用來(lái)補(bǔ)充垂直存儲(chǔ)串ST1和ST2的連接。圖21是解釋根據(jù)本發(fā)明的第六實(shí)施例的非易失性存儲(chǔ)器件及其制造方法和操作方法的示圖。參見(jiàn)圖21，根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件與根據(jù)第三實(shí)施例的器件相似。然而，非易失性存儲(chǔ)器件包括通過(guò)將N型雜質(zhì)摻雜在溝道對(duì)22之間的有源區(qū)10A中而形成的N型雜質(zhì)區(qū)51。N型雜質(zhì)的摻雜工藝可以在形成有源區(qū)10A的步驟與沉積用于形成字線25的犧牲層（未示出）的步驟之間執(zhí)行。另外，可以在將電介質(zhì)層28填充在縫隙中之前對(duì)經(jīng)由縫隙（未示出）暴露出的有源區(qū)10A執(zhí)行N型雜質(zhì)的摻雜工藝。在以這種方式額外地形成N型雜質(zhì)區(qū)51的情況下，可以容易地實(shí)施垂直存儲(chǔ)串ST1和ST2的連接。在本實(shí)施例中，通過(guò)形成反型區(qū)將垂直存儲(chǔ)串ST1和ST2基本彼此連接。N型雜質(zhì)區(qū)51可以用來(lái)補(bǔ)充垂直存儲(chǔ)串對(duì)ST1和ST2的連接。在前述的第五實(shí)施例和第六實(shí)施例中，N型雜質(zhì)區(qū)51執(zhí)行與在TCAT結(jié)構(gòu)中形成的源極線不同的功能。在TCAT結(jié)構(gòu)中，因?yàn)榻?jīng)由窄的縫隙通過(guò)執(zhí)行離子注入工藝在襯底中形成源極線，所以引起問(wèn)題在于增加了源極線的電阻。然而，在這些實(shí)施例中，由于N型雜質(zhì)區(qū)51不用于形成源極線，而是執(zhí)行補(bǔ)充垂直存儲(chǔ)串ST1和ST2的連接的功能，所以即使減小N型雜質(zhì)區(qū)51的寬度也不會(huì)引起問(wèn)題。此外，即使通過(guò)隨后的退火工藝等來(lái)影響N型雜質(zhì)區(qū)51，也不會(huì)引起問(wèn)題。此外，在前述的第五實(shí)施例和第六實(shí)施例中，N型雜質(zhì)區(qū)51可以獨(dú)立地將垂直存儲(chǔ)串ST1和ST2連接。在這種情況下，不需要形成底柵，并且不需要最下面的字線形成反型區(qū)。如果N型雜質(zhì)區(qū)51獨(dú)立地將垂直存儲(chǔ)串ST1和ST2連接，則應(yīng)當(dāng)合適地控制N型雜質(zhì)區(qū)51的寬度。例如，N型雜質(zhì)區(qū)51可以具有較寬的寬度，以與一對(duì)溝道22中的一個(gè)溝道與另一個(gè)溝道之間的寬度相對(duì)應(yīng)的整個(gè)區(qū)域重疊。此外，N型雜質(zhì)區(qū)51可以與溝道22部分重疊。由于可以施加擦除電壓到襯底10，所以如前述實(shí)施例可以容易地執(zhí)行擦除操作。盡管針對(duì)單元區(qū)示出了根據(jù)第一實(shí)施例的器件，但是應(yīng)當(dāng)注意的是包括外圍區(qū)。在制造根據(jù)第一實(shí)施例的器件的方法中，可以在形成隔離層11的步驟同時(shí)在外圍區(qū)中形成隔離層11?？梢栽谛纬傻讝?3的步驟同時(shí)形成外圍區(qū)的晶體管的柵極。這將參照?qǐng)D22來(lái)描述。圖22是解釋根據(jù)本發(fā)明的第七實(shí)施例的非易失性存儲(chǔ)器件及其制造方法的示圖。參見(jiàn)圖22，在提供限定有單元區(qū)和外圍電路區(qū)但由P型半導(dǎo)體構(gòu)成的襯底60之后，通過(guò)選擇性地刻蝕單元區(qū)和外圍區(qū)的隔離區(qū)來(lái)限定用于隔離的溝槽。然后，通過(guò)用諸如氧化物層或氮化物層的電介質(zhì)層來(lái)填充所述用于隔離的溝槽，來(lái)形成隔離層61。根據(jù)形成隔離層61的步驟，在單元區(qū)和外圍區(qū)中限定出有源區(qū)60A。然后，在包括隔離層61的襯底60上形成柵電介質(zhì)層62。接著，在柵電介質(zhì)層62上沉積導(dǎo)電層，并且將導(dǎo)電層圖案化，以便在單元區(qū)中形成底柵63，并且在外圍區(qū)中形成外圍電路晶體管的柵極64。此后，執(zhí)行前述后續(xù)的工藝。如從上述描述顯然可知的是，根據(jù)本發(fā)明的實(shí)施例的非易失性存儲(chǔ)器件及其制造方法具有的優(yōu)勢(shì)在于：在通過(guò)將存儲(chǔ)器單元垂直層疊來(lái)增加集成度的同時(shí)，可以容易且有效地執(zhí)行擦除操作，并且可以減小源極線的電阻。盡管已經(jīng)參照具體的實(shí)施例描述了本發(fā)明，但是對(duì)本領(lǐng)域技術(shù)人員顯然的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變化和修改。