專利名稱：形成用于減少泄漏的柵極結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，并且更具體地涉及包括存儲器的集成電路。集成電路通常包括存儲器元件，例如用于存儲數(shù)據(jù)的隨機存取存儲器單元。
背景技術(shù)：
在可編程集成電路中，存儲器元件能夠用于存儲配置數(shù)據(jù)。一旦裝載上配置數(shù)據(jù)位，存儲器元件能夠?qū)㈧o態(tài)控制信號供應(yīng)到可編程邏輯晶體管的柵極(通常稱為傳輸晶體管)。所述配置位的邏輯高或者邏輯低狀態(tài)決定傳輸晶體管是打開或者關(guān)閉。通過配置多個傳輸晶體管，在可編程集成電路上的可編程邏輯能夠配置為執(zhí)行定制邏輯功能。從存儲器元件接收靜態(tài)控制信號的傳輸晶體管通常由η溝道晶體管形成。當(dāng)?shù)碗妷罕皇┘拥溅菧系纻鬏旈T的柵極時，傳輸門將關(guān)閉，并且信號將被阻止在源極-漏極端子之間傳輸。當(dāng)高電壓被施加到η溝道傳輸門的柵極時，信號被允許在其源極-漏極端子之間傳輸。由于η溝道金屬氧化物半導(dǎo)體晶體管的電學(xué)特性，如果施加到傳輸晶體管的柵極的控制電壓與邏輯I值具有相同的幅值，則邏輯I值在η溝道傳輸晶體管的源極-漏極端子之間的傳輸是困難的。結(jié)果，可編程集成電路有時設(shè)置有存儲器元件，其在升高的電壓水平下供應(yīng)靜態(tài)控制信號。當(dāng)傳輸晶體管打開時，這些升高的控制信號過度驅(qū)動傳輸晶體管，從而提高了其驅(qū)動強度。使用升高的正電源電壓(B卩，比用來給可編程集成電路上剩余邏輯電路供電的額定正電源電壓更高的正電源電壓)偏置供應(yīng)升高的控制信號的存儲器元件。然而，以這樣方式偏置的存儲器元件可以導(dǎo)致增大的泄漏和功耗。例如，存儲器元件可以包括第一和第二交叉耦合的反相器，其中的每個反相器都具有與P溝道晶體管串聯(lián)耦合的η溝道晶體管。當(dāng)存儲器元件存儲給定的數(shù)據(jù)位時，在第一反相器中的η溝道晶體管可以導(dǎo)通，同時在第二反相器中的η溝道晶體管可以斷開。斷開的η溝道晶體管具有接收升高的正電源電壓的漏極端子、和柵極端子、源極端子以及接收地電壓的基極(基體)端子。同樣被偏置的η溝道晶體管可以由于柵極誘導(dǎo)的漏極泄漏效應(yīng)、帶間隧穿、雪崩擊穿和其他亞閾值泄漏效應(yīng)而經(jīng)受從其漏極端子到其基極端子的大量的泄漏電流。在為了減輕這種類型的泄漏的努力中，開發(fā)了一些技術(shù)，其涉及反相偏置存儲器元件中的η溝道晶體管的基極端子(即，通過向基極端子供給負(fù)電壓)。使用負(fù)電壓偏置基極端子以增大源極端子和基極端子之間的反相偏置將用來增加晶體管閾值電壓，從而降低亞閾值泄漏。然而，如果η溝道晶體管的基體靠近相鄰晶體管的有源驅(qū)動的柵極結(jié)構(gòu)形成(SP，相鄰的晶體管的柵極結(jié)構(gòu)偏置到某正電壓水平)，則柵極結(jié)構(gòu)和η溝道晶體管的基體之間的電壓差將產(chǎn)生不可接受量的泄漏電流(由于熱載流子注入機制)。該效應(yīng)在其中晶體管更靠近彼此形成的現(xiàn)代的集成電路制造工藝中加重。結(jié)果，從一個晶體管的正極驅(qū)動的柵極端子流到靠近形成的相鄰晶體管的反相偏置的基體端子的泄漏電流可以使得使用傳統(tǒng)反向偏置技術(shù)實現(xiàn)的任何泄漏改善無效。

發(fā)明內(nèi)容
提供了具有晶體管的集成電路。金屬氧化物半導(dǎo)體晶體管可以例如包括柵極端子、第一和第二源極-漏極端子以及基極端子?；鶚O端子可以連接到阱區(qū)(例如，η溝道晶體管的P阱或者P溝道晶體管的η阱)，在所述阱區(qū)中形成第一和第二源極-漏極端子。基極端子可以反向偏置，其增加了晶體管閾值電壓水平，并能夠幫助減少亞閾值泄漏。例如，η溝道晶體管的基極端子可以提供負(fù)電壓。向η溝道器件的基極端子提供負(fù)電壓會使η+源極-漏極區(qū)域和η溝道晶體管的P阱之間的ρ-η結(jié)反向偏置。然而，如果η溝道晶體管的P阱形成為與相鄰晶體管的柵極結(jié)構(gòu)(例如，多晶硅柵極結(jié)構(gòu))過于靠近，則在相鄰晶體管的柵極結(jié)構(gòu)偏置到正電源電壓水平的情況下會產(chǎn)生大量的泄漏。計算機輔助設(shè)計(CAD)工具可以用來識別集成電路上潛在的泄漏區(qū)域。例如，CAD工具可以用來識別所有有源驅(qū)動的柵極端子和所有有源驅(qū)動的阱區(qū)。然后，CAD工具可以檢驗是否每個柵極-阱對均被放置為彼此之間足夠靠近(例如，如果柵極結(jié)構(gòu)和阱區(qū)之間的距離大于預(yù)定的閾值水平，則因此在晶體管間產(chǎn)生的量是可以承受的)。如果一個晶體管的柵極結(jié)構(gòu)和相鄰晶體管的阱區(qū)之間的距離大于預(yù)定的閾值，則柵極結(jié)構(gòu)可以被標(biāo)記(記錄)為滿意的設(shè)計準(zhǔn)則，并且可以檢查連續(xù)的柵極-阱對。如果一個晶體管的柵極結(jié)構(gòu)和相鄰晶體管的阱區(qū)之間的距離小于預(yù)定的閾值，則柵極結(jié)構(gòu)可以被標(biāo)記為失敗的設(shè)計準(zhǔn)則。使用柵極剪切層(有時稱為剪切多晶硅層)可以剪切所有標(biāo)記的柵極結(jié)構(gòu)。例如，CAD工具可以用來識別被標(biāo)記的柵極結(jié)構(gòu)附近現(xiàn)有的柵極剪切層，并且可以延伸存在的柵極剪切層以將被標(biāo)記的柵極結(jié)構(gòu)剪切為多個片段。延伸的柵極剪切層用來將有源驅(qū)動的柵極切斷為至少第一片段和第二片段，其中物理上與反向偏置的阱區(qū)相鄰的第一片段是懸浮的，而在相鄰晶體管的源極-漏極區(qū)域上延伸的第二片段仍然是有源偏置的。因為最接近反向偏置的阱區(qū)的部分現(xiàn)在是懸浮的，所以反向偏置的阱區(qū)和浮柵片段之間的電壓差減小，從而充分消除了晶體管間的泄漏。附圖和下列的具體實施方式
將使本發(fā)明進一步的特征、其本質(zhì)和各種優(yōu)點更加顯而易見。


圖1是根據(jù)本發(fā)明的實施例與相鄰晶體管的柵極結(jié)構(gòu)相鄰形成的晶體管的橫截面?zhèn)纫晥D。圖2是根據(jù)本發(fā)明的實施例的圖1中兩個鄰近的晶體管的頂視圖。圖3是可以用在根據(jù)本發(fā)明的實施例的邏輯設(shè)計系統(tǒng)中的說明性計算機輔助設(shè)計(CAD)工具的圖示。圖4是說明根據(jù)本發(fā)明的實施例的柵極剪切層的頂部布置圖。圖5是根據(jù)本發(fā)明的實施例的涉及識別待剪切的導(dǎo)電柵極結(jié)構(gòu)的說明性步驟的流程圖。圖6是示出了根據(jù)本發(fā)明的實施例如何可以延伸存在的柵極剪切層的頂視圖。圖7是根據(jù)本發(fā)明的實施例涉及延伸存在的柵極剪切層的說明性步驟的流程圖。圖8是示出了根據(jù)本發(fā)明的實施例如何可以通過將有源驅(qū)動的柵極結(jié)構(gòu)選擇性地剪切為較小的片段而減少泄漏電流的圖示。圖9是示出了根據(jù)本發(fā)明的實施例如何可以通過剪切選擇的導(dǎo)電柵極結(jié)構(gòu)將未使用的邏輯電路從有源邏輯電路去耦的圖示。
具體實施例方式本發(fā)明涉及晶體管，例如金屬氧化物半導(dǎo)體晶體管。金屬氧化物半導(dǎo)體晶體管，例如η溝道晶體管和P溝道晶體管在半導(dǎo)體襯底上形成。每個晶體管可以包括一對源極-漏極區(qū)域，其由溝道區(qū)域分隔。導(dǎo)電的柵極結(jié)構(gòu)可以在溝道區(qū)域上形成。介電層可以插入在導(dǎo)電柵極結(jié)構(gòu)和溝道區(qū)域中的襯底的表面之間。通常理想的是靠近彼此形成晶體管，以努力保存管芯區(qū)域并減少制造成本。在現(xiàn)代的互補型金屬氧化物半導(dǎo)體(CMOS)制造工藝中，一些晶體管可以形成為足夠靠近，以致在相鄰晶體管之間產(chǎn)生不期望的泄漏電流。例如，考慮第一晶體管鄰近相鄰的第二晶體管形成的情況。具體地，第一晶體管可以在阱區(qū)中形成，該阱區(qū)定位為緊鄰第二晶體管的柵極結(jié)構(gòu)。如果第一晶體管的阱區(qū)和第二晶體管的柵極結(jié)構(gòu)均被偏置，使得產(chǎn)生大的電壓差，則大量的泄漏電流可以從第二晶體管的柵極結(jié)構(gòu)流到第一晶體管的阱區(qū)中。以這種方式產(chǎn)生的晶體管間的泄漏電流可以消耗難以接受量的電力。因此，可能期望的是能夠識別并糾正集成電路上的這種潛在的泄漏區(qū)域。根據(jù)本發(fā)明的實施例的金屬氧化物半導(dǎo)體(MOS)晶體管可以用于任何合適類型的集成電路上。使用晶體管的集成電路包括可編程邏輯器件集成電路、微處理器、邏輯電路、模擬電路、專用集成電路、存儲器、數(shù)字信號處理器、模數(shù)轉(zhuǎn)換器電路和數(shù)模轉(zhuǎn)換器電路等。圖1是在半導(dǎo)體襯底14中形成的集成電路10的橫截面的側(cè)視圖。如圖1所示，晶體管例如η溝道晶體管12可以在襯底14上形成。晶體管12可以包括由相關(guān)聯(lián)的溝道區(qū)域21分隔的一對源極-漏極區(qū)域22 (例如，η+摻雜區(qū)域)。導(dǎo)電柵極結(jié)構(gòu)例如多晶硅柵極結(jié)構(gòu)18 (或者其他金屬柵極結(jié)構(gòu))可以在溝道區(qū)域21上形成。柵極介電層20 (有時稱為柵極氧化層)可以插入在柵極結(jié)構(gòu)18和溝道區(qū)域21中的襯底14的表面之間。柵極結(jié)構(gòu)18可以用作晶體管12的柵極端子(例如，柵極結(jié)構(gòu)18可以提供柵極電壓Vg)，而兩個源極-漏極區(qū)域22可以用作晶體管12的漏極和/或源極端子(例如，區(qū)域22可以接收漏極電壓Vd和源極電壓Vs)。當(dāng)涉及MOS晶體管時，術(shù)語“源極”和“漏極”有時可以交換使用。N溝道晶體管12可以在P阱30中形成(例如，稍微摻雜了 P型摻雜物的襯底中的區(qū)域)。晶體管12也可以包括基極(基體)分接區(qū)域(tap region)，例如p+分接區(qū)域24。區(qū)域24可以用作晶體管12的基極端子(例如，基極分接區(qū)域可以接收基極偏置電壓Vbtjdy)并且可以用來將η溝道晶體管12的P阱30偏置為任何期望的電壓水平。例如，電壓Vbtjdy可以等于Vs和Vd中的至少一個，可以低于Vs和Vd (以反向偏置晶體管12的基體)，并且可以被設(shè)置為大于Vs和Vd中的至少一個(以正向偏置晶體管12的基體)。在本發(fā)明的一個合適的實施例中，基體分接區(qū)域24可以接收用于反向偏置η溝道晶體管12的基極的負(fù)電壓。以這種方式反向基極偏置的η溝道晶體管12可以增大晶體管閾值電壓，其減少了晶體管12的亞閾值泄漏?？梢酝ㄟ^淺溝槽隔離(STI)結(jié)構(gòu)26將基極分接區(qū)域24從至少一個源極-漏極區(qū)域22中分離。通常，襯底14中不是源極-漏極區(qū)域22 (有時稱為擴散區(qū)或者氧化物界定區(qū))、晶體管溝道區(qū)域21或者基體分接區(qū)域24的區(qū)域可以被淺溝槽隔離結(jié)構(gòu)26占據(jù)。在圖1的示例中，晶體管12的阱區(qū)30可以形成為鄰近與相鄰晶體管相關(guān)聯(lián)的柵極結(jié)構(gòu)28。例如，柵極結(jié)構(gòu)28可以接收高柵極電壓Vg'。在Vg'等于正電源電壓并且Vbtjdy等于負(fù)偏置電壓的情況中，可以形成大電壓差(即，Vg'和Vbtjdy之間的差可以超過可承受的閾值水平)。在這樣的情況下，大量的泄漏電流可以從一個晶體管的柵極28流到另一個相鄰晶體管的負(fù)偏置的阱區(qū)30中(如虛線路徑32所示)。被有源偏置的柵極結(jié)構(gòu)28不需要是另一個晶體管的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)28也可以是在器件10上形成以確保在化學(xué)機械平面(CMP)拋光操作期間達到滿意的平面度的虛擬多晶娃(du_y polysilicon)結(jié)構(gòu)或者任何其他密度一致(density compliance)的結(jié)構(gòu)。通常,足夠靠近負(fù)偏置的講區(qū)30形成的任何有源驅(qū)動的導(dǎo)電結(jié)構(gòu)(無論其是否是晶體管的一部分)可能能夠產(chǎn)生不期望的泄漏電流。圖2是關(guān)于圖1描述的兩個鄰近晶體管的頂部布置圖。具體地，圖1是圖2中的電路沿著虛線40取得并且在方向41上觀察的橫截面?zhèn)纫晥D。如圖2所示，晶體管12的阱區(qū)30可以形成為與相鄰晶體管13的柵極結(jié)構(gòu)28相距距離Lsp。在這個示例中，阱區(qū)30可以反向偏置(例如，晶體管12的陰影的P阱可以提供有負(fù)基極偏置電壓)。如果間距Lsp低于預(yù)定的閾值，則在反向偏置的阱區(qū)30和有源驅(qū)動的柵極結(jié)構(gòu)28的對應(yīng)部分之間可以產(chǎn)生泄漏電流。例如，如果Lsp超過預(yù)定的閾值，則能夠在柵極28和阱區(qū)30之間流動的任何泄漏均是可接受的。然而，如果Lsp低于預(yù)定的閾值，則柵極28和阱區(qū)30之間的泄漏可以超過可承受的水平。降低這種類型的晶體管間泄漏的一個途徑是將兩個晶體管放置得彼此更加遠(yuǎn)離。將兩個晶體管放置得更加遠(yuǎn)離僅為了確保Lsp滿足設(shè)計準(zhǔn)則(即，使得Lsp高于或者等于預(yù)定的閾值)并非總是可行的或者期望的。處理這一設(shè)計約束而不物理地變動晶體管的位置的方式是將相鄰柵極結(jié)構(gòu)28剪切為較小的片段，使得產(chǎn)生的面對著反向偏置的阱區(qū)30的片段不再接收偏置電壓。例如，柵極結(jié)構(gòu)28可以被分段剪切為至少兩個分離的部分，如虛線42所示。第一切斷的片段可以是懸浮的，而第二切斷的片段仍然可以是有源驅(qū)動的(例如，以這種方式剪切多晶硅柵極應(yīng)該不會影響晶體管操作)。由于切斷結(jié)構(gòu)28，減小了負(fù)偏置的阱區(qū)30和浮柵片段之間的電壓差，從而減小了泄漏。可以用計算機輔助設(shè)計工具，例如圖3中顯示的說明性的計算機輔助設(shè)計(CAD)工具來設(shè)計器件10。器件10可以包括邏輯電路、輸入輸出電路、電源電路和其他數(shù)字/模擬電路?？梢栽谟嬎阍O(shè)備(例如，個人計算機)上實現(xiàn)設(shè)計工具62，并且該設(shè)計工具62可以用來識別器件10上的潛在的泄漏區(qū)域。設(shè)計工藝通常從邏輯電路功能規(guī)范的編制開始。集成電路設(shè)計者能夠使用設(shè)計和約束輸入工具64指定期望的電路應(yīng)該如何發(fā)揮作用。設(shè)計和約束輸入工具64可以包括工具，例如設(shè)計和約束輸入輔助66和設(shè)計編輯器68。設(shè)計和約束輸入輔助，例如輔助66，可以用來幫助設(shè)計者從現(xiàn)有的設(shè)計庫中定位期望的設(shè)計，并可以給設(shè)計者提供計算機輔助支持以輸入(指定)期望的設(shè)計。舉例來說，設(shè)計和約束輸入輔助66可以用來為使用者提供選項的屏幕。使用者可以點擊屏幕上的選項以選擇被設(shè)計的電路是否應(yīng)該具有特定的特征。設(shè)計編輯器68可以用來輸入設(shè)計(例如，通過輸入多行硬件描述語言代碼)，可以用來編輯從庫中獲得的設(shè)計(例如，使用設(shè)計和約束輸入輔助)，或者能夠幫助使用者選擇和編輯適當(dāng)?shù)念A(yù)先封裝的代碼/設(shè)計。如果期望，設(shè)計和約束輸入工具64可以允許設(shè)計者使用硬件描述語言例如Verilog硬件描述語言(HDL)或者超高速集成電路硬件描述語言(VHDL)提供邏輯設(shè)計。邏輯電路的設(shè)計者能夠通過以編輯器68寫入硬件描述語言代碼而輸入邏輯設(shè)計。如果期望，代碼塊可以從用戶維護的庫或者商業(yè)庫中輸入。在使用設(shè)計和約束輸入工具64輸入設(shè)計后,行為仿真工具72可以用來仿真設(shè)計的功能特性。如果設(shè)計的功能特性不完整或者不正確，則設(shè)計者可以使用設(shè)計和約束輸入工具64對設(shè)計做出改變。在使用工具74執(zhí)行合成操作之前，可以使用行為仿真工具72檢驗新設(shè)計的功能操作。如果需要，仿真工具例如工具72也可以用在設(shè)計流的其他階段(例如，邏輯合成之后)。行為仿真工具72的輸出可以以任何合適的格式(例如，真值表、時序圖等)提供給邏輯設(shè)計者。—旦確定了邏輯設(shè)計的功能操作是滿意的，則邏輯合成和優(yōu)化工具74可以用來實施特定集成電路中(即，在特定的可編程集成電路產(chǎn)品或者同族產(chǎn)品的邏輯和互聯(lián)資源中)的邏輯設(shè)計。在基于由邏輯設(shè)計者使用工具64輸入的邏輯設(shè)計數(shù)據(jù)和約束數(shù)據(jù)的邏輯設(shè)計中，工具74試圖通過進行適當(dāng)?shù)挠布x擇以實現(xiàn)不同的邏輯功能，從而優(yōu)化所述設(shè)計。使用工具74完成邏輯合成和優(yōu)化后，放置和路由工具76可以用來執(zhí)行物理設(shè)計步驟(布置合成操作)。放置和路由工具76用來確定如何將用于每個邏輯功能的電路放置在器件10內(nèi)。例如，如果兩個計數(shù)器彼此相互作用，則放置和路由工具76可以使這些計數(shù)器定位在集成電路上的鄰近邏輯區(qū)域中，以使互聯(lián)延遲最小化。對于給定的集成電路，放置和路由工具76產(chǎn)生邏輯設(shè)計的有序并且有效的實施方式。在使用放置和路由工具76產(chǎn)生器件10中期望的邏輯設(shè)計的實施方式之后，可以使用分析工具78分析和測試設(shè)計的實施方式。設(shè)計工具62可以用來識別器件10上能夠潛在地遭受泄漏問題的區(qū)域。例如，設(shè)計工具62可以用來識別器件10上所有反向偏置的阱區(qū)，從而識別器件10上所有有源驅(qū)動的柵極結(jié)構(gòu)，并且確定有源驅(qū)動的柵極結(jié)構(gòu)中的任意一個是否被放置得過于靠近被識別的阱區(qū)中的任意一個。圖4是示出了應(yīng)該使用存在的柵極剪切層剪切導(dǎo)電柵極結(jié)構(gòu)的實例的頂部布置圖。如圖4所示，集成電路10可以包括晶體管102、104、106和107。晶體管102可以具有柵極結(jié)構(gòu)108A，而晶體管104可以具有柵極結(jié)構(gòu)108B。柵極結(jié)構(gòu)108A和108B不應(yīng)該是電連接的。然而，在柵極結(jié)構(gòu)108A和108B的形成過程中，連續(xù)的柵極結(jié)構(gòu)108可以布置在與晶體管102和104相關(guān)聯(lián)的擴散區(qū)上。然后設(shè)計工具62可以用來指定移除層，例如柵極剪切層120 (有時稱為剪切多晶硅(CPO)層)。剪切層120用來確保在制作工藝中，柵極結(jié)構(gòu)108將被切斷為相應(yīng)的片段108A和108B。柵極剪切層120可以是某種類型的掩蔽層，其是在制作工藝的中間步驟期間在器件10上臨時形成的(例如，以識別應(yīng)該被剪切或者蝕刻的柵極結(jié)構(gòu)的部分)并且可以在器件10被封裝和運送給顧客之前被移除。
名義上，晶體管106可以具有連續(xù)的柵極結(jié)構(gòu)110，并且晶體管107可以具有柵極結(jié)構(gòu)100。設(shè)計工具62可以識別晶體管107具有反向偏置的阱區(qū)30，并且晶體管106的柵極結(jié)構(gòu)110被有源驅(qū)動到一定的正電壓水平。設(shè)計工具62能夠進一步計算出阱區(qū)30和柵極結(jié)構(gòu)110之間的距離Lsp。在圖4的示例中，間距Lsp可以小于預(yù)定的閾值間距。然后設(shè)計工具62可以用來定位存在的柵極剪切層120并且進一步延伸柵極剪切層120 (例如，參見延伸物122)，使得晶體管106的柵極結(jié)構(gòu)110將被剪切為兩個分離的片段IIOA和110B。柵極片段IlOB仍然可以是有源驅(qū)動的，所以晶體管106的功能性不會受到影響。然而，柵極片段IlOA將不再被偏置到正電壓水平(假定柵極觸點被定位在沿著片段IlOB而不沿著片段IlOA的某處)。結(jié)果，充分消除了晶體管107的區(qū)域30和晶體管106的柵極結(jié)構(gòu)110之間已經(jīng)存在的(延伸柵極剪切層之前)任何潛在泄漏。圖4的示例僅僅顯示了其中導(dǎo)電柵極結(jié)構(gòu)能夠被剪切的一個說明性的電路配置并且不用來限制本發(fā)明的保護范圍。圖5是根據(jù)本發(fā)明的實施例的涉及識別待剪切的柵極結(jié)構(gòu)的說明性步驟的流程圖。在步驟300中，設(shè)計工具62可以在器件10上執(zhí)行晶體管的初始放置和路由。在步驟302，設(shè)計工具62可以用來識別所有有源驅(qū)動的阱區(qū)(例如，有源驅(qū)動的所有P阱區(qū))。對于步驟302中識別的阱區(qū)中的每一個，設(shè)計工具62可以用來檢驗其偏置水平是否為負(fù)(步驟304)。例如，“高電壓”(HV)阱區(qū)(例如，使用高于給定的正電源電壓水平的電壓偏置的阱)和“低電壓”(LV)阱區(qū)(例如，使用高于零伏特但是低于給定的正電源電壓的電壓偏置的阱)可以被丟棄，而“負(fù)電壓”(NV)阱區(qū)(例如使用低于零伏特并且高于-0.5V的電壓偏置的阱)和“超負(fù)電壓”(VNV)阱區(qū)(例如，使用低于-0.5V的電壓偏置的阱)可以存儲用于進一步的處理。在步驟306，可以通過聚集在步驟304期間沒有丟棄的所有被存儲的阱區(qū)而獲得潛在泄漏阱區(qū)的集合。給定的正電源電壓可以等于1.2V (作為一個示例)。作為參考，用來給器件10上大多數(shù)邏輯電路供電的額定或者核心正電源電壓可以等于0.85V。步驟308、310和312可以與步驟302、304和306同時執(zhí)行。在步驟308中，設(shè)計工具62可以用來識別所有有源驅(qū)動的多晶硅柵極結(jié)構(gòu)(例如，工具62可以用來識別所有非浮柵)。對于步驟308中識別的柵極結(jié)構(gòu)中的每一個，設(shè)計工具62可以用來檢驗其柵極偏置水平是否是正的(步驟310)。例如，NV柵極結(jié)構(gòu)(例如，使用低于零伏特并且高于-0.5V的電壓偏置的柵極結(jié)構(gòu))和VNV柵極結(jié)構(gòu)(例如，使用低于-0.5V的電壓偏置的柵極結(jié)構(gòu))可以被丟棄，而LV柵極結(jié)構(gòu)(例如，使用高于零伏特并且低于1.2V的電壓偏置的柵極結(jié)構(gòu))、HV柵極結(jié)構(gòu)(例如，使用高于1.2V的電壓偏置的柵極結(jié)構(gòu))和“無標(biāo)志”(匪)的柵極結(jié)構(gòu)(例如，可以使用額定正電源電壓或者其他可能的電壓水平偏置的柵極結(jié)構(gòu))可以被存儲以用于進一步的處理。在步驟312中，可以通過聚集步驟310期間沒有被丟棄的所有有源驅(qū)動的柵極結(jié)構(gòu)而獲得潛在泄漏的柵極結(jié)構(gòu)的集合。在步驟314中，阱可以從所述潛在泄漏的阱區(qū)的集合中選擇(即，步驟306中獲得的集合)，而柵極可以從所述潛在泄漏的柵極結(jié)構(gòu)的集合中選擇(即，步驟312中獲得的集合)。在步驟316中，設(shè)計工具62可以用來檢驗所選擇的阱區(qū)和所選擇的柵極結(jié)構(gòu)之間的距離Lsp是否小于預(yù)定的閾值。如果Lsp大于預(yù)定的閾值，則選擇的阱-柵極對滿足設(shè)計準(zhǔn)則。如果Lsp小于預(yù)定的閾值，則可以標(biāo)記當(dāng)前選擇的柵極結(jié)構(gòu)(步驟318)。處理可以返回到步驟314以檢驗新的阱-柵極組合，如路徑319所示。步驟314和步驟316可以被疊代，直到檢驗到所有可能的阱-柵極組合。一旦識別(標(biāo)記)了器件10上的有問題區(qū)域，則設(shè)計工具62可以用來延伸存在的柵極剪切層以使?jié)撛诘男孤〇艠O結(jié)構(gòu)懸浮。圖6顯示了圖4中的更具體的部分以說明存在的柵極剪切層如何可以被延伸以將相鄰的柵極結(jié)構(gòu)剪切為多個片段。如結(jié)合圖4所描述的，晶體管107的阱區(qū)30可以形成為不可接受地靠近有源驅(qū)動的柵極結(jié)構(gòu)110(例如，柵極結(jié)構(gòu)110被標(biāo)記為潛在的泄漏源)。柵極結(jié)構(gòu)110可以被選擇作為待剪切的候選柵極結(jié)構(gòu)(例如，參見圖7的步驟400)。在步驟402中，設(shè)計工具62能夠識別柵極剪切層，其形成在標(biāo)記的柵極結(jié)構(gòu)110的附近(參見圖6，與柵極110相鄰的相關(guān)聯(lián)的剪切多晶硅層120)。在步驟404中，設(shè)計工具62可以識別最接近相關(guān)聯(lián)的柵極剪切層120的標(biāo)記的柵極結(jié)構(gòu)110的第一邊緣(見圖6中的邊緣202)。在步驟406中，設(shè)計工具62可以識別與第一邊緣相對的標(biāo)記的柵極結(jié)構(gòu)110的第二邊緣(見圖6中的邊緣204)。在步驟408中，設(shè)計工具62可以用來計算由第一邊緣和第二邊緣描繪的第一區(qū)域(例如，見圖6中的陰影區(qū)域206，其長度等于柵極結(jié)構(gòu)110的柵極長度)。在步驟410中，如箭頭210所示，第一區(qū)域可以沿其長度向外擴大，以形成第二伸長區(qū)域208。在步驟412中，設(shè)計工具62然后可以用來填充位于柵極剪切層120和擴大的區(qū)域208之間的剩余區(qū)域(見圖6中的間隙區(qū)域212)。在步驟414中，設(shè)計工具62可以將柵極剪切層120延伸以覆蓋區(qū)域208和212，并且可以給產(chǎn)生的柵極片段分配新的數(shù)據(jù)類型。通常，每種類型的集成電路結(jié)構(gòu)具有各自的數(shù)據(jù)層標(biāo)識符。例如，多晶硅柵極結(jié)構(gòu)、η阱、P阱、ρ+擴散區(qū)、η+擴散區(qū)、淺溝槽隔離結(jié)構(gòu)、金屬路由路徑、虛擬接口適配器和其他集成電路結(jié)構(gòu)中的每一個均可以具有唯一的數(shù)據(jù)層標(biāo)識符。給定數(shù)據(jù)層標(biāo)識符的集成電路結(jié)構(gòu)可以進一步歸類為各自的數(shù)據(jù)類型。例如，作為晶體管一部分的多晶硅柵極結(jié)構(gòu)可以具有第一數(shù)據(jù)類型，而僅形成以用于密度一致目的并且不是晶體管的一部分的虛擬多晶硅結(jié)構(gòu)可以具有第二數(shù)據(jù)類型。在圖6的示例中，浮柵片段IlOA可以被分配第三數(shù)據(jù)類型，其不同于第一數(shù)據(jù)類型和第二數(shù)據(jù)類型，而仍為有源驅(qū)動的切斷的柵極片段IlOB可以被分配第四數(shù)據(jù)類型，其不同于第一、第二和第三數(shù)據(jù)類型。數(shù)據(jù)層和數(shù)據(jù)類型信息可以使用設(shè)計工具62分配并且可以在集成電路制造過程中使用以幫助闡明每個結(jié)構(gòu)形成的順序。接著是步驟414，如路徑416所示，處理可以返回到步驟400，以剪切在步驟318期間標(biāo)記的額外的多晶硅柵極結(jié)構(gòu)。圖5和圖7的步驟僅僅是說明性的，并且不用來限制本發(fā)明的保護范圍。如果需要，可以使用識別潛在泄漏區(qū)域的其他方法以及剪切導(dǎo)電柵極結(jié)構(gòu)的其他途徑。圖8是泄漏電流Ileak (例如圖1中顯示的泄漏電流32)相對于電壓Vg'和電壓Vbody之間的電壓差的圖示，其中電壓Vg'用來驅(qū)動第一晶體管的柵極，電壓Vbtjdy用來偏置與第二晶體管相關(guān)聯(lián)的阱區(qū)，所述第二晶體管形成為充分靠近第一晶體管。該電壓差在這里可以稱為Vstass (BP, Vstress等于Vgi減去Vbmly)。曲線250顯示如果Vstass超過閾值擊穿電壓Vbd，那么泄漏電流會如何明顯增大。如果Vstass小于VBD，Ileak可以表現(xiàn)出低泄漏電流Itjff(例如，小于0.1mA)。然而，如果Vstress增加超過VBD，則Ileak可以增加為大于十倍的1。《，其可以消耗不希望量的電力。擊穿電壓Vbd可以等于1.2V(作為一個示例)。標(biāo)記形成為過于靠近反向偏置的阱區(qū)的潛在有問題的柵極結(jié)構(gòu)以及剪切相關(guān)聯(lián)的柵極結(jié)構(gòu)可以有助于將產(chǎn)生的柵極片段的Vstoss減少到小于VBD，從而大量地減少泄漏電流和功耗。這里描述的使用正電源電壓驅(qū)動η溝道晶體管的ρ阱和柵極結(jié)構(gòu)的示例僅僅是說明性的，并不用來限制本發(fā)明的保護范圍。如果需要，設(shè)計工具62可以用來識別反向偏置的ρ溝道晶體管的部分、使用負(fù)電壓有源驅(qū)動的柵極結(jié)構(gòu)或者形成為彼此靠近使得兩者之間的大電壓差能夠?qū)е麓罅康男孤┖涂煽繂栴}的其他集成結(jié)構(gòu)。通常，這種識別特定的待剪切的柵極結(jié)構(gòu)組以及將至少部分被識別的柵極結(jié)構(gòu)分段的工藝還可以用在可編程集成電路中。如圖9所示，可編程集成電路10可以包括多個邏輯門，例如反相器(例如，反相器352、354和362)、傳輸晶體管(例如，傳輸門356和358)和其他邏輯電路。取決于使用者選擇的功能，部分邏輯電路可以是有源的，而部分邏輯電路在使用中不需要切換。在圖9的示例中，電路部分350可以是無源的。停用無源邏輯電路的一種方式是切斷其柵極端子，使得其不再被供電或者使得其不再連接到有源電路。例如，邏輯反相電路362可以具有被切斷的柵極端子(如標(biāo)記370所示)，使得其不再耦合到其他操作電路。類似地，傳輸晶體管，例如傳輸晶體管358可以具有被切斷的柵極端子(如標(biāo)記371所示)，使得其可以不再使用由配置隨機存取存儲器單元360提供的使用者供應(yīng)的配置數(shù)據(jù)位來控制。有源電路例如反相器352和354以及傳輸晶體管356可以具有完整的柵極端子，并且可以串聯(lián)耦合或者以任何期望的電路路由配置耦合，以提供期望的功能。使用設(shè)計工具62可以類似地執(zhí)行無源柵極和有源柵極的柵極端子的識別以及識別哪個是待剪切的柵極結(jié)構(gòu)的工藝。額外的實施例:額外的實施例1.一種使用在計算設(shè)備上實施的集成電路設(shè)計工具設(shè)計集成電路的方法，包括:利用在計算設(shè)備上實施的集成電路設(shè)計工具，識別與集成電路上的第一晶體管相關(guān)聯(lián)的至少一個晶體管阱區(qū)；利用在計算設(shè)備上實施的集成電路設(shè)計工具，識別與集成電路上的第二晶體管相關(guān)聯(lián)的至少一個晶體管柵極結(jié)構(gòu)；利用在計算設(shè)備上實施的集成電路設(shè)計工具，計算分隔晶體管阱區(qū)和晶體管柵極結(jié)構(gòu)的距離；以及利用在計算設(shè)備上實施的集成電路設(shè)計工具，基于計算的距離確定晶體管柵極結(jié)構(gòu)是否應(yīng)該被剪切為多個片段。額外的實施例2.根據(jù)在額外的實施例1中定義的方法，其中識別至少一個晶體管阱區(qū)包括識別被設(shè)計為反向偏置的至少一個晶體管阱區(qū)。額外的實施例3.根據(jù)在額外的實施例1中定義的方法，其中集成電路設(shè)計為被供給高電源電壓和低電源電壓，并且其中識別至少一個晶體管阱區(qū)包括識別設(shè)計為接收低于低電源電壓的電壓的至少一個晶體管阱區(qū)。額外的實施例4.根據(jù)在額外的實施例1中定義的方法，其中識別至少一個晶體管柵極結(jié)構(gòu)包括識別被設(shè)計為有源偏置的至少一個晶體管柵極結(jié)構(gòu)。額外的實施例5.根據(jù)在額外的實施例1中定義的方法，其中集成電路設(shè)計為被供給高電源電壓和低電源電壓，并且其中識別至少一個晶體管柵極結(jié)構(gòu)包括識別被設(shè)計為接收高于低電源電壓的電壓的至少一個晶體管柵極結(jié)構(gòu)。額外的實施例6.根據(jù)在額外的實施例1中定義的方法，進一步包括:響應(yīng)于確定計算的距離大于預(yù)定的閾值，將晶體管柵極結(jié)構(gòu)記錄為滿意的設(shè)計準(zhǔn)則。額外的實施例7.根據(jù)在額外的實施例6中定義的方法，進一步包括:響應(yīng)于確定計算的距離小于預(yù)定的閾值，將晶體管柵極結(jié)構(gòu)記錄為失敗的設(shè)計準(zhǔn)則。額外的實施例8.根據(jù)在額外的實施例5中定義的方法，進一步包括:識別集成電路上存在的柵極剪切層，其中柵極剪切層用來指定集成電路上應(yīng)該不具有晶體管柵極結(jié)構(gòu)的部分。額外的實施例9.根據(jù)在額外的實施例8中定義的方法，進一步包括:延伸柵極剪切層以進一步指定將至少一個晶體管柵極結(jié)構(gòu)剪切為至少第一片段和第二片段，其中第一片段和第二片段中的至少一個被設(shè)計為不再接收高于低電源電壓的電壓。額外的實施例10.—種使用在計算設(shè)備上實施的集成電路設(shè)計工具設(shè)計集成電路的方法，包括:利用在計算設(shè)備上實施的集成電路設(shè)計工具，將集成電路上的晶體管柵極結(jié)構(gòu)識別為潛在的泄漏源；以及利用在計算設(shè)備上實施的集成電路設(shè)計工具，識別晶體管柵極結(jié)構(gòu)附近的存在的柵極剪切層，其中所述柵極剪切層用來指定在集成電路制造工藝期間應(yīng)該被剪切的晶體管柵極結(jié)構(gòu)的位置。額外的實施例11.根據(jù)在額外的實施例10中定義的方法，進一步包括:通過延伸存在的柵極剪切層以剪切晶體管柵極結(jié)構(gòu)來減少晶體管柵極結(jié)構(gòu)和相鄰晶體管阱區(qū)之間的泄漏，其中晶體管柵極結(jié)構(gòu)和相鄰的晶體管阱區(qū)中的每一個均屬于集成電路上各自的晶體管。額外的實施例12.根據(jù)在額外的實施例11中定義的方法，其中延伸存在的柵極剪切層以剪切被識別的晶體管柵極結(jié)構(gòu)包括延伸所述存在的柵極剪切層以將被識別的晶體管柵極結(jié)構(gòu)剪切為接收偏置電壓的第一片段和不接收任何偏置電壓的第二片段。額外的實施例13.根據(jù)在額外的實施例11中定義的方法，其中延伸所述存在的柵極剪切層包括:識別沿晶體管柵極結(jié)構(gòu)的第一邊緣，其最靠近柵極剪切層；以及識別沿晶體管柵極結(jié)構(gòu)的第二邊緣，其與第一邊緣相對。額外的實施例14.根據(jù)在額外的實施例13中定義的方法，其中延伸存在的柵極剪切層進一步包括:計算由第一邊緣和第二邊緣限定的晶體管柵極結(jié)構(gòu)內(nèi)的第一區(qū)域，其中第一區(qū)域的長度被設(shè)計為等于與晶體管柵極結(jié)構(gòu)相關(guān)聯(lián)的柵極長度。額外的實施例15.根據(jù)在額外的實施例14中定義的方法，其中延伸存在的柵極剪切層進一步包括:沿所述第一區(qū)域的長度向外擴大第一區(qū)域；計算插入在擴大的第一區(qū)域和存在的柵極剪切層之間的第二區(qū)域；以及延伸存在的柵極剪切層以覆蓋第一區(qū)域和第二區(qū)域。額外的實施例16.—種形成集成電路的方法，包括:形成晶體管阱區(qū)；形成晶體管柵極結(jié)構(gòu)；以及通過將晶體管柵極結(jié)構(gòu)剪切為多個片段而減少晶體管阱區(qū)和晶體管柵極結(jié)構(gòu)之間的泄漏。額外的實施例17.根據(jù)在額外的實施例16中定義的方法，其中晶體管阱區(qū)包括反向偏置的P阱，并且其中晶體管柵極結(jié)構(gòu)被有源驅(qū)動到高電壓水平。額外的實施例18.根據(jù)在額外的實施例16中定義的方法，其中晶體管阱區(qū)包括反向偏置的η阱，并且其中晶體管柵極結(jié)構(gòu)被有源驅(qū)動到低電壓水平。額外的實施例19.根據(jù)在額外的實施例16中定義的方法，其中晶體管柵極結(jié)構(gòu)最初接收偏置電壓，并且其中將晶體管柵極結(jié)構(gòu)剪切為多個片段包括將晶體管柵極結(jié)構(gòu)剪切為接收偏置電壓的第一片段和不再接收偏置電壓的第二片段。額外的實施例20.根據(jù)在額外的實施例16中定義的方法，其中將晶體管柵極結(jié)構(gòu)剪切為多個片段包括蝕刻掉部分晶體管柵極結(jié)構(gòu)。上述實施例僅僅是說明本發(fā)明的原理，并且本領(lǐng)域技術(shù)人員能夠做出各種修改而不背離本發(fā)明的保護范圍和精神。上述實施例可以單獨實施或者以任何組合實施。
權(quán)利要求
1.一種使用在計算設(shè)備上實施的集成電路設(shè)計工具設(shè)計集成電路的方法，該方法包括: 利用在所述計算設(shè)備上實施的所述集成電路設(shè)計工具，識別與所述集成電路上的第一晶體管相關(guān)聯(lián)的至少一個晶體管阱區(qū)； 利用在所述計算設(shè)備上實施的所述集成電路設(shè)計工具，識別與所述集成電路上的第二晶體管相關(guān)聯(lián)的至少一個晶體管柵極結(jié)構(gòu)； 利用在所述計算設(shè)備上實施的所述集成電路設(shè)計工具，計算分隔所述晶體管阱區(qū)和所述晶體管柵極結(jié)構(gòu)的距離；以及 利用在所述計算設(shè)備上實施的所述集成電路設(shè)計工具，基于計算的距離確定所述晶體管柵極結(jié)構(gòu)是否應(yīng)該被剪切為多個片段。
2.如權(quán)利要求1所述的方法，其中識別所述至少一個晶體管阱區(qū)包括識別被設(shè)計為反向偏置的至少一個晶體管阱區(qū)。
3.如權(quán)利要求1所述的方法，其中所述集成電路設(shè)計為被供給高電源電壓和低電源電壓，并且其中識別所述至少一個晶體管阱區(qū)包括識別被設(shè)計為接收低于所述低電源電壓的電壓的至少一個晶體管阱區(qū)。
4.如權(quán)利要求1所述的方法，其中識別所述至少一個晶體管柵極結(jié)構(gòu)包括識別被設(shè)計為有源偏置的至少一個晶體管柵極結(jié)構(gòu)。
5.如權(quán)利要求1所述的方法，其中所述集成電路設(shè)計為被供給高電源電壓和低電源電壓，并且其中識別所述至少一個晶體管柵極結(jié)構(gòu)包括識別被設(shè)計為接收高于所述低電源電壓的電壓的至少一個晶體管柵極結(jié)構(gòu)。
6.如權(quán)利要求1所述的方法，進一步包括: 響應(yīng)于確定所述計算的距離大于預(yù)定的閾值，將所述晶體管柵極結(jié)構(gòu)記錄為滿意的設(shè)計準(zhǔn)則。
7.如權(quán)利要求6所述的方法，進一步包括: 響應(yīng)于確定所述計算的距離小于所述預(yù)定的閾值，將所述晶體管柵極結(jié)構(gòu)記錄為失敗的設(shè)計準(zhǔn)則。
8.如權(quán)利要求5所述的方法，進一步包括: 識別所述集成電路上存在的柵極剪切層，其中所述柵極剪切層用來指定所述集成電路上應(yīng)該不具有晶體管柵極結(jié)構(gòu)的部分。
9.如權(quán)利要求8所述的方法，進一步包括: 延伸所述柵極剪切層以進一步指定將所述至少一個晶體管柵極結(jié)構(gòu)剪切為至少第一片段和第二片段，其中所述第一片段和所述第二片段中的至少一個被設(shè)計為不再接收高于所述低電源電壓的電壓。
10.一種使用在計算設(shè)備上實施的集成電路設(shè)計工具設(shè)計集成電路的方法，該方法包括: 利用在所述計算設(shè)備上實施的所述集成電路設(shè)計工具，將所述集成電路上的晶體管柵極結(jié)構(gòu)識別為潛在的泄漏源；以及 利用在所述計算設(shè)備上實施的所述集成電路設(shè)計工具，識別所述晶體管柵極結(jié)構(gòu)附近存在的柵極剪切層，其中所述柵極剪切層用來指定在集成電路制造工藝期間晶體管柵極結(jié)構(gòu)應(yīng)該被剪切的位置。
11.如權(quán)利要求10所述的方法，進一步包括: 通過延伸所述存在的柵極剪切層以剪切所述晶體管柵極結(jié)構(gòu)而減少所述晶體管柵極結(jié)構(gòu)和相鄰晶體管阱區(qū)之間的泄漏，其中所述晶體管柵極結(jié)構(gòu)和每個所述相鄰晶體管阱區(qū)均屬于所述集成電路上的相應(yīng)的晶體管。
12.如權(quán)利要求11所述的方法，其中延伸所述存在的柵極剪切層以剪切被識別的晶體管柵極結(jié)構(gòu)包括延伸所述存在的柵極剪切層以將所述被識別的晶體管柵極結(jié)構(gòu)剪切為接收偏置電壓的第一片段和不接收任何偏置電壓的第二片段。
13.如權(quán)利要求11所述的方法，其中延伸所述存在的柵極剪切層包括: 識別沿所述晶體管柵極結(jié)構(gòu)的第一邊緣，該第一邊緣最靠近所述柵極剪切層；以及 識別沿所述晶體管柵極結(jié)構(gòu)的第二邊緣，該第二邊緣與所述第一邊緣相對。
14.如權(quán)利要求13所述的方法，其中延伸所述存在的柵極剪切層進一步包括: 計算由所述第一邊緣和所述第二邊緣限定的所述晶體管柵極結(jié)構(gòu)內(nèi)的第一區(qū)域，其中所述第一區(qū)域的長度被設(shè)計為等于與所述晶體管柵極結(jié)構(gòu)相關(guān)聯(lián)的柵極長度。
15.如權(quán)利要求14所述的方法，其中延伸所述存在的柵極剪切層進一步包括: 沿所述第一區(qū)域的長度向外擴大所述第一區(qū)域； 計算插入在擴大的第一區(qū)域和所述存在的柵極剪切層之間的第二區(qū)域；以及 延伸所述存在的柵極剪切層以覆蓋所述第一區(qū)域和所述第二區(qū)域。
16.—種形成集成電路的方法，包括: 形成晶體管阱區(qū)； 形成晶體管柵極結(jié)構(gòu)；以及 通過將所述晶體管柵極結(jié)構(gòu)剪切為多個片段而減少所述晶體管阱區(qū)和所述晶體管柵極結(jié)構(gòu)之間的泄漏。
17.如權(quán)利要求16所述的方法，其中所述晶體管阱區(qū)包括反向偏置的P阱，并且其中所述晶體管柵極結(jié)構(gòu)被有源驅(qū)動到高電壓水平。
18.如權(quán)利要求16所述的方法，其中所述晶體管阱區(qū)包括反向偏置的η阱，并且其中所述晶體管柵極結(jié)構(gòu)被有源驅(qū)動到低電壓水平。
19.如權(quán)利要求16所述的方法，其中所述晶體管柵極結(jié)構(gòu)最初接收偏置電壓，并且其中將所述晶體管柵極結(jié)構(gòu)剪切為多個片段包括將所述晶體管柵極結(jié)構(gòu)剪切為接收所述偏置電壓的第一片段和不再接收所述偏置電壓的第二片段。
20.如權(quán)利要求16所述的方法，其中將晶體管柵極結(jié)構(gòu)剪切為多個片段包括蝕刻掉部分所述晶體管柵極結(jié)構(gòu)。
全文摘要
本發(fā)明提供了包括晶體管的集成電路。晶體管可以包括在相關(guān)聯(lián)的阱區(qū)上形成的柵極結(jié)構(gòu)。所述阱區(qū)可以被有源偏置并且可以用作基極端子。一個晶體管的阱區(qū)可以形成為與相鄰晶體管的柵極結(jié)構(gòu)鄰近。如果相鄰晶體管的柵極結(jié)構(gòu)和一個晶體管的阱區(qū)都是有源偏置的并且被放置為彼此靠近，則可以產(chǎn)生大量的泄漏。計算機輔助設(shè)計工具可以用來識別有源驅(qū)動的柵極端子和阱區(qū)并且可以用來確定每個柵極-阱對是否彼此間隔得足夠遠(yuǎn)。如果柵極-阱對過于靠近，則設(shè)計工具可以定位存在的柵極剪切層，并且延伸存在的柵極剪切層以剪切有源驅(qū)動的柵極結(jié)構(gòu)。
文檔編號H01L21/8242GK103178016SQ20121055909
公開日2013年6月26日 申請日期2012年12月20日 優(yōu)先權(quán)日2011年12月20日
發(fā)明者W-c·林, F·里克德, C·T·蘇, W·S·吳 申請人:阿爾特拉公司