專利名稱：分柵快閃存儲器及其形成方法
技術領域：
本發(fā)明涉及半導體領域，特別涉及分柵快閃存儲器及其形成方法。
背景技術：
在目前的半導體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型邏輯、存儲器和模擬電路，其中存儲器件在集成電路產(chǎn)品中占了相當大的比例，如RAM (隨機存儲器)、DRAM (動態(tài)隨機存儲器)、R0M(只讀存儲器)、EPR0M(可擦 除可編程只讀存儲器)、FLASH(快閃存儲器)和FRAM(鐵電存儲器)等。存儲器中的快閃存儲器的發(fā)展尤為迅速。它的主要特點是在不加電的情況下能長期保持存儲的信息，具有集成度高、較快的存取速度和易于擦除等多項優(yōu)點，因而在微機、自動化控制等多項領域得到了廣泛的應用。各種各樣的快閃存儲器中，基本分為兩種類型疊柵器件和分柵器件，疊柵器件具有浮柵和控制柵，其中，控制柵位于浮柵上方，制造疊柵器件的方法比制造分柵器件簡單，然而疊柵器件存在過擦除問題，該問題通常需要在擦除循環(huán)后進行驗證以將單元的閾值電壓保持在一個電壓范圍內(nèi)解決，增加了電路設計的復雜性。分柵結構的一個控制柵同時作為選擇晶體管(Selecttransistor),有效避免了過擦除效應，電路設計相對簡單。而且,相比疊柵結構，分柵結構利用源端熱電子注入進行編程，具有更高的編程效率，因而被廣泛應用在各類諸如智能卡、SIM卡、微控制器、手機等電子產(chǎn)品中。在公開號為CN1012909911A(
公開日2008年10月22日)的中國專利文獻中還能發(fā)現(xiàn)更多的分柵快閃存儲器的信息。圖1至圖7為現(xiàn)有的自對準分柵快閃存儲器的制作方法的剖面示意圖，參考圖1至圖7，現(xiàn)有的自對準分柵快閃存儲器的制作方法包括參考圖1，提供半導體襯底100，所述襯底半導體100上依次形成有氧化層101、浮柵層102 ;在所述浮柵層102上形成分立的介質(zhì)層103，所述分立的介質(zhì)層103所在的區(qū)域為字線區(qū)106。參考圖2和圖3，在所述介質(zhì)層103周圍形成側墻104 ;以側墻104為掩膜，刻蝕所述浮柵層102，氧化層101至半導體襯底100，形成溝槽，所述溝槽為源極線區(qū)105。參考圖3和圖4，形成源極線區(qū)105后，在源極線區(qū)105形成源極線107 ；參考圖4、圖5，形成源極線107后，去除介質(zhì)層103、介質(zhì)層103下面的浮柵層102、氧化層101至露出半導體襯底100，形成浮柵108及浮柵氧化層109。參考圖6，形成隧穿氧化層110，覆蓋半導體襯底100、浮柵氧化層109和浮柵108側壁、側墻104和源極線107表面。參考圖7，在字線區(qū)的隧穿氧化層110上形成字線111?，F(xiàn)有技術形成的自對準分柵快閃存儲器的擦除性能較差，擦除過程需要較高的擦除操作電壓，即，施加在字線上的電壓較高(> 12V)，因而需要較高的泵浦電壓，設計上需要占用較大的外圍電路的面積，從而使得擦除操作時的功耗也較高。
發(fā)明內(nèi)容
本發(fā)明要解決的技術問題是現(xiàn)有技術形成的自對準分柵快閃存儲器的擦除性能較差，擦除操作時的電壓，即施加在字線上的電壓較高，從而使得器件在擦除操作時的功耗較聞。為解決上述問題，本發(fā)明提供了一種分柵快閃存儲器的形成方法，所述方法包括提供半導體襯底，所述半導體襯底上依次形成有第一介質(zhì)層、浮柵層，在所述浮柵層上形成分立的第二介質(zhì)層，第二介質(zhì)層所在的區(qū)域為字線區(qū)；在所述第二介質(zhì)層周圍形成第一側墻，相鄰兩個第一側墻之間的區(qū)域為源極線區(qū)；
以第一側墻為掩膜，刻蝕所述浮柵層和第一介質(zhì)層至半導體襯底；在源極線區(qū)形成源極線；去除第二介質(zhì)層、及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層，形成浮柵和浮柵介質(zhì)層；在與字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層；形成隧穿介質(zhì)層，覆蓋半導體襯底、第三介質(zhì)層、浮柵、第一側墻和源極線表面；在字線區(qū)的隧穿介質(zhì)層上形成字線?？蛇x的，所述在與字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層的方法包括在半導體襯底和浮柵的側壁形成第三介質(zhì)層，所述浮柵側壁表面的第三介質(zhì)層的厚度大于在半導體襯底表面的第三介質(zhì)層的厚度；形成第三介質(zhì)層后，采用濕法腐蝕第三介質(zhì)層?？蛇x的，所述在半導體襯底和浮柵的側壁形成第三介質(zhì)層的形成方法為高溫氧化生長?？蛇x的，所述高溫氧化為快速氧化或者在高溫爐管中氧化?？蛇x的，所述第三介質(zhì)層的材料為氧化硅?？蛇x的，所述浮柵層為多晶硅，所述半導體襯底的表面為單晶硅?？蛇x的，所述濕法腐蝕第三介質(zhì)層的濕法腐蝕劑為稀釋的氫氟酸，所述氫氟酸與水的體積比為1: 200至1: 50?？蛇x的，所述第三介質(zhì)層的厚度為大于等于50埃且小于等于300埃。可選的，在源極線區(qū)形成源極線的方法包括在所述第二介質(zhì)層表面和源極線區(qū)形成源極線材料；去除源極線材料至第二介質(zhì)層，形成源極線。可選的，刻蝕步驟之后，在源極線區(qū)形成源極線的步驟之前還包括在源極線區(qū)的所述浮柵層及第一介質(zhì)層周圍形成第二側墻；以第一側墻和第二側墻為掩膜對源極線區(qū)的半導體襯底進行離子注入，形成源區(qū)?？蛇x的，所述去除第二介質(zhì)層、及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層，形成浮柵和浮柵介質(zhì)層的方法為
在所述源極線表面形成掩膜層；以所述掩膜層為掩膜干法刻蝕第二介質(zhì)層及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層至半導體襯底。另外，本發(fā)明還提供了一種分柵快閃存儲器，包括半導體襯底；位于所述半導體襯底上的浮柵結構，位于所述浮柵結構上的第一側墻，相鄰兩個浮柵結構、兩個第一側墻之間的區(qū)域為源極線區(qū)；相鄰兩個浮柵結構、兩個第一側墻與所述源極線區(qū)相對的一側為字線區(qū)；所述浮柵結構包括浮柵介質(zhì)層和位于浮柵介質(zhì)層上的浮柵；
介質(zhì)層，位于與所述字線區(qū)相鄰的浮柵側壁，所述介質(zhì)層的上表面低于所述浮柵的上表面；位于源極線區(qū)的源極線；隧穿介質(zhì)層，覆蓋半導體襯底、介質(zhì)層表面、浮柵、第一側墻表面和源極線表面；位于所述字線區(qū)上的隧穿介質(zhì)層為字線介質(zhì)層，及位于所述字線介質(zhì)層上的字線?？蛇x的，所述介質(zhì)層的厚度大于等于50埃且小于等于300埃?？蛇x的，所述介質(zhì)層的材料為氧化硅。與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點 在與所述字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層。第三介質(zhì)層增加了浮柵與字線之間距離，降低了浮柵與字線之間的電容，降低了浮柵與字線之間的耦合系數(shù)，從而提高了字線和浮柵之間的電壓差，提高了擦除電壓，進而提高了器件的擦除性能。另外，可以在確保擦除性能的前提下，一定程度地降低施加在字線上的電壓，從而降低了器件在擦除操作時的功耗。需要說明的是，在與所述字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層時，增加浮柵與字線之間的距離的同時，并沒有妨礙浮柵的頂部尖端的完全露出，保留了浮柵頂部尖端的局部電場增強效應，在通過降低耦合系統(tǒng)提高有效擦除電壓的情況下也不影響尖端放電效應。因此，本發(fā)明能確保擦除性能的提升，進而可以降低施加在字線上的電壓，從而降低了器件在擦除操作時的功耗。
圖1至圖7為現(xiàn)有的分柵快閃存儲器的制作方法的剖面示意圖；圖8為分柵快閃存儲器的擦除電壓與各耦合電容之間的關系示意圖；圖9是本發(fā)明一個實施例所提供的分柵快閃存儲器的制作方法的流程示意圖；圖10至圖20是本發(fā)明一個實施例所提供的分柵快閃存儲器的制作方法的剖面示意圖；圖21是本發(fā)明另一實施例的所提供的在浮柵上形成控制柵的分柵快閃存儲器的制作方法的剖面示意圖。
具體實施方式
參考圖7和圖8，當對現(xiàn)有的自對準分柵快閃存儲器進行數(shù)據(jù)擦除時，施加一高負偏壓于字線111，同時保持源極線107、相應的漏極(圖未示)和襯底接地或接近地電壓0V，電子可以從浮柵108被拉出，因此,浮柵通過Fowler-Nordheim (簡稱F-N)隧穿效應機制釋放其所積累的電子至字線111。發(fā)明人經(jīng)過研究發(fā)現(xiàn)自對準分柵快閃存儲器的擦除性能與擦除時字線與浮柵的電壓差V12有關，V12越高意味著字線與浮柵之間的電場越強，更容易發(fā)生F-N隧穿，因此V12越高，器件的擦除性能越高。字線與浮柵之間的稱合系數(shù)(coupling ratio)CR和V12有著如下的關系參考圖8，根據(jù)公式(I) =V12 = Vee-Vre，公式(2) VFG = Vee*CR，故得到=V12 =(1-CR) *Vee，其中V12等于字線111和浮柵108之間的電壓差；Vee為加在字線111上的高壓；VFe為浮柵108上的電壓。因此，只要降低字線111與浮柵108之間的耦合系數(shù)CR，就能夠提高字線111與浮柵108之間的電壓差，即所述V12。更進一步的，根據(jù)公式(3) :CR = C12/Ctot，其中C12為浮柵108和字線111之間的電容。Ctot是與浮柵相關的總電容，Cttrt = C12+CFe，其中Crc為浮柵108和半導體襯底100之間的電容。根據(jù)以上關系可得CR = l/(l+(CFe/C12))，CF(；是一個常量，因此，字線111與浮柵108之間的耦合系數(shù)CR與浮柵108和字線111之間的電容C12呈減函數(shù)關系，即，降低浮柵108和字線111之間的電容C12也就降低了浮柵和字線之間的耦合系數(shù)CR。更進一步的，根據(jù)公式⑷C12 = KA/S，其中K是介電常數(shù)，A是字線111與浮柵108之間的電容有效面積，S為浮柵108與字線111之間的距離，即隧穿氧化層的厚度。在實際器件開發(fā)中，一方面會根據(jù)工藝加工能力選擇盡可能小的浮柵高度，這樣盡可能地降低了字線111與浮柵108的電容有效面積A。另一方面，從公式上看，可以通過增加浮柵108與字線111之間的厚度S來降低浮柵108和字線111之間的電容C12，從而降低字線111與浮柵108之間的耦合系數(shù)CR。但簡單地加厚浮柵108和字線111間隧穿氧化層并不可行，因為會減弱浮柵頂部尖端處的局部電場增強效應，擦除性能可能不升反降。因此，要有一種方法，能局部增加浮柵和字線間隧穿氧化層的厚度，同時并不增加浮柵頂部尖端的隧穿氧化層，這樣才能真正提高擦除性能。綜上所述，發(fā)明人經(jīng)過研究，獲得了一種分柵快閃存儲器件的形成方法。圖9為本發(fā)明一個實施例的分柵快閃存儲器件的形成方法流程示意圖，圖10至圖20是本發(fā)明一個實施例的分柵快閃存儲器件的形成方法的實施例剖面結構示意圖。下面將圖10至圖20與圖9結合起來對分柵快閃存儲器件的形成方法進行詳細說明。首先，參考圖10，執(zhí)行圖9中的步驟S11，提供半導體襯底200，所述半導體襯底200上依次形成有第一介質(zhì)層201、浮柵層202，在所述浮柵層202上形成分立的第二介質(zhì)層203，第二介質(zhì)層203所在的區(qū)域為字線區(qū)306。所述半導體襯底200可以是硅襯底、鍺硅襯底、II1-V族元素化合物襯底、碳化硅襯底或其疊層結構，或絕緣體上硅結構，或金剛石襯底，或本領域技術人員公知的其他半導體材料襯底。需要說明的是半導體襯底200的表面為單晶硅。第一介質(zhì)層201,本實施例可以為氧化娃,厚度范圍為85埃 100埃,所述第一介質(zhì)層201的形成方法為本領域技術人員熟知技術，在此不在贅述。浮柵層202，本實施例可以為多晶硅，厚度范圍為200埃 1000埃，所述浮柵層202的形成方法為本領域技術人員熟知技術，在此不在贅述。
第二介質(zhì)層203，可以為氧化硅或者氮化硅，本實施例選擇氮化硅。所述第二介質(zhì)層203的厚度范圍為2500埃 5000埃。在所述第二介質(zhì)層上形成具有圖形的掩膜層，以所述具有圖形的掩膜層為掩膜干法刻蝕第二介質(zhì)層至浮柵層202，在浮柵層202上形成分立的第二介質(zhì)層203，第二介質(zhì)層203所在的區(qū)域為字線區(qū)306。參考圖11，執(zhí)行圖9中的步驟S12，在第二介質(zhì)層203的周圍形成第一側墻204，相鄰兩個第一側墻204之間的區(qū)域為源極線區(qū)305。本實施例中，所述第一側墻204的材料為氧化硅。在第二介質(zhì)層203的周圍形成第一側墻204的方法具體為采用沉積的方法在浮柵層202和第二介質(zhì)層203表面形成氧化硅層，然后回刻。參考圖12，執(zhí)行圖9中的步驟S13，以第一側墻204為掩膜，刻蝕所述浮柵層202和第一介質(zhì)層201至半導體襯底200。其中，刻蝕浮柵層202和第一介質(zhì)層201至半導體襯 底200的工藝為干法刻蝕。參考圖13至圖15，執(zhí)行圖9中的步驟S14，在源極線區(qū)305形成源極線207。具體形成方法為參考圖13，在源極線區(qū)305的所述浮柵層202及第一介質(zhì)層201周圍形成第二側墻212，第二側墻212的材料為氧化硅或氮化硅，第二側墻212的形成方法為本領域技術人員熟知技術，在此不再贅述。第二側墻212的作用為，在后續(xù)的對源極線區(qū)305的襯底進行離子注入時，保護源極線區(qū)305的第一介質(zhì)層201和浮柵層202不受損傷。形成第二側墻212后，以第一側墻204和第二側墻212為掩膜對源極線區(qū)305的襯底進行離子注入，形成源區(qū)(圖未示)。參考圖14，形成源區(qū)后，在第二介質(zhì)層203的上表面和源極線區(qū)305內(nèi)形成源極線材料207’，本實施例中，所述源極線材料207’為多晶硅，所述填充源極線材料207’的方法為沉積。參考圖15，形成源極線材料207’后，去除源極線材料207’至第二介質(zhì)層203，形成源極線207。去除多余源極線材料207’的方法可以為化學機械拋光、刻蝕。參考圖15至圖16，執(zhí)行圖9中的步驟S15，去除第二介質(zhì)層203、及第二介質(zhì)層203下面的浮柵層202和第一介質(zhì)層201，形成浮柵205和浮柵介質(zhì)層206。具體形成方法為參考圖16，在所述源極線207表面形成掩膜層(圖未示)，以所述掩膜層為掩膜對第二介質(zhì)層203及其下面的浮柵層202和第一介質(zhì)層201進行干法刻蝕至襯底，形成浮柵205和浮柵介質(zhì)層206。浮柵205的頂部具有浮柵頂部尖端211，其中，浮柵頂部尖端211的作用為當對分柵快閃存儲器進行擦除操作時，浮柵頂部尖端211能夠降低FN隧穿效應的通道電壓，使得熱電子更容易從浮柵流入后續(xù)形成的字線。參考圖17和圖18，執(zhí)行圖9中的步驟S16，在與字線區(qū)306相鄰的浮柵頂部尖端211處以下的浮柵205側壁形成第三介質(zhì)層208。第三介質(zhì)層208的具體的形成工藝如下參考圖17，第三介質(zhì)層208的材料為氧化硅。本實施例中，形成第三介質(zhì)層208的方法為高溫氧化法，即在與字線區(qū)306相鄰的浮柵205的側壁形成第三介質(zhì)層208的第一部分2081，在所述半導體襯底200上形成第三介質(zhì)層208的第二部分2082。可采用快速氧化的方法形成，或者將其放在高溫爐管中氧化。所述半導體襯底200的表面為單晶硅，所述浮柵205為多晶硅浮柵，由于單晶硅上氧化速率比多晶硅上氧化速率慢，因此，當?shù)谌橘|(zhì)層208的第一部分2081與第三介質(zhì)層208的第二部分2082同時生長時，所述第三介質(zhì)層208的第一部分2081和第三介質(zhì)層208的第二部分2082 —體成型，并且第三介質(zhì)層208的第一部分2081的厚度比第三介質(zhì)層208的第二部分2082厚，實現(xiàn)第三介質(zhì)208層在不同
位置的厚度差異。
需要說明的是，采用高溫氧化法在與字線區(qū)306相鄰的浮柵205的側壁形成第三介質(zhì)層208時，由于高溫氧化的生長方向不可能只是垂直于浮柵205側壁的方向，在平行于浮柵205側壁的方向也會發(fā)生氧化生長，因此，在浮柵205的側壁處形成第三介質(zhì)層208的同時，也會在浮柵頂部尖端211處與第一側墻204的交界處、浮柵205與浮柵介質(zhì)層206的交界處形成第三介質(zhì)層208。但是，浮柵頂部尖端211處與第一側墻204的交界處、浮柵205與浮柵介質(zhì)層206的交界處的多晶硅含量小于浮柵205側壁處的多晶硅的含量，所以在浮柵頂部尖端211與第一側墻204的交界處、浮柵205與浮柵介質(zhì)層206的交界處形成的第三介質(zhì)層208比浮柵205側壁處形成的第三介質(zhì)層208薄。需要說明的是，不能采用沉積的方法形成第三介質(zhì)層208，因為，采用沉積的方法形成的第三介質(zhì)層208的厚度均一，即，第三介質(zhì)層208的第一部分2081和第三介質(zhì)層208的第二部分2082的厚度相同，在后續(xù)的濕法腐蝕工藝中，與字線區(qū)306相鄰的浮柵頂部尖端211處的浮柵側壁處就無法形成第三介質(zhì)層208，因此，無法提高字線和浮柵之間的電壓差，無法提高器件的擦除性能，無法降低后續(xù)存儲器的功耗，達不到本發(fā)明的效果。參考圖18，形成第三介質(zhì)層208后，采用濕法腐蝕第三介質(zhì)層208。具體為，當采用濕法腐蝕劑對第三介質(zhì)層208進行腐蝕時，由于半導體襯底200上形成第三介質(zhì)層208的第二部分2082的厚度比在所述浮柵205的側壁形成第三介質(zhì)層208的第一部分2081厚度薄，因此，當半導體襯底200上的第三介質(zhì)層208的第二部分2082被腐蝕去除后，在浮柵頂部尖端211以下的浮柵205的側壁形成的第三介質(zhì)層208依然存在。更進一步的，由于在浮柵頂部尖端211形成的第三介質(zhì)層208比浮柵205側壁處形成的第三介質(zhì)層208薄，因此，當濕法腐蝕劑對浮柵205頂部尖端211形成的第三介質(zhì)層208去除后，在浮柵頂部尖端211以下的浮柵205側壁形成的第三介質(zhì)層208仍然存在，因此，當襯底上的第三介質(zhì)層208被完全去除，并且，當濕法腐蝕劑腐蝕至浮柵頂部尖端211完全露出時，可以停止?jié)穹ǜg工藝，此時，在浮柵頂部尖端211以下的浮柵205側壁依然存在第三介質(zhì)層208。還需要繼續(xù)說明的是，當襯底上的第三介質(zhì)層被完全去除，并且，當浮柵頂部尖端211的第三介質(zhì)層被完全去除時，可以停止?jié)穹ǜg工藝，此時，在浮柵頂部尖端211以下的浮柵205側壁的第三介質(zhì)層208的存在是必然的，然而，在與浮柵205相鄰的浮柵介質(zhì)層206側壁可能也會存在部分第三介質(zhì)層208，但是并不影響本發(fā)明。所述濕法腐蝕劑為稀釋的氫氟酸，所述氫氟酸與水的體積比為1: 200至1: 50。所述第三介質(zhì)層的厚度為大于等于50埃且小于等于300埃。在其他實施中，在襯底和浮柵的側壁不限于采用高溫氧化的方法形成第三介質(zhì)層，只要能夠使得所述浮柵側壁表面的第三介質(zhì)層的厚度大于在襯底表面的第三介質(zhì)層的厚度的方法都屬于本發(fā)明的保護范圍。形成上述條件的第三介質(zhì)層208的作用為
此處的第三介質(zhì)層208增加了浮柵205與后續(xù)字線之間的距離，在浮柵205、后續(xù)形成的字線間的電容有效面積不變的情況下，降低了浮柵205與后續(xù)字線之間的電容C12,降低了字線與浮柵的的耦合系數(shù)CR，從而提高了后續(xù)字線和浮柵205之間的電壓差V12，提高了自對準分柵快閃存儲器的擦除電壓，進而提高了器件的擦除性能。另外，可以在確保擦除性能的前提下，一定程度地降低施加在字線上的電壓，降低所需要的泵浦電壓值，設計上需要占用的外圍電路的面積會減小，從而降低了器件在擦除操作時的功耗。需要說明的是，在增加浮柵205與后續(xù)形成字線之間的距離的同時，浮柵頂部的尖角211處于完全露出狀態(tài)，保留了浮柵尖端部分的局部電場增強效應，在通過降低耦合系統(tǒng)提高有效擦除電壓的情況下也不影響尖端放電效應。因此，本發(fā)明能確保擦除性能的提升。接著，參考圖19，執(zhí)行圖9中的步驟S17，形成隧穿介質(zhì)層209，覆蓋半導體襯底200、第三介質(zhì)層208、浮柵205、第一側墻204和源極線207表面。隧穿介質(zhì)層209的材料為氧化硅，形成的隧穿介質(zhì)層209的工藝和現(xiàn)有技術一樣， 屬于本領域技術人員熟知領域，在此不再贅述。需要說明的是，本發(fā)明提供了一種實現(xiàn)局部增加浮柵和字線間介質(zhì)層厚度的方法。具體為在浮柵205、后續(xù)形成的字線之間具有隧穿介質(zhì)層209與第三介質(zhì)層，因此，浮柵205與后續(xù)形成的字線之間的電容有效面積是通過浮柵205與隧穿介質(zhì)層209、浮柵205與第三介質(zhì)層208的接觸面積、后續(xù)形成的字線與隧穿介質(zhì)層的接觸面積來實現(xiàn)的。接著，參考圖20，執(zhí)行圖9中的步驟S18，在字線區(qū)306的隧穿介質(zhì)層209上形成字線210。字線210的材料為多晶硅，形成字線210的工藝也屬于本領域技術人員熟知領域，在此不再贅述。其它實施例中，不限于在自對準分柵快閃存儲器中在浮柵頂部尖端處以下，且與所述字線區(qū)306相鄰的浮柵205側壁形成第三介質(zhì)層208以提高擦除性能，提高施加在字線上的電壓，和降低器件在擦除操作時的功耗。需要說明的是，本發(fā)明不限于上一實施例的分柵快閃存儲器，其它類型的分柵快閃存儲器也同樣適用于本發(fā)明，例如，在浮柵上形成柵間介質(zhì)層和控制柵結構的分柵快閃存儲器也適用于本發(fā)明。圖21是本發(fā)明另一實施例的所提供的在浮柵上形成控制柵的分柵快閃存儲器的制作方法的剖面示意圖，參考圖21，在浮柵205上形成柵間介質(zhì)層214和控制柵213。其中，柵間介質(zhì)層214的材料可以為氧化硅層或者是氮化硅-氧化硅-氮化硅層(ONO)。在浮柵上形成柵間介質(zhì)層214和控制柵213的方法如下執(zhí)行步驟S21，提供半導體襯底200，在所述半導體襯底200上依次形成有第一介質(zhì)層、浮柵層、柵間介質(zhì)層214和控制柵213的材料層。在所述控制柵213的材料層上形成分立的第二介質(zhì)層。柵間介質(zhì)層214可以為氧化硅層或者是氮化硅-氧化硅-氮化硅層(ONO)，控制柵213的材料可以為多晶硅。其中，形成控制柵213的材料層和柵間介質(zhì)層214的形成方法為沉積，屬于本領域技術人員熟知技術，在此不在贅述。執(zhí)行步驟S21時的具體步驟可以參考上一實施例的步驟S11。接著，執(zhí)行步驟S22，在第二介質(zhì)層的周圍形成第一側墻204，相鄰兩個第一側墻204之間的區(qū)域為源極線區(qū)305。具體請參考上一實施例的步驟S12.
接著，執(zhí)行步驟S23，以第一側墻204為掩膜，刻蝕所述控制柵213的材料層至半導體襯底200。所述刻蝕為干法刻蝕。具體請參考上一實施例的步驟S13，與所述步驟S 13的不同之處為，采用干法刻蝕所述控制柵213的材料層至襯底，而不是只刻蝕步驟S13中的浮柵層和第一介質(zhì)層至襯底。接著，執(zhí)行步驟S24，在源極線區(qū)305形成源極線207。具體請參考上一實施例的步驟S14。接著，執(zhí)行步驟S25，去除第二介質(zhì)層及第二介質(zhì)層下面的各層至半導體襯底200，形成控制柵213、柵間介質(zhì)層214、浮柵205和浮柵介質(zhì)層206。具體方法請參考上一實施例的步驟S15。與步驟S15不同之處是，第二介質(zhì)層和浮柵層之間還有控制柵213的材料層、柵間介質(zhì)層214，因此，在步驟S15中去除第二介質(zhì)層下面的浮柵層和第一介質(zhì)層時，可以將第二介質(zhì)層和浮柵層之間的控制柵213的材料層、柵間介質(zhì)層214去除。 后續(xù)步驟請參考上一實施例的步驟S15至步驟S18。其它實施例中，只要滿足多晶硅材料與多晶硅材料之間并且根據(jù)F-N隧穿效應機制進行擦除(Poly to Poly F-N Erase)的分柵快閃存儲器都適用于本發(fā)明。另外，參考圖20，本發(fā)明還提供了一種分柵快閃存儲器，包括半導體襯底200;位于所述半導體襯底200上的浮柵205結構，位于所述浮柵結構上的第一側墻204，相鄰兩個浮柵結構、兩個第一側墻204之間的區(qū)域為源極線區(qū)305;相鄰兩個浮柵結構、兩個第一側墻204與所述源極線區(qū)305相對的一側為字線區(qū)306，所述浮柵結構包括浮柵介質(zhì)層206和位于浮柵介質(zhì)層上的浮柵205 ；介質(zhì)層208 (該介質(zhì)層即為以上方法部分中形成的第三介質(zhì)層)，位于與所述字線區(qū)306相鄰的浮柵205側壁，所述介質(zhì)層208的上表面低于所述浮柵205的上表面；位于源極線區(qū)305的源極線207 ；隧穿介質(zhì)層209，覆蓋襯底、介質(zhì)層208表面、浮柵、第一側墻204表面和源極線207表面；位于所述字線區(qū)306上的隧穿介質(zhì)層209為字線介質(zhì)層，及位于字線介質(zhì)層上的字線210。其中，介質(zhì)層208還位于與所述字線區(qū)306相鄰的浮柵205頂部尖端211處以下與所述浮柵205相鄰的部分浮柵介質(zhì)層206的側壁。所述第三介質(zhì)層208的厚度大于等于50埃且小于等于300埃。所述第三介質(zhì)層208的材料為氧化硅。其它類型的分柵快閃存儲器也適用于本發(fā)明，例如，在浮柵上形成柵間介質(zhì)層和控制柵的分柵快閃存儲器。參考圖21，與圖20中的結構不同之處為該實施例中，還具有控制柵結構，位于所述浮柵結構上，所述控制柵結構包括柵間介質(zhì)層214和位于柵間介質(zhì)層214上的控制柵213。相應的，第一側墻204位于控制柵結構上的，相鄰兩個控制柵結構、兩個浮柵結構、兩個第一側墻204之間的區(qū)域為源極線區(qū)305 ；相鄰兩個控制柵結構、兩個浮柵結構、兩個第一側墻204與所述源極線區(qū)305相對的一側為字線區(qū)306。其他結構與圖20表示的實施例相同。需要說明的是，本發(fā)明中的術語“第一側墻位于浮柵上”并不是指第一側墻直接位于浮柵上，允許在浮柵和第一側墻之間插入其他結構，比如控制柵結構。采用本發(fā)明制作方法形成的分柵快閃存儲器能夠降低分柵快閃存儲器的字線與浮柵之間耦合系數(shù)CR，從而能夠提高擦除電壓V12，進而可以提高分柵快閃存儲器的擦除性能，而且可以在確保擦除性能的前提下，一定程度地降低施加在字線上的電壓。其中，字線與浮柵之間耦合系數(shù)CR能夠降低三分之一，施加在字線上的電壓可以減小8% 15%，從而節(jié)省分柵快閃存儲器的能耗。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術 方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種分柵快閃存儲器的形成方法，其特征在于，包括 提供半導體襯底，所述半導體襯底上依次形成有第一介質(zhì)層、浮柵層，在所述浮柵層上形成分立的第二介質(zhì)層，第二介質(zhì)層所在的區(qū)域為字線區(qū)； 在所述第二介質(zhì)層周圍形成第一側墻，相鄰兩個第一側墻之間的區(qū)域為源極線區(qū)； 以第一側墻為掩膜，刻蝕所述浮柵層和第一介質(zhì)層至半導體襯底； 在源極線區(qū)形成源極線； 去除第二介質(zhì)層、及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層，形成浮柵和浮柵介質(zhì)層； 在與字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層； 形成隧穿介質(zhì)層，覆蓋半導體襯底、第三介質(zhì)層、浮柵、第一側墻和源極線表面； 在字線區(qū)的隧穿介質(zhì)層上形成字線。
2.根據(jù)權利要求1所述的分柵快閃存儲器的形成方法，其特征在于， 所述在與字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層的方法包括 在半導體襯底和浮柵的側壁形成第三介質(zhì)層，所述浮柵側壁表面的第三介質(zhì)層的厚度大于在半導體襯底表面的第三介質(zhì)層的厚度； 形成第三介質(zhì)層后，采用濕法腐蝕第三介質(zhì)層。
3.根據(jù)權利要求2所述的分柵快閃存儲器的形成方法，其特征在于，所述在半導體襯底和浮柵的側壁形成第三介質(zhì)層的形成方法為高溫氧化生長。
4.根據(jù)權利要求3所述的分柵快閃存儲器的形成方法，其特征在于，所述高溫氧化為快速氧化或者在高溫爐管中氧化。
5.根據(jù)權利要求3所述的分柵快閃存儲器的形成方法，其特征在于，所述第三介質(zhì)層的材料為氧化硅。
6.根據(jù)權利要求1所述的分柵快閃存儲器的形成方法，其特征在于，所述浮柵層為多晶娃，所述半導體襯底的表面為單晶娃。
7.根據(jù)權利要求2所述的分柵快閃存儲器的形成方法，其特征在于，所述濕法腐蝕第三介質(zhì)層的濕法腐蝕劑為稀釋的氫氟酸，所述氫氟酸與水的體積比為1: 200至1: 50。
8.根據(jù)權利要求1所述的分柵快閃存儲器的形成方法，其特征在于，所述第三介質(zhì)層的厚度為大于等于50埃且小于等于300埃。
9.根據(jù)權利要求1所述的分柵快閃存儲器的形成方法，其特征在于，在源極線區(qū)形成源極線的方法包括 在所述第二介質(zhì)層表面和源極線區(qū)形成源極線材料； 去除源極線材料至第二介質(zhì)層，形成源極線。
10.根據(jù)權利要求1所述的分柵快閃存儲器的形成方法，其特征在于，刻蝕步驟之后，在源極線區(qū)形成源極線的步驟之前還包括 在源極線區(qū)的所述浮柵層及第一介質(zhì)層周圍形成第二側墻； 以第一側墻和第二側墻為掩膜對源極線區(qū)的半導體襯底進行離子注入，形成源區(qū)。
11.根據(jù)權利要求1所述的分柵快閃存儲器的形成方法，其特征在于，所述去除第二介質(zhì)層、及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層，形成浮柵和浮柵介質(zhì)層的方法為在所述源極線表面形成掩膜層； 以所述掩膜層為掩膜干法刻蝕第二介質(zhì)層及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層至半導體襯底。
12.—種分柵快閃存儲器，其特征在于，包括 半導體襯底； 位于所述半導體襯底上的浮柵結構，位于所述浮柵結構上的第一側墻，相鄰兩個浮柵結構、兩個第一側墻之間的區(qū)域為源極線區(qū)；相鄰兩個浮柵結構、兩個第一側墻與所述源極線區(qū)相對的一側為字線區(qū)；所述浮柵結構包括浮柵介質(zhì)層和位于浮柵介質(zhì)層上的浮柵；介質(zhì)層，位于與所述字線區(qū)相鄰的浮柵側壁，所述介質(zhì)層的上表面低于所述浮柵的上表面； 位于源極線區(qū)的源極線； 隧穿介質(zhì)層，覆蓋半導體襯底、介質(zhì)層表面、浮柵、第一側墻表面和源極線表面； 位于所述字線區(qū)上的隧穿介質(zhì)層為字線介質(zhì)層，及位于所述字線介質(zhì)層上的字線。
13.根據(jù)權利要求12所述的分柵快閃存儲器，其特征在于，所述介質(zhì)層的厚度大于等于50埃且小于等于300埃。
14.根據(jù)權利要求12所述的分柵快閃存儲器，其特征在于，所述介質(zhì)層的材料為氧化硅。
全文摘要
本發(fā)明提供一種分柵快閃存儲器及其形成方法。分柵快閃存儲器的形成方法包括襯底上依次形成第一介質(zhì)層、浮柵層；浮柵層上形成分立的第二介質(zhì)層，第二介質(zhì)層所在的區(qū)域為字線區(qū)；第二介質(zhì)層周圍形成第一側墻，相鄰第一側墻之間的區(qū)域為源極線區(qū)；以第一側墻為掩膜，刻蝕浮柵層和第一介質(zhì)層至襯底；在源極線區(qū)形成源極線；去除第二介質(zhì)層、及第二介質(zhì)層下面的浮柵層和第一介質(zhì)層，形成浮柵和浮柵介質(zhì)層；在與字線區(qū)相鄰的浮柵頂部尖端處以下的浮柵側壁形成第三介質(zhì)層；形成隧穿介質(zhì)層，覆蓋襯底、第三介質(zhì)層、浮柵、第一側墻和源極線表面；在字線區(qū)隧穿介質(zhì)層上形成字線。采用本發(fā)明的方法可以提高擦除性能、降低施加在字線上的電壓并節(jié)省功耗。
文檔編號H01L21/8247GK103021952SQ201210559669
公開日2013年4月3日 申請日期2012年12月20日 優(yōu)先權日2012年12月20日
發(fā)明者張 雄 申請人:上海宏力半導體制造有限公司