半導體結構及其制作工藝的制作方法
【專利摘要】本發(fā)明公開一種半導體結構及其制作工藝。半導體結構包含有一介電層位于一基底上，其中介電層包含氮原子，且當介電層中對于基底的距離小于介電層厚度的20％時，介電層中的氮原子的濃度則小于5％。此外，本發(fā)明也提供一種半導體制作工藝，包含有下述步驟。首先，形成一介電層于一基底上。接著，原位進行二退火制作工藝于介電層，其中二退火制作工藝具有不同的通入氣體以及不同的退火溫度。
【專利說明】半導體結構及其制作工藝
【技術領域】
[0001]本發(fā)明涉及一種半導體結構及其制作工藝，且特別是涉及一種原位進行二退火制作工藝于介電層中的半導體結構及其制作工藝。
【背景技術】
[0002]在現(xiàn)有半導體產(chǎn)業(yè)中，多晶硅廣泛地應用于半導體元件如金氧化物半導體(metal-oxide-semiconductor,M0S)晶體管中，作為標準的柵極填充材料選擇。然而，隨著MOS晶體管尺寸持續(xù)地微縮,傳統(tǒng)多晶娃柵極因硼穿透(boronpenetration)效應導致元件效能降低，及其難以避免的空乏效應(depletioneffect)等問題,使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業(yè)界更嘗試以新的柵極填充材料，例如利用功函數(shù)(work function)金屬來取代傳統(tǒng)的多晶娃柵極，而形成金屬柵極。
[0003]然而，不論使用多晶硅柵極或者金屬柵極，二者皆需要介電層介于多晶硅與基底，或者金屬與基底之間。一般而言，多晶娃柵極的介電層為一氧化層，而金屬柵極的介電層則可包含一緩沖層或一高介電常數(shù)介電層等。當半導體元件日趨縮小，介電層的尺寸要求、所需的材料特性等也日益嚴苛，因此如何形成介電層，其能符合所需的電性品現(xiàn)，甚至是進一步能提升制作工藝效率以降低成本等，皆成為現(xiàn)今半導體產(chǎn)業(yè)中一至關重要的議題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種半導體結構及其制作工藝，其通過原位進行具有不同通入氣體以及不同退火溫度的二退火制作工藝于介電層中，以改善制作工藝效率以及所形成的結構的電性表現(xiàn)。
[0005]為達上述目的，本發(fā)明提供一種半導體結構，包含有一介電層位于一基底上，其中介電層包含氮原子，且當介電層中對于基底的距離小于介電層厚度的20%時，介電層中的氮原子的濃度則小于5%。
[0006]本發(fā)明還提供一種半導體制作工藝，包含有下述步驟。首先，形成一介電層于一基底上。接著，原位進行二退火制作工藝于介電層，其中二退火制作工藝具有不同的通入氣體以及不同的溫度。
[0007]基于上述，本發(fā)明提出一種半導體結構及其制作工藝，其原位進行二退火制作工藝于介電層上，且此二退火制作工藝具有不同的通入氣體以及不同的退火溫度。如此一來，本發(fā)明可通過進行具有不同的通入氣體以及不同的退火溫度的退火制作工藝以有效地修補介電層及基底，并且降低漏電流密度。再者，本發(fā)明在進行二退火制作工藝時，僅需進行一次的預熱或者加熱步驟，即可直接進行不同退火溫度及不同的通入氣體的退火制作工藝，進而可縮短退火制作工藝的時間。并且，采用本發(fā)明的介電層也較不會在各退火制作工藝中因更換腔體而產(chǎn)生其他污染，因為本發(fā)明的二退火制作工藝于同一制作工藝腔體中進行。[0008]另外，依據(jù)本發(fā)明的半導體制作工藝所形成的半導體結構，其介電層則會包含氮原子，且當介電層中對于基底的距離小于介電層厚度的20%時，介電層中的氮原子的濃度則會小于5%。是以，本發(fā)明可降低等離子體或摻入的雜質等損害或污染基底，因此本發(fā)明可提升所形成的半導體結構的可靠度。
【專利附圖】

【附圖說明】
[0009]圖1-圖4是本發(fā)明一實施例的半導體制作工藝的剖面示意圖；
[0010]圖5-圖10是本發(fā)明一實施例的半導體制作工藝的剖面示意圖；
[0011]圖11是本發(fā)明一實施例的氮及硅原子的濃度對于介電層的深度的曲線圖；
[0012]圖12-圖14是本發(fā)明一實施例的半導體制作工藝的剖面示意圖。
[0013]主要元件符號說明
[0014]20:絕緣結構
[0015]110、210:基底
[0016]120:介電層
[0017]130:柵極導電層
[0018]222、422:柵極介電層
[0019]224:犧牲電極層
[0020]23O:間隙壁
[0021]240:源/漏極區(qū)
[0022]250:層間介電層
[0023]310、310’、422a:緩沖層
[0024]320、320’、422b:高介電常數(shù)柵極介電層
[0025]330、330’:底阻障層
[0026]340,340?:功函數(shù)層
[0027]350、350’:低電阻率材料
[0028]360:蓋層
[0029]G:犧牲柵極
[0030]M:金屬柵極
[0031]Pl:采用等離子體的處理制作工藝
[0032]P2:第一退火制作工藝
[0033]P3:第二退火制作工藝
[0034]r、rl:凹槽
[0035]S1:表面
【具體實施方式】
[0036]圖1-圖4是繪示本發(fā)明一實施例的半導體制作工藝的剖面示意圖。如圖1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-s ilicon )、一石墨烯覆娃基底(graphene-on-s ilicon)或一娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導體基底。形成一介電層120于基底110上。介電層120可例如為一氧化硅層、一氮氧化硅層或一二氧化鉿層或其任意組合等，但本發(fā)明不以此為限。再者，本發(fā)明的半導體制作工藝可適用于一多晶硅柵極制作工藝，一后柵極(Gate Last)制作工藝或一前柵極(Gate First)制作工藝等柵極制作工藝,其中后柵極制作工藝又可包含一前置緩沖層及前置高介電常數(shù)介電層之后柵極制作工藝、一前置緩沖層及后置高介電常數(shù)介電層之后柵極制作工藝、一后置緩沖層及后置高介電常數(shù)介電層之后柵極制作工藝等，因此本發(fā)明的介電層120可包含一柵極介電層、一緩沖層或一高介電常數(shù)介電層等，但本發(fā)明不以此為限。在本實施例中，介電層120為一柵極介電層，而本實施例的半導體制作工藝為一多晶娃柵極制作工藝。并且，介電層120為一氧化娃層,其可由臨場蒸氣產(chǎn)生(InSitu Steam Generated, ISSG)制作工藝或干式氧化制作工藝所形成,但本發(fā)明不以此為限。
[0037]如圖2所示，選擇性地進行一采用等離子體的處理制作工藝Pl于介電層120。采用等離子體的處理制作工藝Pi可例如為一等離子體氮化制作工藝，但本發(fā)明不以此為限。在本實施例中，采用等離子體的處理制作工藝Pl為一去稱合等離子體氮化(decoupledplasma nitridation, DPN)制作工藝,其氮化介電層120的表面SI,使介電層120的表面SI含有氮原子，但不致嚴重擴散至基底110，因而可避免等離子體損傷基底110，而能增加所形成的半導體裝置的可靠度。
[0038]如圖3所示，緊接著再原位(in-situ)且連續(xù)的進行一第一退火制作工藝P2以及一第二退火制作工藝P3于介電層120上,其中第一退火制作工藝P2以及第二退火制作工藝P3具有不同的通入氣體以及不同的退火溫度。如此，通過進行具有不同的通入氣體以及不同的退火溫度的退火制作工藝，以有效地修補因前述的制作工藝中所損害的介電層120或基底110的表面。在一較佳的實施例中，第一退火制作工藝P2以及第二退火制作工藝P3分別為一不含氧的退火制作工藝以及一含氧的退火制作工藝。在本實施例中，依序進行第一退火制作工藝P2以及第二退火制作工藝P3于介電層120上；再者，第一退火制作工藝P2所通入的氣體包含氮氣，其為一不含氧的退火制作工藝，且第一退火制作工藝P2的退火溫度較佳為800°C "1040°C，而第二退火制作工藝P3所通入的氣體則包含氧氣，其則為一含氧的退火制作工藝，且第二退火制作工藝P3的退火溫度較佳為600°C ?700°C，但本發(fā)明不以此為限。再者，在一較佳的實施例中，當進行第二退火制作工藝P3 (即含氧退火制作工藝)時，仍持續(xù)通入氮氣。如此一來，可進一步避免介電層120氧化過快。在其他實施例中，第一退火制作工藝P2所通入的氣體也可為氦氣、氫氣，或者其他的惰性氣體。
[0039]在此強調，本發(fā)明同位進行第一退火制作工藝P2以及第二退火制作工藝P3，以修補前述制作工藝所造成的介電層120以及基底110的損害并致密化介電層120，以降低漏電流密度(leakage current density, Jg)。特別是,本發(fā)明的第一退火制作工藝P2以及第二退火制作工藝P3于同一制作工藝腔體中進行。在本實施例中，進行第一退火制作工藝P2以及第二退火制作工藝P3的制作工藝腔體為同一制作工藝腔室,原位(in-situly)實施?；蛘咴谄渌麑嵤├?，以不破真空的方式進行等離子體氮化制作工藝、第一退火制作工藝P2、第二退火制作工藝P3與形成介電層120的制作工藝,例如在同一叢集式設備(clustertool)中進行上述制作工藝?；蛘咴谄渌麑嵤├校M行等離子體氮化制作工藝、第一退火制作工藝P2以及第二退火制作工藝P3的制作工藝腔體與形成介電層120的制作工藝腔體為同一制作工藝腔體，原位(in-situly)實施。如此一來，本發(fā)明即可省去更換不同腔體進行退火制作工藝所耗費的時間。尤其，在更換不同腔體重新進行各退火制作工藝時，其在到達所需的退火溫度(例如第一退火制作工藝P2的退火溫度為800°C，第二退火制作工藝P3的退火溫度為700°C)之前，需經(jīng)過一段預熱或者加熱的時間，方可漸進式地達到所需的退火溫度。采用本發(fā)明直接原位進行第一退火制作工藝P2以及第二退火制作工藝P3則可不需再重新進行預熱或者加熱；亦即，采用本發(fā)明原位進行第一退火制作工藝P2以及第二退火制作工藝P3，僅需在進行第一退火制作工藝Pl時，進行一次預熱或者加熱，而進行第二退火制作工藝P3時可直接由第一退火制作工藝Pl的退火溫度達到所需的第二退火制作工藝P3的退火溫度(本實施例中為700°C )即可。如此，可大幅縮短退火制作工藝的時間，且采用本發(fā)明所形成的介電層120也較不會在各退火制作工藝中因更換腔體而產(chǎn)生其他污染。
[0040]如圖4所示，形成一柵極導電層130于介電層120上。本發(fā)明的柵極導電層130可與介電層120在同一叢集式設備中進行；亦即，在形成介電層120并且進行第一退火制作工藝P2以及第二退火制作工藝P3之后，不破真空即可原位形成柵極導電層130于介電層120上，但形成介電層120與形成柵極導電層130的制作工藝腔體不同。本實施例的柵極導電層130為一含硅柵極導電層例如多晶硅柵極導電層，而本發(fā)明的半導體制作工藝可用以形成具有一多晶硅柵極的MOS晶體管等半導體結構，但本發(fā)明不以此為限。
[0041]承上，以本發(fā)明的方法所形成的半導體結構，其介電層120會包含氮原子，而此氮原子的分布集中分布于表面SI，使氮原子盡可能遠離基底110，進而可增加所形成的半導體裝置的可靠度。因此，氮原子的濃度會隨著距離表面Si的深度增加而遽減。具體而言，采用本發(fā)明的方法，當介電層120中對于基底110的距離小于介電層120厚度的20%時，介電層120中的氮原子的濃度可小于5% (可如圖11所示)。圖11是繪示本發(fā)明一實施例的氮及硅原子的濃度對于介電層的深度的曲線圖，其中介電層的厚度約為18埃(angstroms)，可對應此位置的硅含量遽增，表示在此處為介電層銜接至硅基底，而氮原子的濃度在約13埃(angstroms)處則降至5%以下。
[0042]此外，本發(fā)明的半導體制作工藝除了可應用于多晶硅柵極的半導體制作工藝外，也可應用于其他半導體制作工藝，以下再提出一本發(fā)明的半導體制作工藝應用于一后置緩沖層及后置高介電常數(shù)介電層之后柵極制作工藝的實施例，但本發(fā)明的應用非局限于此。
[0043]圖5-圖10是繪示本發(fā)明一實施例的半導體制作工藝的剖面示意圖。如圖5所示，提供一基底210，基底210例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導體基底。形成一絕緣結構20于基底210中，以電性絕緣各晶體管。絕緣結構20例如為一淺溝隔離(shallow trench isolation, STI)結構，其例如以一淺溝隔離制作工藝形成，詳細形成方法為本領域所熟知故不再贅述，但本發(fā)明不以此為限。
[0044]接續(xù)，由下而上依序形成一柵極介電層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)覆蓋基底210 ;隨之，將蓋層(未繪示)、犧牲電極層(未繪示)以及柵極介電層(未繪示)圖案化，以形成一柵極介電層222、一犧牲電極層224以及一蓋層(未繪示)于基底210上。此時則由柵極介電層222、犧牲電極層224以及蓋層(未繪示)，形成一犧牲柵極G。
[0045]然后，形成一間隙壁230于犧牲柵極G側邊的基底210上，再進行一離子注入制作工藝，以自動對準地于其側邊的基底210中形成一源/漏極區(qū)240。間隙壁230例如是以氮化硅或氧化硅等材質所組成的單層或多層復合結構。源/漏極區(qū)240的摻雜雜質可包含硼或磷等三價或五價的離子，視所形成的半導體元件的電性而定。之后，可選擇性地進行一自動對準金屬娃化物(Salicide)制作工藝以形成一金屬娃化物(未繪不)于源/漏極區(qū)240上。而后，可選擇性地全面覆蓋一接觸洞蝕刻停止層(contact etch stop layer, CESL)(未繪示)于犧牲柵極G、間隙壁230以及基底210上。當然，在進行離子注入制作工藝以形成源/漏極區(qū)240之前，可另外再形成一襯層并進行一離子注入制作工藝，以形成一輕摻雜源/漏極區(qū)(未繪示)。
[0046]接著，全面覆蓋一層間介電層(未繪示)于基底210以及犧牲柵極G上，再將其平坦化至移除犧牲電極層224上的接觸洞蝕刻停止層(contact etchstop layer, CESL)(未繪示)以及蓋層(未繪示)，而形成一層間介電層250并曝露犧牲電極層224。接著，移除犧牲電極層224以及柵極介電層222，而如圖6所示形成一凹槽r并暴露出基底210。
[0047]如圖7所示，全面覆蓋一緩沖層310于基底210、間隙壁230以及層間介電層250。緩沖層310可為一氧化層，其例如以熱氧化制作工藝或化學氧化制作工藝形成，但本發(fā)明不以此為限。在本實施例中，緩沖層310則由臨場蒸氣產(chǎn)生(In Situ Steam Generated,ISSG)制作工藝所形成。接著，可選擇性地進行本發(fā)明的半導體制作工藝以改善緩沖層310的電性表現(xiàn)，亦即選擇性地進行等離子體氮化制作工藝(未繪示)并再同位進行具有不同的通入氣體以及不同的退火溫度的第一退火制作工藝P2以及第二退火制作工藝P3于緩沖層310，以有效地修補緩沖層310及基底110在前述制作工藝中所造成的損害并且降低其漏電流密度。舉例而言，可在等離子體氮化制作工藝之后，先進行第一退火制作工藝P2于緩沖層310上，其中第一退火制作工藝P2可例如為通入氮氣的不含氧的退火制作工藝，其退火溫度較佳為800°C "1040°C ;然后，再進行第二退火制作工藝P3于緩沖層310上，其中第二退火制作工藝P3可例如為通入氧氣的含氧的退火制作工藝，其退火溫度較佳為6000C?700°C，但本發(fā)明不以此為限。
[0048]在此強調，本發(fā)明的同位進行第一退火制作工藝P2以及第二退火制作工藝P3于同一制作工藝腔體中進行；特別是，在同一叢集式設備中進行等離子體氮化制作工藝、第一退火制作工藝P2、第二退火制作工藝P3與形成緩沖層310的制作工藝。如此一來，本發(fā)明即可省去更換不同腔體進行退火制作工藝所耗費的時間。尤其，在更換不同腔體重新進行各退火制作工藝時，其在到達所需的退火溫度(例如第一退火制作工藝P2的退火溫度為800°C，第二退火制作工藝P3的退火溫度為700°C)之前，需經(jīng)過一段預熱或者加熱的時間，方可漸進式地達到所需的退火溫度。采用本發(fā)明直接原位進行第一退火制作工藝P2以及第二退火制作工藝P3則可不需再重新進行預熱或者加熱；亦即，采用本發(fā)明原位進行第一退火制作工藝P2以及第二退火制作工藝P3，僅需在進行第一退火制作工藝P2時，進行一次預熱或者加熱，而進行第二退火制作工藝P3時可直接由第一退火制作工藝P2的退火溫度達到所需的第二退火制作工藝P3的退火溫度(本實施例中為700°C)即可。如此，可大幅縮短退火制作工藝的時間，且采用本發(fā)明的緩沖層310也較不會在各退火制作工藝中因更換腔體而產(chǎn)生其他污染。
[0049]接著，如圖8所示，全面覆蓋一高介電常數(shù)柵極介電層320于緩沖層310上，其中高介電常數(shù)柵極介電層320可選自氧化鉿(hafnium oxide,HfO2)、娃酸鉿氧化合物(hafniumsilicon oxide, HfSiO4)、娃酸給氮氧化合物(hafniumsilicon oxynitride, HfSiON) >氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalumoxide, Ta2O5)、氧化宇乙(yttriumoxide, Y2O3)、氧化錯(zirconium oxide, ZrO2)、欽酸銀(strontium titanate oxide, SrTi03)、娃酸,告氧化合物(zirconium silicon oxide,ZrSiO4)、錯酸給(hafniumzirconium oxide, HfZrO4)、銀秘組氧化物(strontium bismuthtantalate, SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate, PbZrxTi1^O3, PZT)與鈦酸鋇銀(barium strontium titanate, BaxSr1^xTiO3, BST)所組成的群組,但本發(fā)明不以此為限。
[0050]接續(xù)，可選擇性地進行本發(fā)明的半導體制作工藝以改善高介電常數(shù)柵極介電層320的電性表現(xiàn)，亦即選擇性地進行等離子體氮化制作工藝(未繪示)并再同位進行具有不同的通入氣體以及不同的退火溫度的第一退火制作工藝P2以及第二退火制作工藝P3于高介電常數(shù)柵極介電層320，以修補高介電常數(shù)柵極介電層320在前述制作工藝中所造成的損害并且降低其漏電流密度。舉例而言，在選擇性的進行等離子體氮化制作工藝之后，先進行第一退火制作工藝P2于高介電常數(shù)柵極介電層320上，其中第一退火制作工藝P2可例如為通入氮氣的不含氧的退火制作工藝，其退火溫度較佳為800°C ;然后，再進行第二退火制作工藝P3于高介電常數(shù)柵極介電層320上，其中第二退火制作工藝P3可例如為通入氧氣的含氧的退火制作工藝，其退火溫度較佳為700 V，但本發(fā)明不以此為限。
[0051]在此強調，本發(fā)明的同位進行第一退火制作工藝P2以及第二退火制作工藝P3于同一制作工藝腔體中進行；特別是，在同一叢集式設備中進行等離子體氮化制作工藝、第一退火制作工藝P2、第二退火制作工藝P3與形成高介電常數(shù)柵極介電層320的制作工藝。如此一來，本發(fā)明即可省去更換不同腔體進行退火制作工藝所耗費的時間。尤其，在更換不同腔體重新進行各退火制作工藝時，其在到達所需的退火溫度(例如第一退火制作工藝P2的退火溫度為800°C，第二退火制作工藝P3的退火溫度為700°C)之前，需經(jīng)過一段預熱或者加熱的時間，方可漸進式地達到所需的退火溫度。采用本發(fā)明直接原位進行第一退火制作工藝P2以及第二退火制作工藝P3則可不需再重新進行預熱或者加熱；亦即，采用本發(fā)明原位進行第一退火制作工藝P2以及第二退火制作工藝P3，僅需在進行第一退火制作工藝P2時，進行一次預熱或者加熱，而進行第二退火制作工藝P3時可直接達到其所需的退火溫度(本實施例中為700°C)即可。 如此，可大幅縮短退火制作工藝的時間，且采用本發(fā)明的高介電常數(shù)柵極介電層320也較不會在各退火制作工藝中因更換腔體而產(chǎn)生其他污染。
[0052]再者，本發(fā)明的半導體制作工藝(即進行采用等離子體的處理制作工藝P1、進行第一退火制作工藝P2及第二退火制作工藝P3)，可僅在形成緩沖層130后進行或者僅在形成高介電常數(shù)柵極介電層320后進行；亦或者，在形成緩沖層130后以及形成高介電常數(shù)柵極介電層320后皆分別進行，視實際情況而定。
[0053]接續(xù)，如圖9所示，選擇性形成一底阻障層330于高介電常數(shù)柵極介電層320上，用以防止后續(xù)位于其上的金屬成分向下擴散污染高介電常數(shù)柵極介電層320。底阻障層330 例如為氮化組(tantalum nitride, TaN)、氮化欽(titanium nitride, TiN)等單層結構或復合層結構。而后，形成一功函數(shù)層340覆蓋底阻障層330。功函數(shù)層340可為一鋁鈦層或一氮化鈦層等，視所形成的晶體管等半導體結構的電性而定，但本發(fā)明不以此為限。而后，可選擇性形成一頂阻障層(未繪示)于功函數(shù)層340上。頂阻障層(未繪示)可為一氮化鈦層等，用以防止后續(xù)形成于其 上的材料層中的成分向下擴散至功函數(shù)層340、底阻障層330或高介電常數(shù)柵極介電層320等，降低晶體管的功函數(shù)值或增加其漏電流等電性問題。之后，形成一低電阻率材料350于頂阻障層(未繪示)或者功函數(shù)層340上。低電阻率材料350可包含由鋁或鎢等材料所組成，但本發(fā)明不以此為限。
[0054]如圖10 所不,進行一例如化學機械研磨(chemical mechanical polishing, CMP)制作工藝等平坦化制作工藝，均勻地平坦化至暴露出層間介電層250，并形成一金屬柵極M，其包含平坦化后的一緩沖層310’、一高介電常數(shù)柵極介電層320’、一底阻障層330’、一功函數(shù)層340’與一低電阻率材料350’。
[0055]接著，可再進行后續(xù)的半導體制作工藝等，例如選擇性再形成一頂層間介電層(未繪示)于層間介電層250之上，并形成多個接觸洞(未繪示)于頂層間介電層與層間介電層250中，因而暴露出源/漏極區(qū)240 (或金屬硅化物)。之后，填入例如鎢、銅等金屬，以于接觸洞(未繪示)中形成接觸插塞(未繪示)，將源/漏極區(qū)240向外電連接其他半導體元件。同時，接觸插塞(未繪示)也會形成于金屬柵極M的上方，以將金屬柵極M向外電連接其他半導體元件。
[0056]以下再提出一本發(fā)明的半導體制作工藝應用于一前置緩沖層及前置高介電常數(shù)介電層之后柵極制作工藝的實施例，但本發(fā)明的應用非局限于此。
[0057]圖12-圖14是繪示本發(fā)明一實施例的半導體制作工藝的剖面示意圖。首先，可如圖12所示，本實施例的結構與圖5大致相同，唯本實施例應用于一前置緩沖層及前置高介電常數(shù)介電層的后柵極制作工藝，是以圖5的柵極介電層222在本實施例是為一柵極介電層422，其由下而上依序包含一緩沖層422a以及一高介電常數(shù)柵極介電層422b，而本發(fā)明的方法可選擇性分別適用于緩沖層422a及高介電常數(shù)柵極介電層422b上。詳細而言，可在形成緩沖層422a之后或/且在形成高介電常數(shù)柵極介電層422b之后，緊接著原位(in-situ)且連續(xù)的進行前述實施例的第一退火制作工藝P2以及第二退火制作工藝P3于緩沖層422a或/且高介電常數(shù)柵極介電層422b上，其中第一退火制作工藝P2以及第二退火制作工藝P3具有不同的通入氣體以及不同的退火溫度。如此，通過進行具有不同的通入氣體以及不同的退火溫度的退火制作工藝，以有效地修補因前述的制作工藝步驟中所損害的緩沖層422a、高介電常數(shù)柵極介電層422b或基底210的表面。本發(fā)明的詳細制作工藝方法例如通入的氣體及較佳的適用溫度等、所能達到的功效，以及緩沖層422a及高介電常數(shù)柵極介電層422b的材質等已于前述實施例說明，故不再贅述。可選擇性地在高介電常數(shù)柵極介電層422b與犧牲電極層224間設置一底阻障層，以防止后續(xù)位于其上的金屬成分向下擴散污染高介電常數(shù)柵極介電層422b。
[0058]接著，移除犧牲電極層224，而如圖13所示，形成一凹槽rl并暴露出所保留的柵極介電層422。如圖14所示，選擇性形成一蓋層360于選擇性的底阻障層(未圖示)/高介電常數(shù)柵極介電層422b上，作為蝕刻阻擋層，蓋層360的材料例如是氮化鉭(TaN)。而后，形成一功函數(shù)層340覆蓋蓋層360。之后，可選擇性形成一頂阻障層(未繪示)于功函數(shù)層340上，用以防止后續(xù)形成于其上的材料層中的成分向下擴散至功函數(shù)層340、蓋層360或高介電常數(shù)柵極介電層422b等，降低晶體管的功函數(shù)值或增加其漏電流等電性問題。之后，形成一低電阻率材料350于頂阻障層(未繪示)或者功函數(shù)層340上。底阻障層(未繪示)、功函數(shù)層340、頂阻障層(未繪示)或低電阻率材料350的材質已于前實施例中說明，不再贅述。
[0059]接著，可進行一例如化學機械研磨(chemical mechanical polishing, CMP)制作工藝等平坦化制作工藝，均勻地平坦化至暴露出層間介電層250，并形成一金屬柵極(未繪示)。之后，可再進行后續(xù)的半導體制作工藝等，例如選擇性再形成一頂層間介電層(未繪示)于層間介電層250之上，并形成多個接觸洞(未繪示)于頂層間介電層與層間介電層250中，因而暴露出源/漏極區(qū)240 (或金屬硅化物)。之后，填入例如鎢、銅等金屬，以于接觸洞(未繪示)中形成接觸插塞(未繪示)，將源/漏極區(qū)240向外電連接其他半導體元件。同時，接觸插塞(未繪示)也會形成于金屬柵極(未繪示)的上方，以將金屬柵極(未繪示)向外電連接其他半導體元件。
[0060]綜上所述，本發(fā)明提出一種半導體結構及其制作工藝，其原位進行一第一退火制作工藝以及一第二退火制作工藝于介電層上，且此二退火制作工藝具有不同的通入氣體以及不同的退火溫度。如此一來，本發(fā)明可通過進行具有不同的通入氣體以及不同的退火溫度的退火制作工藝以有效地修補介電層及基底，并且降低漏電流密度。再者，本發(fā)明僅需在進行第一退火制作工藝時進行一次的預熱或者加熱的步驟，然后即可直接將退火溫度調整至第二退火制作工藝的退火溫度，而不須再重新進行預熱或者加熱，因此可縮短退火制作工藝的時間。并且，采用本發(fā)明所形成的介電層也較不會在各退火制作工藝中因更換腔體而產(chǎn)生其他污染，因為本發(fā)明的二退火制作工藝于同一制作工藝腔體中進行。
[0061]更進一步而言，本發(fā)明所適用的介電層可為一多晶硅柵極的介電層、或者一金屬柵極的緩沖層或高介電常數(shù)柵極介電層等。再者，本發(fā)明所進行的第一及第二退火制作工藝可包含依序進行一不含氧的退火制作工藝以及一含氧的退火制作工藝，其中不含氧的退火制作工藝可包含通入氮氣、氫氣、氦氣或其他惰性氣體，而含氧的退火制作工藝則可包含通入氧氣。另外，在形成退火制作工藝之前，可更包含進行一采用等離子體的處理制作工藝于介電層上，以集中摻雜雜質于介電層的表面，進而調變介電層的材料電性，但不會污染到基底。
[0062]依據(jù)本發(fā)明的半導體制作工藝所形成的半導體結構，其介電層則會包含氮原子，且當介電層中對于基底的距離小于介電層厚度的20%時，介電層中的氮原子的濃度則會小于5%。是以，本發(fā)明可降低等離子體或摻入的雜質等損害或污染基底，因此本發(fā)明可提升所形成的半導體結構的可靠度。
[0063]以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
【權利要求】
1.一種半導體結構，包含有: 介電層，位于一基底上，其中該介電層包含氮原子，且當該介電層中對于該基底的距離小于該介電層厚度的20%時，該介電層中的氮原子的濃度則小于5%。
2.如權利要求1所述的半導體結構，其中該介電層包含氧化硅層、氮氧化硅層或二氧化鉿層。
3.如權利要求1所述的半導體結構，其中該介電層包含柵極介電層、緩沖層或高介電常數(shù)介電層。
4.一種半導體制作工藝，包含有: 形成一介電層于一基底上；以及 原位進行二退火制作工藝于該介電層，其中該二退火制作工藝具有不同的通入氣體以及不同的退火溫度。
5.如權利要求4所述的半導體制作工藝，其中該介電層包含氧化硅層、氮氧化硅層或二氧化鉿層。
6.如權利要求4所述的半導體制作工藝，其中該介電層包含柵極介電層、緩沖層或高介電常數(shù)介電層。
7.如權利要求4所述的半導體制作工藝，其中該介電層由臨場蒸氣產(chǎn)生(InSituSteam Generat ed, ISSG)制作工藝所形成。
8.如權利要求4所述的半導體制作工藝，其中該二退火制作工藝包含不含氧的退火制作工藝以及含氧的退火制作工藝。
9.如權利要求4所述的半導體制作工藝，其中該二退火制作工藝包含第一退火制作工藝以及第二退火制作工藝。
10.如權利要求9所述的半導體制作工藝，其中該第一退火制作工藝所通入的氣體包含氦氣或氫氣。
11.如權利要求9所述的半導體制作工藝，其中該第一退火制作工藝所通入的氣體包含氮氣。
12.如權利要求11所述的半導體制作工藝，其中該第一退火制作工藝的退火溫度為800 0C "1040 0C ο
13.如權利要求9所述的半導體制作工藝，其中該第二退火制作工藝所通入的氣體包含氧氣。
14.如權利要求13所述的半導體制作工藝，其中該第二退火制作工藝的退火溫度為600 0C ~700。。。
15.如權利要求9所述的半導體制作工藝，其中進行該二退火制作工藝的步驟包含依序進行該第一退火制作工藝以及該第二退火制作工藝。
16.如權利要求10所述的半導體制作工藝，其中該第一退火制作工藝以及該第二退火制作工藝于同一制作工藝腔體進行。
17.如權利要求4所述的半導體制作工藝，其中在進行該二退火制作工藝之前，還包含: 進行一采用等離子體的處理制作工藝于該介電層。
18.如權利要求17所述的半導體制作工藝，其中該采用等離子體的處理制作工藝包含一去稱合等離子體氮化(decoupled plasma nitridation, DPN)制作工藝。
19.如權利要求4所述的半導體制作工藝，其中在進行該二退火制作工藝之后，還包含: 形成一柵極導電層于該介電層上。
20.如權利要求19所述的半導體制作工藝，其中形成該柵極導電層以及形成該介電層于同一叢集式設 備進行。
【文檔編號】H01L21/336GK103887337SQ201210562735
【公開日】2014年6月25日 申請日期:2012年12月21日 優(yōu)先權日:2012年12月21日
【發(fā)明者】林建良, 王俞仁, 顏英偉 申請人:聯(lián)華電子股份有限公司