專利名稱：多晶硅電阻結構及對應的半導體集成器件形成方法
技術領域：
本發(fā)明涉及半導體技術，特別涉及一種多晶硅電阻結構及對應的半導體集成器件形成方法。
背景技術：
隨著半導體器件的特征尺寸(⑶，Critical Dimension)變得越來越小,半導體芯片的集成度越來越高，在單位面積上需要形成的器件數量和類型也越來越多，從而對半導體工藝的要求也越來越高。如何合理安排各種不同器件的位置、以及利用各器件制造的共同點來節(jié)約半導體工藝步驟和材料成為現在研究的熱點。 在半導體器件制造中，多晶硅是一種很常用的導電材料，通?？梢杂糜谥谱鱉OS晶體管的柵電極、高阻值多晶硅電阻、閃存的浮柵、控制柵等。公開號為CN101465161A的中國專利文獻公開了一種分柵式閃存，具體請參考圖1，包括半導體襯底10，位于所述半導體襯底10表面間隔排列的兩個存儲位單元50，位于所述兩個存儲位單元50之間的溝槽，位于所述溝槽的側壁和底部表面的隧穿氧化層70，位于隧穿氧化層70表面且填充滿所述溝槽的多晶硅字線40，位于所述半導體襯底10表面的導電插塞20，所述導電插塞20位于所述存儲位單元50的兩側。其中，所述存儲位單元50包括位于所述半導體襯底10表面的第一層氧化硅層51，位于所述第一層氧化硅層51表面的第一多晶娃浮柵52,位于所述第一多晶娃浮柵52表面的第二層氧化娃層53,位于所述第二層氧化娃層53表面的第一多晶娃控制柵54,覆蓋所述第一層氧化娃層51、第一多晶娃浮柵52、第二層氧化娃層53、第一多晶娃控制柵54的氧化娃側墻55。目前，所述分柵式閃存與多晶硅電阻是分開制造的，即先在指定區(qū)域內形成分柵式閃存后，再在所述分柵式閃存表面形成掩膜層，然后在其他區(qū)域形成多晶硅電阻。但所述形成工藝的集成度較低，工藝步驟較多。

發(fā)明內容
本發(fā)明解決的問題是提供一種多晶硅電阻結構及對應的半導體集成器件形成方法，利用形成分柵式閃存中的控制柵的同時形成多晶硅電阻，大大節(jié)約了工藝成本，縮短了工藝周期。為解決上述問題，本發(fā)明技術方案提供了一種半導體集成器件形成方法，包括提供半導體襯底，所述半導體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，所述第一區(qū)域的半導體襯底表面形成有第一絕緣材料層，所述第一絕緣材料層表面形成有浮柵材料層，所述浮柵材料層表面形成有第二絕緣材料層，所述第二區(qū)域的半導體襯底表面形成有隔離層，所述第一區(qū)域的第二絕緣材料層表面和第二區(qū)域的隔離層表面形成有控制柵材料層；在所述控制柵材料層表面形成具有開口的掩膜層，其中，位于第一區(qū)域的開口為第一開口，位于第二區(qū)域的開口為第二開口 ；在所述第一開口的側壁形成第一側墻，在所述第二開口的側壁形成第二側墻；對所述第一開口暴露出來的控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和第二開口暴露出來的控制柵材料層進行刻蝕，直到暴露出第一區(qū)域的半導體襯底和第二區(qū)域的隔離層；在所述第一開口、第二開口底部和側壁表面形成第一氧化層，且在所述第一開口、第二開口內填充滿多晶硅；去除所述掩膜層和被掩膜層覆蓋的部分控制柵材料層，位于第一側墻下方的控制柵材料層形成控制柵，位于第二側墻下方的控制柵材料層形成多晶硅電阻，所述被掩膜層覆蓋且未被刻蝕的控制柵材料層位置后續(xù)用于形成控制柵和多晶硅電阻的導電插塞；刻蝕所述被掩膜層覆蓋的第二絕緣材料層、浮柵材料層、第一絕緣材料層，直至暴露出第一區(qū)域的半導體襯底，在第一區(qū)域形成分柵式閃存?？蛇x的，所述多晶硅電阻的長度大于第二側墻的長度，所述第二側墻只覆蓋多晶娃電阻的中間位置表面，在所述多晶娃電阻的兩端表面形成金屬娃化物和導電插塞?？蛇x的，還包括通過導電插塞和與導電插塞相連接的金屬互連層，將相鄰的多晶硅電阻相連接?？蛇x的，所述控制柵的長度大于第一側墻的長度，在所述控制柵的兩端的表面形 成金屬娃化物和導電插塞?？蛇x的，在所述暴露出的多晶硅電阻兩端的表面形成金屬硅化物和導電插塞的同時，在所述暴露出的分柵式閃存的控制柵表面形成金屬硅化物和導電插塞?？蛇x的，所述金屬娃化物的形成工藝為自對準金屬娃化物形成工藝。可選的，通過控制第二側墻的厚度，控制多晶硅電阻的寬度?？蛇x的，所述第一側墻和第二側墻的厚度相等或不相等?？蛇x的，所述掩膜層的材料為氮化硅?？蛇x的，所述控制柵材料層的材料為多晶硅，且所述控制柵材料層中摻雜有N型雜質離子或P型雜質離子?？蛇x的，所述浮柵材料層的材料為多晶硅、氮化硅或金屬。本發(fā)明技術方案還提供了一種多晶硅電阻結構，包括半導體襯底，位于所述半導體襯底表面的隔離層，位于所述隔離層表面的偶數個多晶硅電阻，位于所述多晶硅電阻中間位置表面的側墻，位于每兩個相鄰側墻之間的開口內的偽字線，位于未被側墻覆蓋的多晶娃電阻兩端的表面的金屬娃化物，位于所述金屬娃化物表面的導電插塞?？蛇x的，相鄰的多晶硅電阻通過導電插塞和與導電插塞相連接的金屬互連層相連接。與現有技術相比，本發(fā)明具有以下優(yōu)點本發(fā)明實施例在第一區(qū)域形成控制柵材料層的同時，在所述第二區(qū)域的隔離層表面形成控制柵材料層，且在形成分柵式閃存的同時對第二區(qū)域的控制柵材料層同步進行刻蝕，使得形成分柵式閃存的控制柵的同時形成多晶硅電阻，不需要增加任何額外的工藝，縮短了工藝周期，并節(jié)省了沉積多晶硅的原料的消耗，節(jié)省了生產工藝成本。進一步的，本發(fā)明實施例利用形成在多晶硅電阻表面的第二側墻作為硅化物阻擋層，且所述第二側墻與形成分柵式閃存的第一側墻同時形成，不需要額外再形成自對準硅化物阻擋層，節(jié)省了生產工藝成本，縮短了工藝周期。


圖1是現有技術的分柵式閃存的結構示意圖；圖2是本發(fā)明實施例的半導體集成器件形成方法的流程示意圖；圖3至圖13是本發(fā)明實施例的半導體集成器件形成過程的結構示意圖；圖14是本發(fā)明實施例的多晶硅電阻結構的俯視結構示意圖。
具體實施例方式當利用現有工藝形成分柵式閃存和多晶硅電阻時，所述分柵式閃存與多晶硅電阻是分開制造的，即先在指定區(qū)域內形成分柵式閃存后，再在所述分柵式閃存表面形成掩膜層，然后在其他區(qū)域形成多晶硅電阻。但由于制作所述分柵式閃 存需要沉積多層多晶硅層以用來形成控制柵、浮柵或字線，形成分柵式閃存后將其他區(qū)域的所述多層多晶硅層刻蝕掉后，再形成另一層多晶硅層以制作多晶硅電阻，造成了材料的浪費和工藝步驟的增加。因此，本發(fā)明實施例提供了一種多晶硅電阻結構及將多晶硅電阻結構和分柵式閃存同時形成的半導體集成器件形成方法，在形成分柵式閃存中的控制柵的同時形成多晶硅電阻結構，不用增加額外的工藝，節(jié)省了刻蝕、沉積步驟，并節(jié)省了沉積多晶硅的原料的消耗，降低了工藝成本。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施的限制。本發(fā)明實施例首先提供了一種半導體集成器件形成方法，具體的流程示意圖請參考圖2,包括步驟S101，提供半導體襯底，所述半導體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，所述第一區(qū)域的半導體襯底表面形成有第一絕緣材料層，所述第一絕緣材料層表面形成有浮柵材料層，所述浮柵材料層表面形成有第二絕緣材料層，所述第二區(qū)域的半導體襯底表面形成有隔離層，所述第一區(qū)域的第二絕緣材料層表面和第二區(qū)域的隔離層表面形成有控制柵材料層；步驟S102，在所述控制柵材料層表面形成具有開口的掩膜層，其中，位于第一區(qū)域的開口為第一開口，位于第二區(qū)域的開口為第二開口 ；步驟S103，在所述第一開口的側壁形成第一側墻，在所述第二開口的側壁形成第二側墻；步驟S104，對所述第一開口暴露出來的控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和第二開口暴露出來的控制柵材料層進行刻蝕，直到暴露出第一區(qū)域的半導體襯底和第二區(qū)域的隔離層；步驟S105，在所述第一開口、第二開口底部和側壁表面形成第一氧化層，且在所述第一開口、第二開口內填充滿多晶硅；步驟S106，去除所述掩膜層和被掩膜層覆蓋的部分控制柵材料層，位于第一側墻下方的控制柵材料層形成控制柵，位于第二側墻下方的控制柵材料層形成多晶硅電阻，且暴露出所述控制柵、多晶硅電阻兩端的表面；
步驟S107，刻蝕所述被掩膜層覆蓋的第二絕緣材料層、浮柵材料層、第一絕緣材料層，直至暴露出第一區(qū)域的半導體襯底，在第一區(qū)域形成分柵式閃存；步驟S108，在所述暴露出的控制柵兩端和多晶硅電阻兩端表面形成金屬硅化物和導電插塞。具體的，請參考圖3至圖13，為本發(fā)明實施例的半導體集成器件形成過程的結構示意圖。請參考圖3，提供半導體襯底100，所述半導體襯底100具有第一區(qū)域I和與第一區(qū)域I相對的第二區(qū)域II。所述半導體襯底100可以為硅襯底、鍺襯底、鍺硅襯底、砷化鎵襯底、氮化鎵襯底或絕緣體上硅襯底其中的一種。本領域的技術人員可以根據待形成的半導體集成器件選擇所述半導體襯底100的類型，因此所述半導體襯底的類型不應限制本發(fā)明的保護范圍。 所述半導體襯底100具有第一區(qū)域I和與第一區(qū)域I相對的第二區(qū)域II。所述第一區(qū)域I和第二區(qū)域II相鄰或相隔。后續(xù)工藝中在所述第一區(qū)域I上形成分柵式閃存，在第二區(qū)域II上形成多晶硅電阻。在實際的半導體器件制造過程中，所述半導體襯底100具有一個或多個第一區(qū)域I和第二區(qū)域II，在本實施例中，以一個第一區(qū)域I和一個與所述第一區(qū)域I相鄰的第二區(qū)域II做示范性說明，所述第一區(qū)域和第二區(qū)域的數量和位置不應過分限制本發(fā)明的范圍。請參考圖4，在所述第一區(qū)域I的半導體襯底100表面形成第一絕緣材料層111，在所述第一絕緣材料層111表面形成浮柵材料層112，在所述浮柵材料層112表面形成第二絕緣材料層113，在所述第二區(qū)域II的半導體襯底100表面形成隔離層200，在所述第一區(qū)域I的第二絕緣材料層113表面和第二區(qū)域II的隔離層200表面形成控制柵材料層114。在本實施例中，所述隔離層200為淺溝槽隔離(STI)結構，在其他實施例中，所述隔離層還可以為利用硅的選擇氧化(LOCOS)工藝形成的氧化硅層。多晶硅電阻結構后續(xù)形成于所述隔離層200表面，使得所述多晶硅電阻與分柵式閃存等其它器件電學隔離。在本實施例中，所述第一絕緣材料層111和第二絕緣材料層113的材料為氧化硅，形成所述第一絕緣材料層111和第二絕緣材料層113的工藝為熱氧化工藝或化學氣相沉積工藝。所述浮柵材料層112的材料為多晶硅、氮化硅或金屬，所述浮柵材料層112在后續(xù)工藝中用于形成浮柵。所述控制柵材料層114的材料為多晶硅，第一區(qū)域I的控制柵材料層114在后續(xù)工藝中用于形成控制柵，第二區(qū)域II的控制柵材料層114在后續(xù)工藝中用于形成多晶硅電阻，通過控制所述控制柵材料層114的厚度和摻雜濃度可以控制最終形成的多晶硅電阻的阻值。在本實施例中，所述浮柵材料層112和控制柵材料層114的材料為多晶硅，形成所述浮柵材料層112和控制柵材料層114為化學氣相沉積工藝，且形成控制柵材料層114的過程中原位摻雜有N型或P型的雜質離子。在其他實施例中，也可以在形成所述控制柵材料層后利用離子注入工藝在控制柵材料層內摻雜有N型或P型的雜質離子。在本實施例中，先在所述半導體襯底100的第一區(qū)域I和第二區(qū)域II表面形成第一絕緣材料層111，在所述第一絕緣材料層111表面形成浮柵材料層112，在所述浮柵材料層112表面形成第二絕緣材料層113，在所述第二絕緣材料層113表面形成研磨阻擋層(未圖示)，對所述第二區(qū)域的研磨阻擋層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和部分深度的半導體襯底進行刻蝕形成溝槽，并在所述溝槽內充滿絕緣材料，例如氧化硅，通過化學機械研磨工藝去除多余的絕緣材料，直到停止在研磨阻擋層表面，所述溝槽內的絕緣材料形成淺溝槽隔離結構，然后去除所述研磨阻擋層。接著在所述第一區(qū)域I的第二絕緣材料層113和第二區(qū)域II的淺溝槽隔離結構表面形成控制柵材料層114。由于利用化學機械研磨形成的淺溝槽隔離結構的表面高度通常會低于研磨阻擋層的表面高度，使得利用所述工藝形成的淺溝槽隔離結構的表面高度與第二掩膜材料層的表面高度相仿，可以使得第一區(qū)域的控制柵材料層和第二區(qū)域的控制柵材料層的高度相仿，使得后續(xù)形成的第一區(qū)域的掩膜層和第二區(qū)域的掩膜層的高度相仿，有利于后續(xù)對多晶硅進行化學機械研磨形成字線時對研磨終止的控制，避免發(fā)生過研磨或在掩膜層表面還有多晶硅剩余。在其他實施例中，也可以先形成隔離層，再在所述半導體襯底第一區(qū)域和隔離層表面形成第一絕緣材料層，在所述第一絕緣材料 層表面形成浮柵材料層，在所述浮柵材料層表面形成第二絕緣材料層，并通過刻蝕工藝去除所述隔離層表面的第一絕緣材料層、浮柵材料層、第二絕緣材料層，只在所述第一區(qū)域的半導體襯底表面形成第一絕緣材料層、浮柵材料層、第二絕緣材料層，并在所述第一區(qū)域的第二絕緣材料層表面和第二區(qū)域的隔離層表面形成控制柵材料層。在其他實施例中，也可以只在所述第一區(qū)域的半導體襯底表面形成第一絕緣材料層、浮柵材料層，在所述第一區(qū)域的浮柵材料層表面和第二區(qū)域的隔離層表面形成第二絕緣材料層和位于第二絕緣材料層表面的控制柵材料層，由于第二絕緣材料層和隔離層的材料都為絕緣材料，兩者的作用相同，所述隔離層和控制柵材料層之間多形成一層第二絕緣材料層不會對最終形成的多晶硅電阻造成影響。形成所述控制柵材料層114后，對所述控制柵材料層114進行刻蝕，形成塊狀矩形的控制柵材料層114，每一個矩形的控制柵材料層114對應于一個的分柵式閃存單元或多晶硅電阻結構單元，其中所述矩形的寬度定義出了后續(xù)形成多晶硅電阻的長度和控制柵的長度。在本實施例中，所述多晶硅電阻的長度和控制柵的長度相等。在其他實施例中，所述第一區(qū)域的矩形的控制柵材料層和第二區(qū)域的矩形的控制柵材料層的尺寸不相同，使得最終形成的多晶硅電阻的長度和控制柵的長度不相等。在其他實施例中，也可以先不對控制柵材料層進行刻蝕，后續(xù)去除掩膜層后，利用圖形化的光刻膠層為掩膜對控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層進行刻蝕，定義出控制柵、多晶硅電阻的長度和控制柵、多晶硅電阻兩端暴露出來的圖形形狀，使得最終可以在所述字線兩側形成兩條控制柵，在所述偽字線兩側形成兩條多晶硅電阻。在其他實施例中，也可以先形成具有斷口的類矩形的控制柵材料層圖形，所述斷口對應于后續(xù)形成的第一開口和第二開口兩端的位置，使得以所述第一開口和第二開口為掩膜對控制柵材料層圖形進行刻蝕后，使得位于第一開口和第二開口兩側的控制柵材料層分開，而不需要利用光刻工藝將位于第一開口和第二開口兩側的控制柵材料層分開，最終可以在所述字線兩側形成兩條控制柵，在所述偽字線兩側形成兩條多晶硅電阻。請參考圖5，在所述控制柵材料層114表面形成具有開口的掩膜層120，其中，位于第一區(qū)域I的開口為第一開口 121，位于第二區(qū)域II的開口為第二開口 122。所述掩膜層120的材料為氧化硅、氮化硅或兩者的疊層結構。在本實施例中，所述掩膜層120的材料為氮化硅。形成所述第一開口 121和第二開口 122的工藝為干法刻蝕工藝或濕法刻蝕工藝。在本實施例中，形成所述第一開口 121和第二開口 122的工藝為干法刻蝕工藝，且所述第一開口 121暴露出第一區(qū)域I的控制柵材料層114表面，所述第二開口122暴露出第二區(qū)域II的控制柵材料層114表面。所述第一開口 121在后續(xù)工藝中用于形成分柵式閃存，所述第二開口 122在后續(xù)工藝中用于形成多晶硅電阻。所述第一開口 121和第二開口 122的尺寸可以相等，也可以不相等。請參考圖6，為圖5中第二區(qū)域II的俯視圖，且圖5中第二區(qū)域的結構為圖6沿AA'方向的剖面結構示意圖。在本實施例中，所述第二開口 122的長度S2小于第二區(qū)域的矩形控制柵材料層的寬度SI，所述第一開口 121的長度小于第一區(qū)域的矩形控制柵材料層的寬度，使得最終形成的第一側墻的長度小于控制柵的長度，最終形成的第二側墻的長度小于多晶硅電阻的長度，且所述第一開口 121、第二開口 122的位置對應于矩形控制柵材料層的中間位置，最終形成的控制柵、多晶硅電阻的兩端未被第一側墻、第二側墻覆蓋，所述暴露出的控制柵、多晶硅電阻的兩端表面用于形成金屬硅化物和導電插塞，使得控制柵、多晶硅電阻分別與金屬互連層相連接。
請一并參考圖7和圖8，圖8為圖7的第二區(qū)域的俯視結構示意圖，在所述第一開口 121的側壁形成第一側墻131，在所述第二開口 122的側壁形成第二側墻132。所述第一側墻131、第二側墻132為氧化硅層、氮化硅層或兩者的疊層結構，形成側墻的工藝為本領域技術人員的公知技術，在此不作贅述。在本實施例中，所述第一側墻131和第二側墻132采用同一形成工藝形成。在其他實施例中，所述第一側墻和第二側墻也可以分開形成。所述第一側墻的厚度和第二側墻的厚度也可以不相同。由于第二側墻的厚度對應于多晶硅電阻的寬度，因此通過控制所述第二側墻的厚度即可以控制多晶硅電阻的覽度。請參考圖9，對所述第一開口 121暴露出來的控制柵材料層114、第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111和第二開口 122暴露出來的控制柵材料層114進行刻蝕，直到暴露出第一區(qū)域I的半導體襯底100和第二區(qū)域II的隔離層200。在本實施例中，所述刻蝕工藝具體包括以所述第一側墻131、第二側墻132和掩膜層120為掩膜，對所述控制柵材料層114進行刻蝕，直到暴露出第一區(qū)域的第二絕緣材料層113和第二區(qū)域的隔離層200，在所述刻蝕后的第一開口 121和第二開口 122的側壁形成第三側墻133 ;以所述第三側墻133為掩膜，對所述第一區(qū)域的第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111繼續(xù)刻蝕，直到暴露出所述第一區(qū)域的半導體襯底100表面。在其他實施例中，由于不同分柵式閃存對應于不同的浮柵結構、控制柵結構，即對應于不同的刻蝕工藝。因此所述對浮柵材料層、控制柵材料層的刻蝕方法能夠以多種不同于此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣。在本實施例中，在刻蝕第一開口 121暴露出來的第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111時，還同時刻蝕第二開口 122暴露出來的隔離層200，使得部分厚度的隔離層200被刻蝕。但由于第二絕緣材料層113、第一絕緣材料層111往往很薄，而刻蝕浮柵材料層112的刻蝕氣體對氧化硅往往具有較高的刻蝕選擇比，不容易刻蝕掉隔離層200，使得刻蝕掉的隔離層的厚度很小。
請參考圖10，在所述第一開口 121 (請參考圖9)、第二開口 122 (請參考圖9)底部和側壁表面形成第一氧化層140，且在所述第一開口 121、第二開口 121內填充滿多晶硅，其中第一開口 121內的多晶硅形成字線141，第二開口 121內的多晶硅形成偽字線142。形成所述第一氧化層140、字線141和偽字線142的工藝具體包括在所述第一開口 121、第二開口 122側壁和底部表面,所述掩膜層120表面形成第一氧化娃材料層(未圖不)，在所述第一氧化娃材料層表面形成第一多晶娃材料層(未圖不)，且所述第一多晶娃材料層完全填充滿所述第一開口 121、第二開口 122 ;對所述掩膜層120表面的第一多晶娃材料層、第一氧化硅材料層進行化學機械研磨，直到所述第一區(qū)域的掩膜層120表面和第二區(qū)域的掩膜層120表面的第一多晶娃材料層、第一氧化娃材料層被完全去除,暴露出所述掩膜層120,使得所述第一開口、第二開口內填充滿多晶娃,其中第一開口 121內的多晶娃形成字線141，第二開口 122內的多晶硅形成偽字線142。請參考圖11，去除所述掩膜層120 (請參考圖10)和被掩膜層120覆蓋的部分控 制柵材料層114(請參考圖10)，位于第一側墻131下方的控制柵材料層形成控制柵115，位于第二側墻132下方的控制柵材料層形成多晶硅電阻116。去除所述掩膜層120的工藝為干法刻蝕工藝或濕法刻蝕工藝。在本實施例中，利用熱磷酸對所述掩膜層120進行濕法刻蝕。去除所述掩膜層120后，在所述圖形化的光刻膠層、字線、多晶硅電阻、第一側墻和第二側墻為掩膜，對原來位于掩膜層120下方的控制柵材料層、進行刻蝕，直到暴露出第一區(qū)域的第二絕緣材料層113和第二區(qū)域的隔離層200，其中，第一區(qū)域的控制柵材料層形成控制柵115，第二區(qū)域的控制柵材料層形成多晶硅電阻116。在本實施例中，在形成控制柵的同時形成了多晶硅電阻，不需要額外再形成另一層多晶硅層用于形成多晶硅電阻，節(jié)省了沉積多晶硅的原料的消耗，且所述多晶硅電阻利用第二側墻自對準的進行刻蝕，后續(xù)不需要對多晶硅層進行光刻刻蝕形成多晶硅電阻，節(jié)省了工藝步驟，提高了工藝集成度。請參考圖12，為圖11中第二區(qū)域的俯視圖，且圖11中第二區(qū)域的結構為圖12沿AA'方向的剖面結構示意圖，其中，為了附圖的簡潔，所述圖12中未圖示圖11中的第一氧化層140和第三側墻133。所述刻蝕形成的多晶硅電阻116的長度大于第二側墻132的長度，且第二側墻132只覆蓋多晶硅電阻116的中間位置，所述多晶硅電阻116的兩端未被第二側墻132所覆蓋，使得后續(xù)在所述多晶硅電阻116的兩端表面可以利用自對準金屬硅化物工藝形成金屬娃化物和導電插塞。由于現有工藝形成多晶硅電阻的制造過程是先形成一層多晶硅材料層，對多晶硅材料層進行刻蝕后形成多晶硅電阻后，在所述多晶硅電阻部分表面形成硅化物阻止層(salicide block layer, SAB),利用所述娃化物阻止層來保護多晶娃電阻表面,使得被覆蓋的多晶硅電阻表面不會形成不期望的硅化物。然而，硅化物阻止層的引入增大了工藝的復雜性，并且增大了制造成本。在本實施例中，所述形成在所述多晶硅電阻116中間位置的表面的第二側墻132作為硅化物阻擋層，不需要額外形成硅化物阻擋層(SAB)，使得后續(xù)形成自對準金屬娃化物時只形成在所述暴露出的多晶娃電阻兩端的表面，從而可以在金屬娃化物表面通過形成導電插塞將所述多晶硅電阻與外電路相連接。請參考圖13，刻蝕去除所述控制柵材料層(請參考圖10)后，繼續(xù)刻蝕原來被掩膜層120 (請參考圖10)覆蓋的第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111，直至暴露出第一區(qū)域的半導體襯底100，在第一區(qū)域形成分柵式閃存150。所述浮柵材料層形成為分柵式閃存150的浮柵(未標示)。形成所述分柵式閃存150后，還在所述分柵式閃存150側壁和多晶硅電阻的側壁表面形成第四側墻(未標示)，使得分柵式閃存150中的浮柵、控制柵、第二側墻下的多晶硅電阻116與外界電隔離，并防止在后續(xù)的離子摻雜工藝中將離子注入到浮柵、控制柵、多晶硅電阻中，影響器件的電學性能。形成分柵式閃存150后，利用自對準金屬硅化物工藝在所述多晶硅電阻116兩端表面、控制柵115兩端表面、字線141表面、偽字線142表面和待形成導電插塞的半導體襯底表面形成金屬硅化物。由于利用自對準金屬硅化物工藝形成的金屬硅化物只會形成在暴露出的單晶硅材料和多晶硅材料表面，不需要額外形成硅化物阻擋層，節(jié)省了工藝步驟。在本實施例中，所述金屬硅化物160為硅化鎳、硅化鈦、硅化鉭、硅化鎢、硅化鈷等中的一種或幾種。由于自對準金屬硅化物的工藝為本領域技術人員的公知技術，在此不作 詳述。形成所述金屬硅化物后，后續(xù)在所述半導體襯底表面形成覆蓋分柵式閃存和多晶娃電阻的層間介質層(未圖不)，并在所述控制柵115的金屬娃化物表面、多晶娃電阻116的金屬硅化物表面和字線141的金屬硅化物表面的層間介質層內形成導電插塞，并利用層間介質層表面的金屬互連層通過導電插塞將所述分柵式閃存的字線、控制柵和多晶硅電阻與外電路相連接。在本實施例中，所述分柵式閃存的控制柵表面的金屬硅化物和導電插塞與多晶硅電阻表面的金屬硅化物和導電插塞同時形成。在其他實施例中，所述分柵式閃存的控制柵表面的金屬娃化物和導電插塞與多晶娃電阻表面的金屬娃化物和導電插塞也可以分開形成。在本實施例中，所述位于偽字線142 —側的一條多晶硅電阻116構成一個多晶硅電阻結構。在其他實施例中，在所述層間介質層表面形成金屬互連層后，利用導電插塞表面的金屬互連層，將相鄰的多晶硅電阻相連接，使得多個多晶硅電阻串聯形成一個較大阻值的電阻，且通過控制串聯的多晶硅電阻條數，可以很方便的控制最終產生的多晶硅電阻結構的阻值。請參考圖14，為本發(fā)明實施例的多晶硅電阻結構的俯視結構示意圖，位于同一個偽字線142兩側的兩個多晶娃電阻116的兩端通過金屬娃化物160、導電插塞161和金屬互連線162首尾相連，位于不同偽字線一側的兩個多晶硅電阻116的兩端通過金屬硅化物160、導電插塞161和金屬互連線162首尾相連，從而形成一個具有較大阻值的多晶硅電阻結構。本發(fā)明實施例還提供了一種多晶硅電阻結構，請一并參考圖13和圖14，包括半導體襯底100，位于所述半導體襯底100表面的隔離層200，位于所述隔離層200表面的偶數個多晶硅電阻116，位于所述多晶硅電阻116中間位置表面的第二側墻132，位于每兩個相鄰第二側墻132之間的開口內的偽字線142，位于未被第二側墻132覆蓋的多晶硅電阻116兩端的表面的金屬娃化物160,位于所述金屬娃化物160表面的導電插塞161。在其他實施例中，還可以通過利用導電插塞表面的金屬互連層，將相鄰的多晶硅電阻相連接，使得多個多晶硅電阻串聯形成一個較大阻值的電阻，且通過控制串聯的多晶硅電阻條數，可以很方便的控制最終產生的多晶硅電阻結構的阻值。綜上，本發(fā)明實施例在第一區(qū)域形成控制柵材料層的同時，在所述第二區(qū)域的隔離層表面形成控制柵材料層，且在形成分柵式閃存的同時對第二區(qū)域的控制柵材料層同步進行刻蝕，使得形成分柵式閃存中的控制柵的同時形成多晶硅電阻，不需要增加任何額外的工藝，縮短了工藝周期，并節(jié)省了沉積多晶硅的原料的消耗，節(jié)省了生產工藝成本。進一步的，本發(fā)明實施例利用形成在多晶硅電阻表面的第二側墻作為硅化物阻擋層，且所述第二側墻與形成分柵式閃存的第一側墻同時形成，不需要額外再形成自對準硅化物阻擋層，節(jié)省了生產工藝成本。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明 的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種半導體集成器件形成方法，其特征在于，包括提供半導體襯底，所述半導體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，所述第一區(qū)域的半導體襯底表面形成有第一絕緣材料層，所述第一絕緣材料層表面形成有浮柵材料層，所述浮柵材料層表面形成有第二絕緣材料層，所述第二區(qū)域的半導體襯底表面形成有隔離層，所述第一區(qū)域的第二絕緣材料層表面和第二區(qū)域的隔離層表面形成有控制柵材料層；在所述控制柵材料層表面形成具有開口的掩膜層，其中，位于第一區(qū)域的開口為第一開口，位于第二區(qū)域的開口為第二開口 ；在所述第一開口的側壁形成第一側墻，在所述第二開口的側壁形成第二側墻；對所述第一開口暴露出來的控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和第二開口暴露出來的控制柵材料層進行刻蝕，直到暴露出第一區(qū)域的半導體襯底和第二區(qū)域的隔離層；在所述第一開口、第二開口底部和側壁表面形成第一氧化層，且在所述第一開口、第二開口內填充滿多晶硅；去除所述掩膜層和被掩膜層覆蓋的部分控制柵材料層，位于第一側墻下方的控制柵材料層形成控制柵，位于第二側墻下方的控制柵材料層形成多晶硅電阻，所述被掩膜層覆蓋且未被刻蝕的控制柵材料層的位置后續(xù)用于形成控制柵和多晶硅電阻的導電插塞；刻蝕所述被掩膜層覆蓋的第二絕緣材料層、浮柵材料層、第一絕緣材料層，直至暴露出第一區(qū)域的半導體襯底，在第一區(qū)域形成分柵式閃存。
2.如權利要求1所述的半導體集成器件形成方法，其特征在于，所述多晶硅電阻的長度大于第二側墻的長度，所述第二側墻只覆蓋多晶硅電阻的中間位置表面，在所述多晶硅電阻的兩端表面形成金屬娃化物和導電插塞。
3.如權利要求2所述的半導體集成器件形成方法，其特征在于，還包括通過導電插塞和與導電插塞相連接的金屬互連層，將相鄰的多晶硅電阻相連接。
4.如權利要求1所述的半導體集成器件形成方法，其特征在于，所述控制柵的長度大于第一側墻的長度，在所述控制柵的兩端的表面形成金屬娃化物和導電插塞。
5.如權利要求2或4所述的半導體集成器件形成方法，其特征在于，在所述暴露出的多晶硅電阻兩端的表面形成金屬硅化物和導電插塞的同時，在所述暴露出的分柵式閃存的控制柵表面形成金屬娃化物和導電插塞。
6.如權利要求2或4所述的半導體集成器件形成方法，其特征在于，所述金屬硅化物的形成工藝為自對準金屬娃化物形成工藝。
7.如權利要求1所述的半導體集成器件形成方法，其特征在于，通過控制第二側墻的厚度，控制多晶硅電阻的寬度。
8.如權利要求1所述的半導體集成器件形成方法，其特征在于，所述第一側墻和第二側墻的厚度相等或不相等。
9.如權利要求1所述的半導體集成器件形成方法，其特征在于，所述掩膜層的材料為氮化硅。
10.如權利要求1所述的半導體集成器件形成方法，其特征在于，所述控制柵材料層的材料為多晶硅，且所述控制柵材料層中摻雜有N型雜質離子或P型雜質離子。
11.如權利要求1所述的半導體集成器件形成方法，其特征在于，所述浮柵材料層的材料為多晶硅、氮化硅或金屬。
12.—種多晶娃電阻結構,其特征在于,包括半導體襯底，位于所述半導體襯底表面的隔離層，位于所述隔離層表面的偶數個多晶硅電阻，位于所述多晶硅電阻中間位置表面的側墻，位于每兩個相鄰側墻之間的開口內的偽字線，位于未被側墻覆蓋的多晶硅電阻兩端的表面的金屬娃化物，位于所述金屬娃化物表面的導電插塞。
13.如權利要求12所述的多晶硅電阻結構，其特征在于，相鄰的多晶硅電阻通過導電插塞和與導電插塞相連接的金屬互連層相連接。
全文摘要
一種多晶硅電阻結構及對應的半導體集成器件形成方法，所述半導體集成器件形成方法在第一區(qū)域形成控制柵材料層的同時，在所述第二區(qū)域的隔離層表面形成控制柵材料層，且在形成分柵式閃存的同時對第二區(qū)域的控制柵材料層同步進行刻蝕，使得形成分柵式閃存的控制柵的同時形成多晶硅電阻結構，不需要增加任何額外的工藝，縮短了工藝周期，并節(jié)省了沉積多晶硅的原料的消耗，節(jié)省了生產工藝成本。
文檔編號H01L21/8247GK103021954SQ20121056442
公開日2013年4月3日 申請日期2012年12月21日 優(yōu)先權日2012年12月21日
發(fā)明者江紅 申請人:上海宏力半導體制造有限公司