專利名稱：分柵式快閃存儲(chǔ)器的pip電容及制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及分柵式快閃存儲(chǔ)器的PIP電容及制備方法。
背景技術(shù)：
在目前的半導(dǎo)體產(chǎn)業(yè)中，由多種方法制備電容器，包括MOS電容、PIP (Poly-1nsulator-Poly)電容、MlM(Metal-1nsulator-Metal)電容等。相對(duì)于 MOS 電容，PIP電容特性好，線型度強(qiáng)，而且MOS電容需要用熱氧化生長(zhǎng)形成絕緣層，且需要對(duì)該絕緣層進(jìn)行高摻雜。而PIP電容只需要CVD生長(zhǎng)形成絕緣層，制備工藝簡(jiǎn)單且制備效率較高。而MM電容通常使用器件內(nèi)部的金屬作為該電容的下電極，然后在該下電極上沉積絕緣介質(zhì)層和金屬層，接著依照電容圖形進(jìn)行光刻和刻蝕得到該電容的絕緣介質(zhì)層和上電極，但是為便于其他器件與該電容器件進(jìn)行電連接，需要在該上電極上再制備一層用于供其他器 件與該電容連接的金屬層，如此，將會(huì)增加半導(dǎo)體器件的尺寸，阻礙半導(dǎo)體器件向微型化方向發(fā)展。在公開號(hào)為CN1012909911A(
公開日2008年10月22日)的中國專利文獻(xiàn)中還能發(fā)現(xiàn)更多的PIP電容的信息。在現(xiàn)有的分柵式快閃存儲(chǔ)器的工藝中，PIP電容廣泛用于防止噪音和模擬器件的頻率調(diào)制?，F(xiàn)有技術(shù)中，請(qǐng)參考圖1和圖2，在分柵式快閃存儲(chǔ)器中形成PIP電容的工藝具體如下請(qǐng)參考圖1，在襯底(圖未示)上形成淺溝槽隔離結(jié)構(gòu)101。請(qǐng)參考圖2，在所述淺溝槽隔離結(jié)構(gòu)101上形成氧化硅層102和下電極多晶硅層
103。在所述下電極多晶硅層103上形成氧化硅層104和上電極多晶硅層105?，F(xiàn)有技術(shù)形成的PIP電容器的單位電容值較小，使得PIP電容器占用芯片的面積較大，有礙半導(dǎo)體器件向微型化方向發(fā)展。

發(fā)明內(nèi)容
本發(fā)明解決的問題現(xiàn)有技術(shù)形成的PIP電容器的單位電容值較小，使得PIP電容器占用芯片的面積較大，有礙半導(dǎo)體器件向微型化方向發(fā)展。為解決上述問題，本發(fā)明提供一種分柵式快閃存儲(chǔ)器的PIP單位電容的制備方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括外圍區(qū)和核心區(qū)，所述核心區(qū)用于形成分柵式快閃存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)，所述外圍區(qū)用于形成分柵式快閃存儲(chǔ)器的外圍電路；在所述外圍區(qū)的半導(dǎo)體襯底內(nèi)形成隔離結(jié)構(gòu)；在所述隔離結(jié)構(gòu)中形成至少一個(gè)第一溝槽；在第一溝槽底部、側(cè)壁、隔離結(jié)構(gòu)表面形成第一多晶硅層，所述第一溝槽內(nèi)的第一多晶硅層圍成第二溝槽；在第二溝槽底部、側(cè)壁、所述第一多晶硅層表面形成介質(zhì)層，所述第二溝槽內(nèi)的介質(zhì)層圍成第三溝槽；在所述第三溝槽的底部、側(cè)壁、所述介質(zhì)層表面形成第二多晶硅層。可選的，所述第三溝槽內(nèi)的第二多晶硅層圍成第四溝槽?？蛇x的，所述第一多晶硅層與形成核心區(qū)中的字線時(shí)所用到的多晶硅層為同一層。可選的，所述第一多晶硅層的形成方法為沉積?？蛇x的，所述介質(zhì)層的材料為氧化硅。可選的，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。 可選的，在所述隔離結(jié)構(gòu)中形成至少一個(gè)第一溝槽的方法包括在所述隔離結(jié)構(gòu)上形成圖形化的光刻膠層，定義第一溝槽的位置，所述圖形化的光刻膠層與去除核心區(qū)部分高度的隔離結(jié)構(gòu)時(shí)所用到的圖形化的光刻膠層為同一層；以所述圖形化的光刻膠為掩膜對(duì)所述隔離結(jié)構(gòu)進(jìn)行刻蝕，形成第一溝槽。本發(fā)明還提供了一種PIP單位電容器，位于半導(dǎo)體襯底的外圍區(qū)，所述半導(dǎo)體襯底還具有核心區(qū)，所述核心區(qū)具有所述分柵式快閃存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)；所述外圍區(qū)的半導(dǎo)體襯底具有隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)具有至少一個(gè)第一溝槽；所述PIP電容包括位于所述第一溝槽底部、側(cè)壁和所述隔離結(jié)構(gòu)表面的第一多晶硅層，所述第一溝槽中的第一多晶硅圍成第二溝槽；位于所述第二溝槽底部、側(cè)壁和所述第二溝槽表面的介質(zhì)層，所述第二溝槽中的介質(zhì)層圍成第三溝槽；位于所述第三溝槽底部、側(cè)壁和所述介質(zhì)層表面的第二多晶硅層。可選的，所述第三溝槽內(nèi)的第二多晶硅層圍成第四溝槽?？蛇x的，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)在具有分柵式快閃存儲(chǔ)器的外圍電路的半導(dǎo)體襯底的淺溝槽內(nèi)部形成第一溝槽，在第一溝槽底部、側(cè)壁、隔離結(jié)構(gòu)表面形成第一多晶娃層，所述第一溝槽內(nèi)的第一多晶娃層圍成第二溝槽；在第二溝槽底部、側(cè)壁、所述第一多晶硅層表面形成介質(zhì)層，所述第二溝槽內(nèi)的介質(zhì)層圍成第三溝槽；在所述第三溝槽的底部、側(cè)壁、所述介質(zhì)層表面形成第二多晶硅層。增加了分柵式快閃存儲(chǔ)器的PIP電容器中的上電極與絕緣層、絕緣層與下電極之間的有效接觸面積，從而增加分柵式快閃存儲(chǔ)器的PIP電容器的單位電容cmit，進(jìn)而減小分柵式快閃存儲(chǔ)器的PIP電容器占用整個(gè)芯片的面積，有利于半導(dǎo)體器件向微型化方向發(fā)展。


圖1至圖2是現(xiàn)有的分柵式快閃存儲(chǔ)器的PIP電容器的制作方法的剖面示意圖；圖3是本發(fā)明所提供的分柵式快閃存儲(chǔ)器的PIP電容器的制作方法流程圖；圖4至圖8是本發(fā)明一個(gè)實(shí)施例所提供的分柵式快閃存儲(chǔ)器的PIP電容器的制作方法的剖面示意圖。
具體實(shí)施方式
發(fā)明人經(jīng)過研究發(fā)現(xiàn)出現(xiàn)現(xiàn)有技術(shù)形成的PIP電容器的單位電容值較小，使得PIP電容器占用芯片的面積較大，有礙半導(dǎo)體器件向微型化方向發(fā)展的原因?yàn)楦鶕?jù)公式(I)Cunit = KS/D，其中Cunit是PIP電容器的單位電容，S是PIP電容器中的上電極與絕緣層、絕緣層與下電極之間的有效接觸面積，D是PIP電容器中的上電極與絕緣層之間、絕緣層與下電極之間的距離，K是常數(shù)?，F(xiàn)有技術(shù)形成的PIP電容器中的上電極與絕緣層、絕緣層與下電極之間的有效接觸面積較小，在PIP電容器中的上電極與絕緣層之間、絕緣層與下電極之間的距離固定的前提下，形成的PIP電容器的單位電容Cunit較小。根據(jù)公式(2)C總=CunitA,其中，C總是整個(gè)芯片實(shí)際需要的總電容值，為常數(shù)，A是PIP電容器占用整個(gè)芯片的面積。因此，現(xiàn)有技術(shù)中Cunit較小，則PIP電容器占用整個(gè)芯片的面積較大，有礙半導(dǎo)體器件向微型化方向發(fā)展。為了解決以上問題，發(fā)明人經(jīng)過創(chuàng)造性勞動(dòng)，獲得了分柵式快閃存儲(chǔ)器的PIP電 容器單位電容的制備方法，具體請(qǐng)參考圖3。下面通過具體的實(shí)施例，對(duì)本發(fā)明的技術(shù)方案 進(jìn)行清楚、完整的描述。執(zhí)行圖3中的步驟S11，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括外圍區(qū)和核心區(qū)，所述核心區(qū)用于形成分柵式快閃存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)，所述外圍區(qū)用于形成分柵式快閃存儲(chǔ)器的外圍電路。參考圖4，執(zhí)行圖3中的步驟S12，在所述外圍區(qū)的半導(dǎo)體襯底內(nèi)形成隔離結(jié)構(gòu)201。由于本發(fā)明重點(diǎn)在于外圍區(qū)隔離結(jié)構(gòu)上形成的PIP電容，因此在圖示中，僅示意出隔離結(jié)構(gòu)，對(duì)外圍區(qū)的其他結(jié)構(gòu)以及核心區(qū)均未示出。其中，半導(dǎo)體襯底(圖未示)可以是單晶、絕緣體上硅(SOI)，或者還可以包括其它的材料，例如銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。當(dāng)然，它也可以是本領(lǐng)域技術(shù)人員所熟知的其它襯底材料。其中，半導(dǎo)體襯底上的隔離結(jié)構(gòu)201可以為局部氧化隔離結(jié)構(gòu)(LOCOS)或淺溝槽隔離結(jié)構(gòu)(STI)等。本實(shí)施例中，所述隔離結(jié)構(gòu)201為淺溝槽隔離結(jié)構(gòu)。淺溝槽隔離結(jié)構(gòu)的形成為本領(lǐng)域技術(shù)人員熟知技術(shù)，在此不再贅述。參考圖4至圖5，執(zhí)行圖3中的步驟S13，在所述隔離結(jié)構(gòu)201內(nèi)部形成至少一個(gè)第一溝槽203。具體形成步驟為，在所述隔離結(jié)構(gòu)201表面形成圖形化的掩膜層202，以所述圖形化的掩膜層202為掩膜對(duì)所述隔離結(jié)構(gòu)201進(jìn)行刻蝕，使得所述隔離結(jié)構(gòu)201內(nèi)部形成至少一個(gè)第一溝槽203。本實(shí)施例中，參考圖4，所述掩膜層202可以為光刻膠或硬掩膜層，所述硬掩膜層可以為氧化硅、氮化硅或氮氧化硅，還可以為金屬硬掩膜，例如氮化鈦。本實(shí)施例為光刻膠。第一溝槽203在后續(xù)工藝中可以增加PIP電容器的下電極與絕緣層、上電極與絕緣層之間的接觸面積。圖5為在淺溝槽隔離結(jié)構(gòu)形成第一溝槽203的俯視圖，參考圖5，各第一溝槽203之間的間隔h相等，h值越小，在單位面積的淺溝槽內(nèi)形成的第一溝槽的數(shù)量會(huì)越多，但是h值在第一溝槽的形成過程中還受到光刻的分辨率影響，因此，在能夠保證光刻分辨率的前提下，h值越小越好。本實(shí)施例中，h值為大于等于O. 38微米。當(dāng)然，在其它實(shí)施例中，各第一溝槽之間的間隔可以不相等。在其它實(shí)施例中，在所述隔離結(jié)構(gòu)中形成至少一個(gè)第一溝槽的方法包括
在所述隔離結(jié)構(gòu)上形成圖形化的光刻膠層，定義第一溝槽的位置，所述圖形化的光刻膠層與去除核心區(qū)部分高度的淺溝槽隔離結(jié)構(gòu)時(shí)所用到的圖形化的光刻膠層為同一層；然后，以所述圖形化的光刻膠為掩膜對(duì)所述隔離結(jié)構(gòu)進(jìn)行刻蝕，形成第一溝槽。需要說明的是，現(xiàn)有工藝中，在半導(dǎo)體襯底的外圍區(qū)和核心區(qū)形成淺溝槽隔離結(jié)構(gòu)后，需要在整個(gè)半導(dǎo)體襯底上形成圖形化的光刻膠以刻蝕核心區(qū)的淺溝槽隔離結(jié)構(gòu)，使得核心區(qū)的淺溝槽隔離結(jié)構(gòu)的高度降低。之所以將核心區(qū)的淺溝槽隔離結(jié)構(gòu)的高度降低，是因?yàn)椋诤诵膮^(qū)，形成存儲(chǔ)結(jié)構(gòu)中的浮柵的材料層與淺溝槽隔離結(jié)構(gòu)相鄰，后續(xù)在核心區(qū)刻蝕浮柵材料層形成浮柵時(shí)，如果淺溝槽隔離結(jié)構(gòu)太高，會(huì)在與浮柵材料層相鄰的淺溝槽隔離結(jié)構(gòu)的側(cè)壁形成較難去除的浮柵材料層殘留，影響下一步工藝和后續(xù)形成的存儲(chǔ)器的性能。本發(fā)明在步驟S13中的具有圖形化的光刻膠不用重新制作，可以將第一溝槽圖形直接制作在為降低核心區(qū)淺溝槽隔離結(jié)構(gòu)的高度而形成的光刻膠上。因此，以該光刻膠為掩膜刻蝕核心區(qū)的淺溝槽隔離結(jié)構(gòu)，使其高度降低的同時(shí)，在外圍區(qū)的淺溝槽隔離結(jié)構(gòu)上也形成了第一溝槽203，并且，第一溝槽203的深度等于核心區(qū)的淺溝槽隔離結(jié)構(gòu)降低的高 度。這樣做可以使得本發(fā)明增加PIP電容器單位電容的成本幾乎為零，并且制備工藝簡(jiǎn)單，不需要額外制備光刻膠的工藝，工作效率較高。形成至少一個(gè)第一溝槽203后，去除光刻膠。參考圖6，執(zhí)行圖3中的步驟S14，在第一溝槽203底部、側(cè)壁、隔離結(jié)構(gòu)201表面形成第一多晶娃層204,所述第一溝槽203內(nèi)的第一多晶娃層204圍成第二溝槽205。第一多晶硅層204是本實(shí)施例的PIP電容的下電極。在核心區(qū)沉積多晶硅層形成字線的同時(shí)，在外圍區(qū)的淺溝槽隔離結(jié)構(gòu)表面形成第一多晶硅層204。因此，第一多晶硅層204也是沉積的方法形成，并且不用刻意另外形成，屬于本領(lǐng)域技術(shù)人員熟知技術(shù)，在此不再贅述。結(jié)合參考圖7，執(zhí)行圖3中的步驟S15，在第二溝槽205底部、側(cè)壁、所述第一多晶硅層204表面形成介質(zhì)層206，所述第二溝槽205內(nèi)的介質(zhì)層206圍成第三溝槽207。介質(zhì)層206與外圍電路的邏輯CMOS晶體管上的柵介質(zhì)層一起形成，即，介質(zhì)層206與外圍電路的邏輯CMOS晶體管上的柵介質(zhì)層為同一層，在同一工藝中形成。所述外圍電路的邏輯CMOS晶體管在核心電路的存儲(chǔ)器件形成好之后形成。本實(shí)施例中介質(zhì)層的材料為氧化硅，形成方法為沉積工藝，屬于本領(lǐng)域技術(shù)人員熟知技術(shù)，在此不再贅述。第一溝槽203底部和側(cè)壁的第一多晶硅層204、第二溝槽205底部和側(cè)壁的介質(zhì)層206增加了 PIP電容器的下電極與絕緣層之間的接觸面積，從而增加了 PIP電容器的單位電容。參考圖8，執(zhí)行圖3中的步驟S16，在所述第三溝槽207的底部、側(cè)壁、所述介質(zhì)層206表面形成第二多晶娃層208。第二多晶硅層208與外圍電路的邏輯CMOS晶體管上的介質(zhì)層206上的控制柵層為同一層，在同一工藝中形成，形成方法也為沉積。所述控制柵層的形成工藝為本領(lǐng)域技術(shù)人員的熟知技術(shù)，在此不再贅述。本實(shí)施例中，所述第三溝槽207內(nèi)的第二多晶硅層208圍成第四溝槽209。在其它實(shí)施例中，在第三溝槽207內(nèi)的第二多晶硅層208內(nèi)也可以不圍成第四溝槽209，即第二多晶娃層將第二溝槽填滿。參考圖8，本發(fā)明還提供一種分柵式快閃存儲(chǔ)器的PIP電容。位于半導(dǎo)體襯底的外圍區(qū)，所述半導(dǎo)體襯底還具有核心區(qū)，所述核心區(qū)具有所述分柵式快閃存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)；所述外圍區(qū)的半導(dǎo)體襯底具有隔離結(jié)構(gòu)201，所述隔離結(jié)構(gòu)201具有至少第一溝槽203 (參考圖4)；所述PIP電容包括位于所述第一溝槽203底部、側(cè)壁和所述隔離結(jié)構(gòu)201表面的第一多晶硅層204，所述第一溝槽203中的第一多晶硅層204圍成第二溝槽205 (參考圖6)；
位于所述第二溝槽205底部、側(cè)壁和所述第二溝槽205表面的介質(zhì)層206，所述第二溝槽205中的介質(zhì)層206圍成第三溝槽207 (參考圖7)；位于所述第三溝槽207底部、側(cè)壁和所述介質(zhì)層206表面的第二多晶娃層208。其中，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。在其它實(shí)施例中，所述第三溝槽207內(nèi)的第二多晶硅層208具有第四溝槽209。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種制備分柵式快閃存儲(chǔ)器的pip電容的方法，其特征在于，包括 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括外圍區(qū)和核心區(qū)，所述核心區(qū)用于形成分柵式快閃存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)，所述外圍區(qū)用于形成分柵式快閃存儲(chǔ)器的外圍電路； 在所述外圍區(qū)的半導(dǎo)體襯底內(nèi)形成隔離結(jié)構(gòu)； 在所述隔離結(jié)構(gòu)中形成至少一個(gè)第一溝槽； 在第一溝槽底部、側(cè)壁、隔離結(jié)構(gòu)表面形成第一多晶娃層，所述第一溝槽內(nèi)的第一多晶硅層圍成第二溝槽； 在第二溝槽底部、側(cè)壁、所述第一多晶硅層表面形成介質(zhì)層，所述第二溝槽內(nèi)的介質(zhì)層圍成第三溝槽； 在所述第三溝槽的底部、側(cè)壁、所述介質(zhì)層表面形成第二多晶硅層。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第三溝槽內(nèi)的第二多晶硅層圍成第四溝槽。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一多晶硅層與形成核心區(qū)中的字線時(shí)所用到的多晶硅層為同一層。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述第一多晶硅層的形成方法為沉積。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述介質(zhì)層的材料為氧化硅。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述隔離結(jié)構(gòu)中形成至少一個(gè)第一溝槽的方法包括 在所述隔離結(jié)構(gòu)上形成圖形化的光刻膠層，定義第一溝槽的位置，所述圖形化的光刻膠層與去除核心區(qū)部分高度的隔離結(jié)構(gòu)時(shí)所用到的圖形化的光刻膠層為同一層； 以所述圖形化的光刻膠為掩膜對(duì)所述隔離結(jié)構(gòu)進(jìn)行刻蝕，形成第一溝槽。
8.一種分柵式快閃存儲(chǔ)器的PIP電容，位于半導(dǎo)體襯底的外圍區(qū)，所述半導(dǎo)體襯底還具有核心區(qū)，所述核心區(qū)具有所述分柵式快閃存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)； 所述外圍區(qū)的半導(dǎo)體襯底具有隔離結(jié)構(gòu)，其特征在于，所述隔離結(jié)構(gòu)具有至少一個(gè)第一溝槽； 所述PIP電容包括 位于所述第一溝槽底部、側(cè)壁和所述隔離結(jié)構(gòu)表面的第一多晶硅層，所述第一溝槽中的第一多晶硅圍成第二溝槽； 位于所述第二溝槽底部、側(cè)壁和所述第二溝槽表面的介質(zhì)層，所述第二溝槽中的介質(zhì)層圍成第三溝槽； 位于所述第三溝槽底部、側(cè)壁和所述介質(zhì)層表面的第二多晶硅層。
9.根據(jù)權(quán)利要求8所述的PIP電容，其特征在于，所述第三溝槽內(nèi)的第二多晶硅層圍成第四溝槽。
10.根據(jù)權(quán)利要求8所述的PIP電容，其特征在于，所述隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。
全文摘要
本發(fā)明提供一種分柵式快閃存儲(chǔ)器的PIP電容及制備方法，其中，所述制備方法，包括襯底包括外圍區(qū)和核心區(qū)，核心區(qū)用于形成所述存儲(chǔ)器的存儲(chǔ)結(jié)構(gòu)，外圍區(qū)用于形成所述存儲(chǔ)器的外圍電路；在外圍區(qū)的半導(dǎo)體襯底內(nèi)形成隔離結(jié)構(gòu)；在隔離結(jié)構(gòu)中形成至少一個(gè)第一溝槽；在隔離結(jié)構(gòu)表面形成第一多晶硅層，第一溝槽內(nèi)的第一多晶硅層圍成第二溝槽；在第一多晶硅層表面形成介質(zhì)層，第二溝槽內(nèi)的介質(zhì)層圍成第三溝槽；在介質(zhì)層表面形成第二多晶硅層。本發(fā)明還提供一種分柵式快閃存儲(chǔ)器的PIP電容。采用本發(fā)明的方法增加了分柵式快閃存儲(chǔ)器的PIP電容器中的上電極與絕緣層、絕緣層與下電極之間的有效接觸面積，減小所述PIP電容器占用芯片的面積。
文檔編號(hào)H01L21/02GK103021956SQ20121056799
公開日2013年4月3日 申請(qǐng)日期2012年12月24日 優(yōu)先權(quán)日2012年12月24日
發(fā)明者張 雄 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司