專利名稱：半導體器件及其方法
半導體器件及其方法
本申請是申請日為2010年11月5日、申請?zhí)枮?01010534614. X、發(fā)明名稱為“半導體器件及其方法”的分案申請。
背景技術：
橫向擴散金屬氧化物半導體(LDMOS)晶體管器件通常用于將集成電路連接到超過集成電路內(nèi)部工作電壓的高電源電壓。通過弱化跨越晶體管柵極氧化物的電場，LDMOS器件結構保護晶體管的柵極電介質(zhì)免受由于高電源電壓造成的電介質(zhì)擊穿。通過另外還形成電場泄放結構的阻抗元件在“導通”狀態(tài)和“截止”狀態(tài)下執(zhí)行電場的弱化。在“導通”狀態(tài)下，經(jīng)由阻抗元件的電壓降來釋放電場。在“截止”狀態(tài)下，通過電場泄放結構來弱化電場。
在片上系統(tǒng)(SoC)解決方案中，需要大量的LDMOS器件以向不同的電路部分提供不同的電源電壓并隔離不同的電路部分，這樣防止在高的和快速變化的電流供給過程中由于通過IR下降的電壓振鈴(ringing)和輸電線中產(chǎn)生的感應電壓造成的對電路性能的影響。因此LDMOS器件用作集成電路或SoC解決方案的功率管理單元電路部分。
LDMOS器件的面積消耗主要由閃爍噪聲，或者更一般而言，由低頻噪聲所確定。在線性區(qū)域(即，“導通”狀態(tài))中工作的LDMOS器件的電壓噪聲由(從源極延伸到晶體管反型溝道的末端的)第一部分和(從晶體管反型溝道的末端延伸到漏極接觸的)第二部分引起的噪聲給出。在晶體管反型溝道的末端和漏極接觸之間的第二部分引起了 LDMOS器件的總噪聲中的較大量噪聲。因此，希望降低第二部分的噪聲。在第二部分中這種增加的噪聲作用發(fā)源于與溝槽隔離結構相關聯(lián)的陷阱電荷，其中溝槽隔離結構是在填充有一層或多層電介質(zhì)材料的半導體襯底中蝕刻的溝槽。通過陷阱俘獲移動電荷或者將陷阱電荷發(fā)射到承載移動電荷的LDMOS電流中，可取決于陷阱和移動電荷之間的距離。距離越遠，電荷陷阱或者發(fā)射處理的概率也會越低。電介質(zhì)材料和/或半導體與電介質(zhì)的界面處的陷阱電荷對電流的移動電荷的影響可取決于陷阱電荷和移動電荷之間的距離。發(fā)明內(nèi)容
一種半導體器件，包括在半導體襯底中的第一摻雜區(qū)域；溝槽隔離區(qū)域；以及位于所述第一摻雜區(qū)域和所述溝槽隔離區(qū)域之間的第二摻雜區(qū)域，其中所述溝槽隔離區(qū)域和所述第二摻雜區(qū)域至少部分地形成在所述第一摻雜區(qū)域中。
優(yōu)選地，所述第一摻雜區(qū)域具有與所述第二摻雜區(qū)域相反的導電類型。
優(yōu)選地，空間電荷區(qū)域在所述第二摻雜區(qū)域和所述第一摻雜區(qū)域之間延伸。
優(yōu)選地，所述溝槽隔離區(qū)域和所述第二摻雜區(qū)域完全形成在所述第一摻雜區(qū)域中。
優(yōu)選地，所述溝槽隔離區(qū)域包括噪聲降低劑。
優(yōu)選地,所述噪聲降低劑包括鹵族元素或氣。
優(yōu)選地，所述溝槽隔離區(qū)域 包括第一部分和第二部分，其中所述第一部分在所述半導體襯底和所述第二部分之間，至少所述第一部分包括所述噪聲降低劑。
優(yōu)選地，所述半導體襯底包括基本襯底部分和器件襯底部分。
優(yōu)選地，所述器件襯底部分包括外延層。
優(yōu)選地，所述半導體器件是LDMOS器件。
本發(fā)明還涉及一種半導體器件，包括第一摻雜區(qū)域；溝槽隔離區(qū)域；以及在所述第一摻雜區(qū)域中并至少部分地包圍所述溝槽隔離區(qū)域的第二摻雜區(qū)域，所述第一和第二摻雜區(qū)域具有相同的導電類型，所述第二摻雜區(qū)域具有比所述第一摻雜區(qū)域高的導電性。
優(yōu)選地，所述第二摻雜區(qū)域的峰濃度與所述溝槽隔離區(qū)域相隔至少10nm。
優(yōu)選地，所述半導體器件是LDMOS器件。
優(yōu)選地，至少部分所述第二摻雜區(qū)域與漏極接觸區(qū)域相鄰。
優(yōu)選地，至少部分所述第二摻雜區(qū)域直接與所述漏極接觸區(qū)域相接觸。
本發(fā)明還涉及一種半導體器件，包括摻雜區(qū)域；以及至少部分地在所述摻雜區(qū)域中的溝槽隔離區(qū)域，至少一部分所述溝槽隔離層包括噪聲降低劑。
優(yōu)選地,所述噪聲降低劑包括鹵族元素或氣。
優(yōu)選地，所述噪聲降低劑包括氯或氟。
優(yōu)選地，所述器件是LDMOS器件。
本發(fā)明還涉及一種在橫向擴散金屬氧化物半導體(LDMOS)器件中形成溝槽隔離區(qū)域的方法，所述方法包括在半導體襯底中形成摻雜區(qū)域；在所述摻雜區(qū)域中形成溝槽隔離區(qū)域，所述溝槽隔離區(qū)域或者所述溝槽隔離區(qū)域與所述摻雜區(qū)域之間界面中的至少一個被配置為降低LDMOS器件中的低頻噪聲。
優(yōu)選地，其中，形成溝槽隔離包括，形成具有小于5埃的表面粗糙度的溝槽表面。
優(yōu)選地，進一步包括，在所述溝槽區(qū)域中形成電介質(zhì)層之前將噪聲降低劑引入所述溝槽中。
優(yōu)選地，引入所述噪聲降低劑包括等離子體摻雜處理。
優(yōu)選地，引入所述噪聲降低劑包括離子植入處理。
優(yōu)選地，形成所述溝槽隔離區(qū)域包括，形成第一電介質(zhì)部分和形成第二電介質(zhì)部分，所述方法進一步包括，在形成所述第二電介質(zhì)部分之前，將噪聲降低劑引入所述第一電介質(zhì)部分中。
優(yōu)選地，所述噪聲降低劑包括氟。
優(yōu)選地，所述噪聲降低劑包括氯。
優(yōu)選地,所述噪聲降低劑包括氣。
優(yōu)選地，所述摻雜區(qū)域是第一導電類型，所述方法進一步包括，在形成所述溝槽隔離區(qū)域的第一部分之前，將噪聲降低劑和與所示摻雜區(qū)域相反`的導電類型的摻雜物引入所述摻雜區(qū)域中。
優(yōu)選地，所述摻雜區(qū)域是第一導電類型，所述方法進一步包括，在形成所述溝槽隔離區(qū)域的所述第一電介質(zhì)部分之前，將與所述摻雜區(qū)域相反的導電類型的摻雜物引入所述摻雜區(qū)域中。
優(yōu)選地，形成所述溝槽隔離區(qū)域包括，在所述半導體襯底中蝕刻溝槽并在溝槽內(nèi)形成至少一種電介質(zhì)材料，所述方法進一步包括，在所述半導體襯底中蝕刻所述溝槽之后并且在形成所述電介質(zhì)材料之前，在氬氣中進行退火。
優(yōu)選地，形成所述溝槽隔離區(qū)域包括形成第一電介質(zhì)部分和形成第二電介質(zhì)部分，所述方法進一步包括，在形成所述溝槽隔離區(qū)域的所述第一電介質(zhì)部分之前，在氫氣或氘氣中進行退火。
優(yōu)選地，形成所述溝槽隔離區(qū)域包括形成第一電介質(zhì)部分和形成第二電介質(zhì)部分，其中，所述溝槽隔離區(qū)域的所述第一電介質(zhì)部分由使用Kr/02等離子體的等離子體氧基氧化來形成。
優(yōu)選地，在溝槽區(qū)域中形成電介質(zhì)之前，所述方法進一步包括使用Kr/02等離子體生長犧牲氧化物層；以及在將噪聲降低劑引入所述溝槽區(qū)域中之后，除去犧牲氧化物層。
優(yōu)選地，形成所述溝槽隔離區(qū)域包括，形成第一電介質(zhì)部分和形成第二電介質(zhì)部分，所述方法進一步包括，在形成溝所述道隔離區(qū)域的所述第二電介質(zhì)部分之前，在所述溝槽隔離區(qū)域的所述第一電介質(zhì)部分上形成氮化物層。
優(yōu)選地，將噪聲降低劑引入所述溝槽隔離區(qū)域中。
本發(fā)明涉及一種包括溝槽的半導體器件，所述溝槽具有小于5埃的半導體表面粗糙度。
優(yōu)選地，所述器件是LDMOS器件。


下面將參照附圖對本發(fā)明作詳細說明。在附圖中，附圖標記的最左側數(shù)字表示該附圖標記首次出現(xiàn)的附圖。在說明書和附圖中的不同情況下使用相同的附圖標記可表示類似或者相同的項目。
圖1A是根據(jù)一個實施方式的包括在溝槽結構和η阱之間的空間電荷區(qū)域的諸如 η型LDMOS器件的半導體器件的簡化示意圖。
圖1B是根據(jù)另一實施方式的諸如P型LDMOS器件的半導體器件的簡化示意圖。
圖2是在包括漏極接觸的阱中具有低歐姆導電路徑的諸如LDMOS器件的半導體器件的簡化示意圖。
圖3是與傳統(tǒng)器件相比具有包括降低數(shù)量的陷阱的溝槽電介質(zhì)的諸如LDMOS器件的半導體器件的簡化示意圖。
圖4是用于制造諸如LDMOS器件的半導體器件的流程圖。
圖5Α和圖5Β示出了根據(jù)本發(fā)明的某些實施方式將噪聲降低劑引入溝槽側壁中。
具體實施方式
這里描述的是諸如LDMOS的半導體器件的結構，以及形成諸如LDMOS器件的半導體器件的系統(tǒng)和方法。
根據(jù)一個實施方式，LDMOS器件包括半導體襯底中的第一摻雜區(qū)域(例如，阱)、溝槽隔離區(qū)域、覆蓋第一摻雜區(qū)域(例如，阱)的至少一部分和溝槽隔離區(qū)域的至少一部分的柵極、在第一摻雜區(qū)域和溝槽隔離區(qū)域之間的第二摻雜區(qū)域。第二摻雜區(qū)域與第一摻雜區(qū)域形成具有第一摻雜區(qū)域和第二摻雜區(qū)域之間的空間電荷區(qū)域的P-η結。
根據(jù)另一個實施方式，LDMOS器件包括第一摻雜區(qū)域、溝槽隔離區(qū)域、在第一摻雜區(qū)域中至少部分包圍溝槽隔離區(qū)域的第二摻雜區(qū)域。第 二摻雜區(qū)域與第一摻雜區(qū)域具有相同的導電類型，也可具有高于第一摻雜區(qū)域的導電性，并與溝槽隔離區(qū)域相分離。
根據(jù)另一個實施方式，LDMOS器件包括摻雜區(qū)域和溝槽隔離區(qū)域。溝槽隔離區(qū)域的至少一部分包括對陷阱進行抑制(quench)以降低噪聲的制劑或者雜質(zhì),例如鹵族元素或者氘。
根據(jù)另一個實施方式，在LDMOS器件中形成溝槽隔離區(qū)域的方法包括在半導體襯底中形成摻雜區(qū)域，并在摻雜區(qū)域中形成溝槽隔離區(qū)域。在溝槽隔離區(qū)域電介質(zhì)和電介質(zhì)與半導體(例如，硅)的界面或者界面區(qū)域的至少一個中包括噪聲降低劑或者摻雜物。
根據(jù)另一個實施方式，在LDMOS器件中形成溝槽隔離區(qū)域的方法包括通過在包括小的表面粗糙度的溝槽內(nèi)生成半導體表面的處理，在陷阱數(shù)量降低的半導體襯底上形成溝槽。根據(jù)另一個實施方式，通過使用溝槽表面專用的表面定向，來支持溝槽的小表面粗糙度，其中所述處理實現(xiàn)用于不同表面定向的不同表面粗糙度。
根據(jù)另一個實施方式，在LDMOS器件中形成溝槽隔離區(qū)域的方法包括通過使用具有用于不同表面定向的不同陷阱數(shù)量的溝槽內(nèi)半導體表面的專用表面定向，在陷阱數(shù)量降低的半導體襯底上形成溝槽。
示例性器件
圖1A示出了在半導體襯底104中包括第一摻雜區(qū)域102的橫向擴散金屬氧化物半導體(LDMOS)器件100的一個實例。該器件還包括溝槽隔離區(qū)域106、覆蓋第一摻雜區(qū)域102的至少一部分和溝槽隔離區(qū)域106的至少一部分的柵極(即，柵極疊層)108、在第一摻雜區(qū)域102和溝槽隔離區(qū)域106之間的第二摻雜區(qū)域110。 圖1A示出了 nLDMOS器件的實施方式，其中nLDMOS器件具有P型摻雜層、區(qū)域、或襯底104，η型第一摻雜區(qū)域102，ρ 型第二摻雜區(qū)域110 ;然而，本領域技術人員可認識到，通過形成具有與所示相反的導電性的各區(qū)域，可類似地形成PLDMOS器件。
LDMOS器件100通常包括柵極108 (即，柵極疊層)、源極區(qū)域112、漏極接觸區(qū)域 114。襯底104可摻雜有硼(B)或其它合適的ρ型摻雜物。源極區(qū)域112和漏極接觸區(qū)域 114可摻雜有砷(As)、磷(P)、或者其它合適的η型摻雜物，其中通過擴散(例如固態(tài)擴散)、 離子植入、等離子體摻雜或者其它合適的摻雜物引入技術將摻雜物引入襯底中。柵極(即， 柵極疊層)108包括柵電極109和柵極電介質(zhì)層116，其中柵極電介質(zhì)層116使柵電極109 與襯底104相隔離。柵電極109可包括摻雜的多晶硅或者硅化物(silicide)或者金屬或者其它合適的材料。柵極電介質(zhì)層116可包括任意電介質(zhì)材料。柵極電介質(zhì)層116可包括氧化物(例如二氧化硅)、氮化物(例如氮化硅)或者氧氮化物(例如氧氮化硅或者氮化的氧化硅)中的至少一種。柵極電介質(zhì)層可包括高k材料(例如，氧化鉿HfO2或者硅酸鉿HfSiON)。 盡管以單層示出柵電極109和柵極電介質(zhì)層116，但它們中的任意一個或者二者都可由多層組成。例如，柵極電介質(zhì)層可由具有類似或不同特性(例如介電常數(shù)等)的多個電介質(zhì)層形成。例如，多層可以是層的疊層形式，即，它們可形成逐步變化的電介質(zhì)。電介質(zhì)層可由一層形成，但是通過使用在電介質(zhì)層中具有濃度梯度的電介質(zhì)中的經(jīng)擴散的雜質(zhì)，電介質(zhì)層以連續(xù)變化的方式具有局部不同特性(例如，介電常數(shù))。
LDMOS器件100還包括第一摻雜區(qū)域102、溝槽隔離區(qū)域106以及第二摻雜區(qū)域 110。第一摻雜區(qū)域102可以摻雜為η型，可以用作擴展的漏極區(qū)域，并可在溝槽隔離區(qū)域 106的下面延伸到漏極接觸區(qū)域114或者更遠。溝槽隔離區(qū)域106可由第一摻雜區(qū)域102中的溝槽形成。例如，可使用熱或等離子體氧化、氮化、化學氣相沉積(CVD)或者其它合適的電介質(zhì)形成技術，在溝槽內(nèi)形成電介質(zhì)材料，以形成溝槽隔離區(qū)域106。摻雜為ρ型的第二摻雜區(qū)域110形成在溝槽隔離區(qū)域106和第一摻雜區(qū)域102之間。與第二摻雜區(qū)域相關聯(lián)的摻雜物可延伸到溝槽隔離區(qū)域中，溝槽隔離區(qū)域由半導體和電介質(zhì)之間的界面限定?？臻g電荷區(qū)域118可在第二摻雜區(qū)域110和第一摻雜區(qū)域102之間延伸，并可進行操作以從溝槽隔離區(qū)域106分離電流，增加電荷陷阱的隧道勢壘，并使熱載流子減慢。盡管將漏極接觸區(qū)域114示出為與第二摻雜區(qū)域110和空間電荷區(qū)域118相分離，但是可選地，漏極接觸區(qū)域114可以與溝槽隔離區(qū)域106、第二摻雜區(qū)域110和/或空間電荷區(qū)域118相鄰或相接觸。
第二摻雜區(qū)域110和空間電荷區(qū)域118被配置為在溝槽隔離區(qū)域106中的電勢陷阱之間和/或在溝槽隔離區(qū)域106和第一(102)或第二摻雜區(qū)域110之間的界面中，即在溝槽電介質(zhì)和形成溝槽的半導體襯底之間的界面處，建立間隔。因此，增加移動載流子和陷阱電荷之間的距離，以降低由電介質(zhì)材料中和/或在電介質(zhì)材料和半導體之間的界面處的電子陷阱造成的影響(例如，噪聲)。通過這種配置，降低了陷阱電荷對移動電荷的的靜電影響，以及電荷陷講的隧道(tunneling)概率。
圖1B示出了與LDMOS器件100類似的LDMOS器件100丨的實例，其中LDMOS器件 100'包括半導體襯底104中的第一摻雜區(qū)域102。然而，襯底104包括基本襯底部分104a 和器件襯底部分104b，這兩者都可由摻雜的硅或者其它類似的半導體材料形成。基本襯底部分104a可摻雜有第一導電類型。器件襯底部分104b可形成為具有與第一導電類型相反的第二導電類型。其中經(jīng)由通過擴散(例如固態(tài)擴散)、離子植入、等離子體摻雜或者在基本襯底部分104a上形成的其它方法進行摻雜，可以沉積、生長(例如外延生長)、產(chǎn)生器件襯底部分104b。例如，器件襯底部分可以是在基本襯底部分104a上生長的外延層。通過擴散 (例如固態(tài)擴散)、離子植入、等離子體摻雜或者引入器件襯底部分104b中的其它方法來形成摻雜區(qū)域104c，并可在基本襯底部分104a中延伸或者延伸至基本襯底部分104a之外。 可選地，經(jīng)由通過(固態(tài))擴散、離子植入、等離子體摻雜或者在基本襯底部分104a上形成的其它方法進行摻雜，可以沉積、生長(例如外延生長)、產(chǎn)生摻雜區(qū)域104c，并通過擴散(例如固態(tài)擴散)、離子植入、等離子體摻雜或者引入摻雜區(qū)域104c中的其它方法來形成器件襯底部分104b ο
根據(jù)另一實施方式，將與LDMOS電流相關聯(lián)的移動載流子引導(channel)至相同導電類型但導電性更高的區(qū)域中，以及在其中嵌入有溝槽隔離的阱中。為了降低陷阱概率和陷阱電荷對移動載流子的影響，該區(qū)域與溝槽隔離區(qū)域具有特定的距離。更具體地，由于摻雜物濃度的變化，無論有意還是無意，高導電性區(qū)域可具有擁有峰濃度的區(qū)域。該實施方式可降低“導通”電阻。
在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于10nm。 在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū) 域的距離大于20nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于40nm。在某些實施方式中， 該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于60nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于80nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于lOOnm。
在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于lOOnm。 在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于80nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于60nm。在某些實施方式中， 該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于40nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于20nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于10nm。
圖2示出了在襯底204中包括第一摻雜區(qū)域202的LDMOS器件200。LDMOS器件 200還包括溝槽隔離區(qū)域206和在第一摻雜區(qū)域202中的第二摻雜區(qū)域210。第二摻雜區(qū)域210至少部分地包圍溝槽隔離區(qū)域206。第二摻雜區(qū)域210可具有與第一摻雜區(qū)域202 相同的導電類型，并被配置為在第一區(qū)域202中的低歐姆路徑，這是由于第二摻雜區(qū)域210 可具有比第一區(qū)域202更高的導電性和/或更高的摻雜濃度。例如，第一摻雜區(qū)域202可摻雜有磷(P)，并且第二摻雜區(qū)域210可摻雜有砷(As)或其它合適的摻雜物。
在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于10nm。 在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于20nm。無論有意還是無意，在高導電性區(qū)域中，峰濃度可以由于摻雜梯度引起。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于40nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于60nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于80nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離大于lOOnm。
在某些實施方式中，該高導電性區(qū)域到溝槽隔離區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于lOOnm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于 80nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于60nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于40nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔 離區(qū)域的距離小于20nm。在某些實施方式中，該高導電性區(qū)域的峰濃度到溝槽隔離區(qū)域的距離小于10nm。
與LDMOS器件100類似，LDMOS器件200通常包括具有柵電極209和柵極電介質(zhì) 216的柵極208、源極區(qū)域212、漏極接觸區(qū)域214。襯底204可摻雜有硼(B)或其它合適的 P型摻雜物。源極區(qū)域212和漏極接觸區(qū)域214可摻雜有砷(As)、磷(P)、或者其它合適的η 型摻雜物，其中通過擴散(例如固態(tài)擴散)、離子植入、等離子體摻雜或者其它合適的摻雜物引入技術，可將摻雜物引入到襯底中。柵極電介質(zhì)層216使柵電極209與襯底204相隔離。 柵電極209可包括任意導電材料。導電材料可包括金屬材料。柵電極209可包括摻雜的多晶硅或者硅化物或者金屬或者其它合適的材料。柵極電介質(zhì)層216可包括氧化物(例如二氧化硅)、氮化物(例如氮化硅)或者氧氮化物(例如氧氮化硅或者氮化的氧化硅)中的至少一種。柵極電介質(zhì)216可包括高k材料(例如，氧化鉿HfO2或者硅酸鉿HfSiON)或者其它合適的材料。
LDMOS器件200還包括第一摻雜區(qū)域202、溝槽隔離區(qū)域206、第二摻雜區(qū)域210。 第一摻雜區(qū)域202可摻雜為η型，可用作擴展的漏極區(qū)域，并可在溝槽隔離區(qū)域206下面延伸到漏極接觸區(qū)域214或者更遠。溝槽隔離區(qū)域206可在第一摻雜區(qū)域202中形成。使用熱或等離子體氧化、氮化、化學氣相沉積(CVD)或者其它合適的電介質(zhì)形成技術，可在溝槽中形成電介質(zhì)。與區(qū)域202具有相同摻雜類型(例如，η型)的第二摻雜區(qū)域210在第一摻雜區(qū)域202中形成，并且可具有比第一摻雜區(qū)域202更高的導電性和/或更高的摻雜濃度。 第二摻雜區(qū)域210可與溝槽隔離區(qū)域206相隔預定的距離，從而建立第一摻雜區(qū)域202的、 在溝槽隔離區(qū)域206和第二摻雜區(qū)域210之間延伸的部分202a?？蓪⒉糠值诙诫s區(qū)域 210的一部分配置為與LDMOS的漏極接觸區(qū)域214相鄰。因此，建立了到達漏極接觸區(qū)域 214的低歐姆(即，高導電性)路徑。可選地，漏極接觸區(qū)域214可與第二摻雜區(qū)域210相鄰或者相分離。同樣地，漏極接觸區(qū)域214可以可選地與溝槽隔離區(qū)域206和/或部分202a 相鄰或者相接觸。
已經(jīng)將第一和第二摻雜區(qū)域202和210描述為具有η型導電性，以便將器件配置為用作nLDMOS;然而，本領域技術人員可以了解，通過形成具有與所示相反的導電性的各區(qū)域，可以類似地將器件形成為PLDM0S。此外，將襯底204示出為連續(xù)的，然而，與圖1B所示的實施方式類似，襯底可包括基本襯底部分和形成在基本襯底部分上的器件襯底部分。
根據(jù)另一個實施方式，通過降低或避免陷阱的產(chǎn)生或通過對處理過程中形成的陷阱進行抑制，可降低在溝槽隔離區(qū)域中和/或在半導體和溝槽隔離區(qū)域的界面處的陷阱的影響(例如，噪聲)。
圖3示出了一種LDMOS器件300，其包括在半導體襯底304中形成的摻雜區(qū)域302。 器件300還包括可具有第一部分307和第二部分310的溝槽隔離區(qū)域306，其中第一部分 307在摻雜區(qū)域302和溝槽隔離區(qū)域306的第二部分310之間。使用熱或等離子體氧化、氮化、化學氣相沉積(CVD)或者其它合適的形成單層或多層的電介質(zhì)形成技術，如圖3所示， 經(jīng)由第一部分307和第二部分310，可以在溝槽隔離區(qū)域306中形成電介質(zhì)。例如，第一部分307和/或第二部分310可由氧化物、氮化物、或者其它電介質(zhì)材料形成，并且可使用等離子體(例如，等離子體氧化物)、熱(例如，熱氧化)、或其它合適的形成技術來形成。每個部分可具有單層或者可有由(例如，電介質(zhì)材料的)多層構成。在某些實施方式中，第一部分 307可由諸如氧化硅的氧化物形成。
溝槽隔離區(qū)域306的至少一部分可包括諸如鹵族元素或氘的噪聲降低劑。鹵族元素可包括氯、氟、或者其它合適的鹵族元素?？赏ㄟ^擴散(例如固態(tài)擴散)、離子植入、等離子體摻雜或者其它合適的技術，將噪聲降低劑引入溝槽隔離區(qū)域306中。氧化物層或氮化物層(未示出)還可形成在溝槽隔離區(qū)域306的第一部分307和第二部分310之間。
根據(jù)一個實施方式，可在形成溝槽之后、并在(由溝槽邊緣318限定)的隔離溝槽內(nèi)形成第一部分307之前，執(zhí)行噪聲降低劑的引入。經(jīng)由離子植入、等離子體摻雜或者固態(tài)擴散，可引入噪聲降低劑。鹵族元素或噪聲降低劑可以是包括氟、氯或其它任意鹵族元素的混合摻雜物。此外或者可選地，例如，通過在形成溝槽隔離區(qū)域306之前的等離子體摻雜，可將BF2、BF3、BC13、AsF3、AsF5、PF3、PF5、或者以等離子體形式產(chǎn)生的這些材料的相應離子，或者其它合適的混合摻雜物引入摻雜區(qū)域302中。與離子植入相比，等離子體摻雜顯示出溝槽垂直側壁的更好的共形(conformal)摻雜的優(yōu)勢，并可在薄層中提供高摻雜濃度和器件的高處理吞吐量(throughput)。然后可形成溝槽隔離區(qū)域306或者溝槽隔離區(qū)域306的至少第一部分307。在形成處理過程 中，或者通過在形成溝槽隔離區(qū)域306或溝槽隔離區(qū)域306 的至少第一部分307之后的退火處理，將至少一部分噪聲降低劑引入電介質(zhì)層307中或者溝槽隔離區(qū)域306和摻雜區(qū)域302之間的表面上，例如，溝槽的邊緣318。此外，如以上參照圖1所描述的，如果混合摻雜物具有相對于摻雜區(qū)域302相反的導電性，則形成PN結320， 這可以提聞器件300的噪聲降低品質(zhì)。
此外或可選地，在形成溝槽隔離區(qū)域306或者溝槽隔離區(qū)域306的至少第一部分 307之后，可引入噪聲降低劑。因此，通過以300°C和600°C之間的溫度使用&/02等離子體氧基的熱氧化或等離子體氧化，溝槽隔離區(qū)域306的第一部分307可形成為由溝槽邊緣318 限定的溝槽內(nèi)的電介質(zhì)層。在某些實施方式中，溝槽隔離區(qū)域306的第一部分307的厚度是50nm。在某些實施方式中，溝槽隔離區(qū)域306的第一部分307的厚度是30nm。在某些實施方式中，溝槽隔離區(qū)域306的第一部分307的厚度是20nm。在某些實施方式中，溝槽隔離區(qū)域306的第一部分307的厚度是15nm。在某些實施方式中，溝槽隔離區(qū)域306的第一部分307的厚度是10nm。在某些實施方式中，溝槽隔離區(qū)域306的第一部分307的厚度是 5nm或者更薄。然后，可使用以CF4等離子體形式的等離子氟化或者使用具有氟(F)的等離子體摻雜，對氧化物進行處理。
LDMOS器件300通常還包括柵極308、源極區(qū)域312、漏極接觸區(qū)域314。襯底304 可摻雜有硼(B)或其它合適的ρ型摻雜物。源極區(qū)域312、漏極接觸區(qū)域314、摻雜區(qū)域302 可摻雜有砷(As)、磷(P)、或者其它合適的η型摻雜物，其中通過擴散(例如固態(tài)擴散)、離子植入、等離子體摻雜或者其它合適的摻雜物引入技術，將摻雜物引入襯底中。柵極308可包括使柵電極309與襯底304相隔離的柵極電介質(zhì)316。柵電極309可包括任意導電材料。 柵電極209可包括摻雜的多晶娃,娃化物或者其它合適的材料。柵電極309可包括金屬材料(例如純金屬或金屬合金)。柵極電介質(zhì)層316可包括氧化物(例如二氧化硅)、氮化物(例如氮化硅)、氧氮化物(例如氧氮化硅或者氮化的氧化硅)。柵極電介質(zhì)316可包括高k材料 (例如，氧化鉿HfO2或者硅酸鉿HfSiON)或者其它合適的材料。盡管將漏極接觸區(qū)域314示出為與溝槽隔離摻雜區(qū)域306和PN結320相分離，但是可選地，漏極接觸區(qū)域314可與溝槽隔離區(qū)域306和/或PN結320相鄰或相接觸。
示例性方法
根據(jù)另一個實施方式，在LDMOS器件中，將溝槽隔離區(qū)域、摻雜半導體區(qū)域、或者在半導體和溝槽隔離區(qū)域之間的界面配置為降低電噪聲，例如由陷阱導致的低頻噪聲。例如，半導體和溝槽隔離區(qū)域之間的界面可以具有降低的表面粗糙度，可以避免陷阱的產(chǎn)生或?qū)е孪葳瀹a(chǎn)生的降低。
圖4示出了用于建立LDMOS器件結合技術以降低低頻噪聲的方法400。下面描述示例性方法的細節(jié)。然而，應該理解的是，不需要以所描述的順序執(zhí)行特定的動作，并可根據(jù)情況進行修改，和/或完全省略。參照圖1和圖3以舉例的方式描述方法400。
在步驟402，在半導體襯底中形成摻雜區(qū)域。例如，在襯底304中可形成η摻雜區(qū)域302或η阱。通過擴散(例如固態(tài)擴散)、離子植入、等離子體摻雜或者其它合適的摻雜物引入方法，可引入摻雜物。
在步驟404，蝕刻溝槽?？赏ㄟ^等離子體蝕刻或者其它合適的技術在摻雜區(qū)域中進行蝕刻。可根據(jù)已知的技術對溝槽進行蝕刻。例如，可對襯底進行合適的掩蓋(mask)和蝕刻以建立由溝槽邊緣318所限定的溝槽。
在步驟405，可將第一`噪聲降低劑引入溝槽中。噪聲降低劑可以是摻雜劑，并可以是(或可包括)F、CUBF2, BF3> BC13、AsF3> AsF5, PF3> PF5或者以等離子體形式產(chǎn)生的這些材料的相應離子。為了摻雜溝槽的側壁，需要以如關于圖5A和圖5B所描述并且示出的角度來植入噪聲降低劑。
圖5A根據(jù)某些實施方式示出能夠?qū)诫s物(沿著電流方向)植入溝槽側壁中的離子束(用箭頭502表示)的穿過溝槽506的截面圖。在某些實施方式中，植入束以相對于溝槽的垂直軸的植入角度“a”入射在溝槽側壁上。植入角度“a”根據(jù)溝槽的深度“d”和寬度 “w”來選擇,并通過公式tan (a)=w/d來確定。
在某些實施方式中，植入可以是二重模式或是四重模式操作。二元模式是在溝槽側壁518上利用離子束執(zhí)行兩次單獨植入的植入模式。在該模式中，首先用噪聲降低劑植入半導體晶片(圖5A)，并然后將半導體晶片繞其垂直軸旋轉(zhuǎn)180°，隨后在第一植入過程中未植入的相對側壁上執(zhí)行另一次植入(圖5B)。四重模式操作是在溝槽上利用離子束執(zhí)行四次單獨植入的植入模式。根據(jù)該模式的實施方式，首先用噪聲降低劑植入半導體晶片， 并然后將半導體晶片繞其垂直軸旋轉(zhuǎn)90°，隨后是利用噪聲降低劑的植入。該植入模式通過增加90°又繼續(xù)進行兩次旋轉(zhuǎn)，每次都隨后進行進一步的植入。上述的在二重模式或四重模式中的旋轉(zhuǎn)半導體晶片的方法用于確保具有特定方向的所有LDMOS器件的溝槽側壁被植入。在一個襯底上不同LDMOS晶體管的柵極旋轉(zhuǎn)90°的情況下，四重模式植入是必要的。在LDMOS晶體管具有用于柵極的所有相同方向的情況下，二重模式植入就足夠了，從而對與柵電極指(finger)平行的溝槽側壁進行植入。
在步驟406，對器件300進行退火。更具體地，可在氬(Ar)氣中對器件300進行退火，以例如1100和1300°C之間的溫度，持續(xù)10-60分鐘。溫度的實例包括，但不限于， 1100°C、1200°C、1300°C。時間段的實例包括，但不限于，IO分鐘、20分鐘、30分鐘、40分鐘、 50分鐘和60分鐘。該退火修復對半導體襯底304的晶體損傷，并可導致在原子級別上光滑的晶體表面。
在步驟408，在溝槽(由溝槽邊緣318限定)的表面上形成犧牲層。例如，通過熱氧化或使用Kr/02等離子體的等離子體氧化來形成具有厚度為3 IOnm的犧牲氧化物。
在步驟410，除去犧牲層。使用HF和HCl溶液或使用HF蒸汽清除來對犧牲層進行濕蝕刻。隨后的步驟可在相同的處理腔室內(nèi)執(zhí)行，由于這種犧牲層的除去避免了不期望的、 可造成陷阱形成的自然氧化物的形成。
在步驟412，清潔溝槽(由溝槽邊緣318限定)。例如，可用具有包括用于降低的表面粗糙度的較少量的堿的過氧化氫氨水(NH4OH = H2O2:去離子水)來清潔溝槽。
在步驟414，在氫氣或氘氣中對(由溝槽邊緣318限定的)溝槽進行退火?？稍?00 和900°C之間的溫度下持續(xù)f 10分鐘的時間段來執(zhí)行退火。溝槽可以具有5?；蛘吒〉谋砻娲植诙?，表面粗糙度可通過計算與50nmX50nm的面積相關聯(lián)的表面高度(即，局部表面高度)的標準偏差或者計算通過溝槽半導體表面的截面線的高度標準偏差來確定。根據(jù)另一實施方式，溝槽可具有I埃或者更小的表面粗糙度。根據(jù)另一實施方式，溝槽可具有O.5埃或者更小的表面粗糙度。
在步驟416，在溝槽的表 面上形成第一溝槽隔離部分。第一溝槽隔離部分可以是電介質(zhì)層。電介質(zhì)層可包括任意電介質(zhì)材料。電介質(zhì)層可包括氧化物(例如氧化硅)、氮化物 (例如氮化硅)、氧氮化物(例如氧氮化硅或者氮化的氧化硅)中的至少一種。電介質(zhì)層可包括與(由溝槽邊緣318限定的)溝槽的半導體表面接觸的高k材料(例如，氧化鉿HfO2或者硅酸鉿HfSiON)或其它合適的材料。第一溝槽隔離部分可通過以300°C和600°C之間的溫度、通過熱氧化或使用Kr/02等離子體氧基氧化的等離子體氧化來形成?？蛇x地，可使用熱氧化處理。
在某些實施方式中，溝槽隔離區(qū)域的第一部分的厚度為50nm或者更小。在某些實施方式中，溝槽隔離區(qū)域的第一部分的厚度為30nm或者更小。在某些實施方式中，溝槽隔離區(qū)域的第一部分的厚度為20nm或者更小。在某些實施方式中，溝槽隔離區(qū)域的第一部分的厚度為15nm或者更小。在某些實施方式中，溝槽隔離區(qū)域的第一部分的厚度為IOnm或者更小。在某些實施方式中，溝槽隔離區(qū)域的第一部分的厚度為5nm或者更小。
如果使用熱氧化技術，優(yōu)選使用較高的處理溫度。如果使用較低的溫度，可使用應力釋放退火來降低由于機械應力而產(chǎn)生的陷阱量(例如，由于在半導體(例如，硅)和溝槽的電介質(zhì)層之間的柵格常數(shù)失配而導致的柵格變形)。以900°C和1200°C之間的溫度持續(xù)I和 60秒之間的時間段，通過使用快速熱退火、尖峰退火或者激光退火來執(zhí)行應力釋放退火。溫度的實例包括，但不限于，9oo°c、95o°c、ioo(rc、io5(rc、iio(rc、ii5(rc和 i2oo°c。時間段的實例包括，但不限于，I秒、5秒、10秒、20秒、30秒、40秒、50秒和60秒。
在步驟418，可按照上述方式將諸如鹵族元素或者氘的第二噪聲降低劑引入第一電介質(zhì)層中。例如，可通過CF4等離子體處理將氟引入，或者可通過等離子體摻雜處理將氟引入。根據(jù)特定實施方式，第二噪聲降低劑可與第一噪聲降低劑類似或相同，并且可以用與引入第一噪聲降低劑類似或不同的方式進行引入?？稍诘谝粶喜鄹綦x部分完全形成后引入噪聲降低劑，或者可選地，在第一溝槽隔離部分的形成過程中引入。作為這種可選方式的一個實例，可形成第一溝槽隔離部分的一部分，隨后進行噪聲降低劑的引入。因此，形成第一溝槽隔離部分的另外部分，隨后進行噪聲降低劑的進一步引入等。因此，噪聲降低劑可具有均勻的輪廓(profile)，分級的輪廓，或其它期望的分布。
在步驟420，可形成厚度在5和50nm之間的氮化物層。
在步驟422，在第一溝槽隔離部分(或者在步驟420中，例如通過CVD處理形成的氮化物層)上形成第二溝槽隔離部分。可隨后執(zhí)行應力釋放退火以形成第二溝槽隔離部分。 此外，然后可形成LDMOS器件的柵極電介質(zhì)層，柵電極，源極區(qū)域和漏極接觸區(qū)域。
盡管所描述的主題在語言上具體限定結構特征和/或方法動作，可以理解的是， 所附權利要求所限定的主題沒有必要局限于所描述的具體特 征或動作。相反，將具體特征或動作公開為實施權利要求的優(yōu)選形式。
權利要求
1.一種包括溝槽的半導體器件，所述溝槽具有小于5埃的半導體表面粗糙度。
2.根據(jù)權利要求1所述的器件，其中，所述器件是LDMOS器件。
全文摘要
本發(fā)明公開了半導體器件及其方法，具體而言，涉及一種橫向擴散金屬氧化物半導體(LDMOS)器件和與溝槽隔離相關聯(lián)的器件、方法和技術。
文檔編號H01L29/06GK103066127SQ20121057040
公開日2013年4月24日 申請日期2010年11月5日 優(yōu)先權日2009年11月6日
發(fā)明者喬瓦尼·卡拉布雷塞, 多瑪格杰·西普拉克, 沃爾夫?qū)つ獱枬蔂? 烏韋·霍戴爾 申請人:英飛凌科技股份有限公司