專利名稱：一種基于部分耗盡型soi工藝的esd保護(hù)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種基于部分耗盡型SOI工藝的ESD保護(hù)結(jié)構(gòu)，屬于集成電路技術(shù)領(lǐng)域。
背景技術(shù)：
SOI技術(shù)指的是在絕緣層上形成具有一定厚度的單晶半導(dǎo)體硅薄膜層的材料備制技術(shù)及在薄膜層上制造半導(dǎo)體器件的工藝技術(shù)。該技術(shù)可以實(shí)現(xiàn)完全的介質(zhì)隔離，與用P-N結(jié)隔離的體硅器件相比，具有無閂鎖、高速度、低功耗、集成度高、耐高溫、耐輻射等優(yōu)點(diǎn)。根據(jù)SOI硅膜厚度可以將SOI器件分為厚膜器件和薄膜器件。對于厚膜SOI器件而言，當(dāng)SOI硅膜厚度大于兩倍的最大耗盡寬度時(shí)，被稱為部分耗盡器件；對于薄膜SOI器·件，當(dāng)硅膜的厚度小于最大耗盡寬度時(shí)，稱為全耗盡器件。在SOI技術(shù)中，器件被制作在頂層很薄的硅膜中，器件與襯底之間由一層埋氧化層隔開。正是這種結(jié)構(gòu)使得SOI/ MOS器件具有功耗低等眾多優(yōu)點(diǎn)，比傳統(tǒng)的體硅MOS工藝相比，更適合于高性能的ULSI和VLSI電路。其優(yōu)點(diǎn)主要包括I、無閂鎖效應(yīng)。S0I/M0S器件中由于介質(zhì)隔離結(jié)構(gòu)的存在，因此沒有到襯底的電流通道，閂鎖效應(yīng)的通路被切斷，并且各器件間在物理上和電學(xué)上相互隔離，改善了電路的可靠性。2、結(jié)構(gòu)簡單，工藝簡單，集成密度高。S0I/M0S器件結(jié)構(gòu)簡單，不需要備制體硅CMOS電路的阱等復(fù)雜隔離工藝，器件最小間隔僅僅取決于光刻和刻蝕技術(shù)的限制，集成密度大幅提高。S0I/M0S器件還特別適合在同一芯片上集成高壓和低壓電路，因此具有很高的芯片面積利用率和性價(jià)比。3、寄生電容小，工作速度快。體硅MOS器件的主要電容為管子源漏區(qū)以及源/漏擴(kuò)散區(qū)域和襯底之間的電容，其隨襯底的摻雜濃度增加而增加，這將增大電路的負(fù)載電容，影響電路的工作速度；在S0I/M0S器件中，由于埋氧化層的存在，源漏區(qū)和襯底無法形成PN結(jié)，寄生PN結(jié)電容消失，取而代之的是隱埋氧化層電容，該電容正比于電容材料的介電常數(shù)，其值遠(yuǎn)小于體硅中源漏區(qū)與襯底的PN結(jié)寄生電容，并且不受等比例縮小的影響。4、低功耗。S0I/M0S器件的功耗由靜態(tài)功耗和動態(tài)功耗兩個部分組成，SOI器件具有陡直的亞閾值斜率，接近理想水平，因此泄漏電流很小，靜態(tài)功耗很低；由于S0I/M0S器件具有比體硅器件更小的結(jié)電容和連線電容，因此同樣的工作速度下，動態(tài)功耗也大大降低。從ESD保護(hù)分析，由于SOI工藝MOS器件在埋氧化層上方形成的，與體硅相比，減小了器件的散熱體積，所以器件的ESD保護(hù)能力大大減弱。目前國際上對SOI工藝電路的ESD保護(hù)多采用兩種方式1、利用柵控二極管進(jìn)行ESD保護(hù)，主要使用柵控二極管的正向?qū)ǖ奶匦浴?、采用動態(tài)開啟的MOS管，主要使用MOS管和寄生柵控二極管同時(shí)導(dǎo)通。以上兩種方式很難滿足輸入/輸出端口多樣的需求。發(fā)明內(nèi)容本實(shí)用新型目的是克服現(xiàn)有技術(shù)的不足，提供一種基于部分耗盡型SOI工藝的ESD保護(hù)器件結(jié)構(gòu)，基于部分耗盡型SOI工藝，使用增強(qiáng)型PMOS管，襯底浮置的結(jié)構(gòu)，利用寄生的PNP三極管特性，提高了利用反向擊穿進(jìn)行ESD保護(hù)的器件能力。按照本實(shí)用新型提供的技術(shù)方案，一種基于部分耗盡型SOI工藝的ESD保護(hù)結(jié)構(gòu)，包括一個N型襯底PMOS管結(jié)構(gòu)，所述N型襯底PMOS管結(jié)構(gòu)包括柵極、P+源擴(kuò)散區(qū)、P+漏擴(kuò)散區(qū)、N阱、二氧化硅隔離區(qū)、埋氧層以及硅襯底，所述埋氧層位于硅襯底之上，所述P+源擴(kuò)散區(qū)、P+漏擴(kuò)散區(qū)、N阱和二氧化硅隔離區(qū)位于埋氧層之上；所述N阱位于P+源擴(kuò)散區(qū)和P+漏擴(kuò)散區(qū)之間，在P+源擴(kuò)散區(qū)到N阱之間形成寄生二極管，二氧化硅隔離區(qū)包圍所述P+源擴(kuò)散區(qū)和P+漏擴(kuò)散區(qū)；所述柵極位于N阱之上；所述P+源擴(kuò)散區(qū)的引出端為PMOS管的源端，P+漏擴(kuò)散區(qū)的引出端為PMOS管的漏端；柵極和PMOS管的源端之間連接鉗位電路；PMOS管源端的寄生二極管對N阱進(jìn)行偏置；PM0S管的柵極使用鉗位電路進(jìn)行偏置。當(dāng)用在輸入壓焊點(diǎn)和地之間進(jìn)行ESD保護(hù)時(shí)，PMOS管的源端通過半導(dǎo)體金屬鋁連接輸入壓焊點(diǎn)，漏端通過半導(dǎo)體金屬鋁與地連接，N阱的電位通過P+源擴(kuò)散區(qū)與寄生二極管確定，箝位電路確保當(dāng)處于正常工作模式下，PMOS管處于關(guān)斷狀態(tài)。當(dāng)用在輸入壓焊點(diǎn)和電源之間進(jìn)行ESD保護(hù)時(shí)，PMOS管的源端通過半導(dǎo)體金屬鋁連接電源，漏端通過半導(dǎo)體金屬鋁連接輸入壓焊點(diǎn)，N阱的電位通過P+源擴(kuò)散區(qū)與寄生二極管確定，箝位電路確保當(dāng)處于正常工作模式下，PMOS管處于關(guān)斷狀態(tài)。本實(shí)用新型的優(yōu)點(diǎn)是本實(shí)用新型結(jié)構(gòu)簡單，在S0I/CM0S集成電路中占用版圖面積小，使用方便，可以有效提高集成電路的ESD耐受水平。此結(jié)構(gòu)與傳統(tǒng)的SOI工藝ESD保護(hù)器件相比，應(yīng)用范圍廣，如熱插拔電路、混合電壓兼容端口、電源-地之間的ESD保護(hù)。

圖I為本實(shí)用新型的器件結(jié)構(gòu)剖面圖。圖2為圖I的電路原理圖。圖3為本實(shí)用新型用于端口和地GND之間的PMOS器件剖面圖。圖4為圖3的電路原理圖。圖5為本實(shí)用新型用于端口和電源VDD之間的PMOS器件剖面圖。圖6為圖5的電路原理圖。
具體實(shí)施方式
下面將結(jié)合附圖和實(shí)施例對本實(shí)用新型進(jìn)行進(jìn)一步描述。如圖1，2所示，本實(shí)用新型包括一個N型襯底PMOS管結(jié)構(gòu)，所述N型襯底PMOS管結(jié)構(gòu)包括柵極(Ploy柵)5、P+源擴(kuò)散區(qū)4、P+漏擴(kuò)散區(qū)6、N阱7、二氧化硅隔離區(qū)3、埋氧層(BOX) 2以及硅襯底I，所述埋氧層2位于硅襯底I之上，所述P+源擴(kuò)散區(qū)4、P+漏擴(kuò)散區(qū)6、N阱7和二氧化硅隔離區(qū)3位于埋氧層2之上；所述N阱7位于P+源擴(kuò)散區(qū)4和P+漏擴(kuò)散區(qū)6之間，在P+源擴(kuò)散區(qū)4到N阱7之間形成寄生二極管D1，二氧化硅隔離區(qū)3包圍所述P+源擴(kuò)散區(qū)4和P+漏擴(kuò)散區(qū)6 ;所述柵極5位于N阱7之上；所述P+源擴(kuò)散區(qū)4的引出端為PMOS管的源端，P+漏擴(kuò)散區(qū)6的引出端為PMOS管的漏端；柵極5和PMOS管的源端之間連接鉗位電路；PMOS管源端的寄生二極管Dl對N阱7進(jìn)行偏置；PMOS管的柵極5使用鉗位電路進(jìn)行偏置。如圖3，4所示，當(dāng)用在輸入壓焊點(diǎn)和地之間進(jìn)行ESD保護(hù)時(shí)，PMOS管的源端通過金屬鋁連接輸入壓焊點(diǎn)，漏端通過金屬鋁連接地GND，柵極和源端之間連接箝位電路。N阱7的電位通過P+源擴(kuò)散區(qū)4與寄生二極管Dl確定，箝位電路確保當(dāng)處于正常工作模式下，PMOS管處于關(guān)斷狀態(tài)。如圖5，6所示，用在輸入壓焊點(diǎn)和電源VDD之間進(jìn)行ESD保護(hù)時(shí)，PMOS管的源端通過金屬鋁連接電源VDD，漏端通過金屬鋁連接輸入壓焊點(diǎn)，柵極和源端之間連接箝位電路。N阱7的電位通過P+源擴(kuò)散區(qū)4與寄生二極管Dl確定，箝位電路確保當(dāng)處于正常工作模式下，PMOS管處于關(guān)斷狀態(tài)。柵極5在二氧化硅上淀積多晶硅；P+源擴(kuò)散區(qū)4和P+漏擴(kuò)散區(qū)6材料為在硅中注入硼元素，其深度到達(dá)埋氧層2 ;N阱7材料為在硅中注入磷元素，其深度到達(dá)埋氧層2 ;二氧化硅隔離區(qū)3材料為二氧化硅，其深度到達(dá)埋氧層2 ;埋氧層材料為二氧化硅；襯底I材·料為聞慘雜單晶娃，位于整個結(jié)構(gòu)的最下方。本實(shí)用新型的工作原理如下首先，PMOS管的源端(P+源擴(kuò)散區(qū)4)電壓升高，PMOS管的襯底N阱7跟隨源端電壓，當(dāng)PMOS管的源端-漏端電壓差達(dá)到寄生橫向PNP的發(fā)射極-集電極擊穿電壓基極開路，寄生橫向PNP開始工作，直到PMOS管源端-漏端電流超過一定值，PMOS管發(fā)生損傷。綜上所述，本實(shí)用新型使用部分耗盡型SOI工藝中普通的增強(qiáng)型PMOS管，不需做襯底接觸，使用PMOS管源端的P+/N阱寄生二極管Dl對N阱進(jìn)行偏置；PM0S管的柵極5使用鉗位電路進(jìn)行偏置。此結(jié)構(gòu)利用寄生橫向PNP，來提高器件的ESD保護(hù)能力。
權(quán)利要求1.一種基于部分耗盡型SOI工藝的ESD保護(hù)結(jié)構(gòu)，其特征是包括一個N型襯底PMOS管結(jié)構(gòu)，所述N型襯底PMOS管結(jié)構(gòu)包括柵極(5)、P+源擴(kuò)散區(qū)(4)、P+漏擴(kuò)散區(qū)(6)、N阱(7)、二氧化硅隔離區(qū)(3)、埋氧層(2)以及硅襯底(1)，所述埋氧層(2)位于硅襯底(I)之上，所述P+源擴(kuò)散區(qū)(4)、P+漏擴(kuò)散區(qū)(6)、N阱(7)和二氧化硅隔離區(qū)(3)位于埋氧層(2)之上；所述N阱(7)位于P+源擴(kuò)散區(qū)(4)和P+漏擴(kuò)散區(qū)(6)之間，在P+源擴(kuò)散區(qū)(4)到N阱(7)之間形成寄生二極管(D1)，二氧化硅隔離區(qū)(3)包圍所述P+源擴(kuò)散區(qū)(4)和P+漏擴(kuò)散區(qū)(6);所述柵極(5)位于N阱(7)之上；所述P+源擴(kuò)散區(qū)(4)的引出端為PMOS管的源端，P+漏擴(kuò)散區(qū)(6)的引出端為PMOS管的漏端；柵極(5)和PMOS管的源端之間連接鉗位電路；PMOS管源端的寄生二極管(Dl)對N阱(7)進(jìn)行偏置；PM0S管的柵極(5)使用鉗位電路進(jìn)行偏置。
2.如權(quán)利要求I所述的一種基于部分耗盡型SOI工藝的ESD保護(hù)結(jié)構(gòu)，其特征是，當(dāng)用在輸入壓焊點(diǎn)和地之間進(jìn)行ESD保護(hù)時(shí)，PMOS管的源端通過半導(dǎo)體金屬鋁連接輸入壓焊點(diǎn)，漏端通過半導(dǎo)體金屬鋁與地(GND)連接，N阱(7)的電位通過P+源擴(kuò)散區(qū)(4)與寄生二極管(Dl)確定，箝位電路確保當(dāng)處于正常工作模式下，PMOS管處于關(guān)斷狀態(tài)。
3.如權(quán)利要求I所述的一種基于部分耗盡型SOI工藝的ESD保護(hù)結(jié)構(gòu)，其特征是，當(dāng)用在輸入壓焊點(diǎn)和電源(VDD)之間進(jìn)行ESD保護(hù)時(shí)，PMOS管的源端通過半導(dǎo)體金屬鋁連接電源(VDD)，漏端通過半導(dǎo)體金屬鋁連接輸入壓焊點(diǎn)，N阱(7)的電位通過P+源擴(kuò)散區(qū)(4)與寄生二極管(Dl)確定，箝位電路確保當(dāng)處于正常工作模式下，PMOS管處于關(guān)斷狀態(tài)。
專利摘要本實(shí)用新型涉及一種基于部分耗盡型SOI工藝的ESD保護(hù)結(jié)構(gòu)，其使用SOI工藝中普通的增強(qiáng)型PMOS管，不需做襯底接觸，使用PMOS管源端的P+/N阱寄生二極管對N阱進(jìn)行偏置；PMOS管的柵極使用鉗位電路進(jìn)行偏置。提高了利用反向擊穿原理進(jìn)行ESD保護(hù)的能力。其優(yōu)點(diǎn)是本實(shí)用新型結(jié)構(gòu)簡單，在SOI/CMOS集成電路中占用版圖面積小，使用方便，可以有效提高集成電路的ESD耐受水平。
文檔編號H01L27/02GK202796956SQ20122041245
公開日2013年3月13日 申請日期2012年8月17日 優(yōu)先權(quán)日2012年8月17日
發(fā)明者高國平, 周毅, 羅靜 申請人:中國電子科技集團(tuán)公司第五十八研究所