具有應(yīng)力增強(qiáng)的可調(diào)觸發(fā)電壓的可控硅整流器的制造方法
【專利摘要】可控硅整流器的裝置結(jié)構(gòu)、制造方法、操作方法和設(shè)計結(jié)構(gòu)。該方法包括以足以調(diào)制可控硅整流器（SCR）的觸發(fā)電流的水平施加機(jī)械應(yīng)力到SCR的一個區(qū)域。該裝置和設(shè)計結(jié)構(gòu)包括SCR（62），SCR（62）具有陽極（63）、陰極（65）、第一區(qū)域（14）和導(dǎo)電類型與第一區(qū)域相反的第二區(qū)域（16）。SCR的第一和第二區(qū)域設(shè)置在SCR的陽極和陰極之間的載流通道中。層（26）相對于第一區(qū)域設(shè)置在半導(dǎo)體襯底（30）的頂表面上，并且構(gòu)造成使在SCR的第一區(qū)域中引起的機(jī)械應(yīng)力處于足以調(diào)制SCR的觸發(fā)電流的水平。
【專利說明】具有應(yīng)力增強(qiáng)的可調(diào)觸發(fā)電壓的可控硅整流器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及半導(dǎo)體器件制造，特別是，涉及用于可控硅整流器的裝置結(jié)構(gòu)和設(shè)計結(jié)構(gòu)以及制造和操作可控硅整流器的方法。
【背景技術(shù)】
[0002]互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)集成P溝道和η溝道場效晶體管以在單一半導(dǎo)體襯底上形成集成電路。由體CMOS裝置或器件中固有存在的寄生雙極晶體管的不希望的晶體管作用促成的閂鎖可能是體CMOS技術(shù)的主要問題。具有不同觸發(fā)的不希望的寄生晶體管作用可能導(dǎo)致體CMOS裝置失靈。
[0003]具有CMOS裝置的芯片也可能暴露于靜電放電(ESD)事件導(dǎo)致在集成電路內(nèi)的潛在的大且具破壞性的電流。提高集成密度和性能要求已經(jīng)導(dǎo)致裝置尺寸上的減小，這增加了集成電路對ESD事件的敏感性。集成電路的制造者、裝配者和使用者必須小心避免非故意導(dǎo)致ESD事件。例如，ESD防范措施可結(jié)合在集成電路中，并且可包括用于1/0插腳和焊墊以及供電焊墊的特定設(shè)計技術(shù)以防止處理期間損壞芯片，處理期間是在芯片制造直到芯片安裝在電路板上的時間之間以及芯片安裝在電路板上時。在沒有ESD事件的情況下，ESD保護(hù)裝置處于非導(dǎo)電狀態(tài)，并且與保護(hù)的集成電路電隔離。如果檢測ESD事件，則保護(hù)裝置改變?yōu)閷?dǎo)電狀態(tài)以引導(dǎo)ESD事件的電流到地并且遠(yuǎn)離芯片的敏感的內(nèi)部電路。保持導(dǎo)電狀態(tài)直到電壓放電到安全水平。
[0004]常規(guī)的體CMOS裝置易于受到閂鎖效應(yīng)的影響。例如，采用P型襯底制造的典型的CMOS變換器包括相反導(dǎo)電性的η阱和P阱，η阱和ρ阱通過阱結(jié)鄰接。P溝道場效晶體管(PFET)可采用η-阱制造，并且類似地，η溝道晶體管(nFET)可采用ρ阱制造。pFET固有地包括寄生的p-n-p雙極結(jié)晶體管(BJT)，由ρ型擴(kuò)散、其中容納ρ型擴(kuò)散的η阱和ρ型襯底形成。nFET固有地包括寄生的n-p-n BJT,由η型擴(kuò)散、ρ型襯底和容納對應(yīng)pFET裝置的η講形成。nFET到η講的接近便于BJT的相互作用以產(chǎn)生橫向連接結(jié)構(gòu)。p_n_p BJT的集電極節(jié)點(即P型襯底)用作n-p-n BJT的基極,而n-p-nBJT的集電極(即η講擴(kuò)散)用作p-n-p BJT的基極。一個寄生的晶體管的正偏置可導(dǎo)致其它寄生晶體管的正偏置，并且如果滿足一定的條件，可能發(fā)生閂鎖，其中變換器的p-n結(jié)成為自由導(dǎo)電的。
[0005]可控硅整流器(SCR)可用pFET和nFET的計劃配線構(gòu)造。產(chǎn)生低電容和高故障電流二者的SCR是一種類型的ESD裝置，其可以以CMOS技術(shù)構(gòu)造，以在包括變換器或其它邏輯門的CMOS應(yīng)用中提供ESD保護(hù)。用于ESD保護(hù)的SCR裝置的特征在于觸發(fā)電壓/電流和保持電壓/電流，其在ESD事件期間決定裝置響應(yīng)和效力。
[0006]對于可控硅整流器需要改進(jìn)的裝置結(jié)構(gòu)、制造和操作方法以及設(shè)計結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0007]在本發(fā)明的一個實施例中，提供用于調(diào)制可控硅整流器的觸發(fā)電流的方法。該方法包括以足以調(diào)制可控硅整流器的觸發(fā)電流的水平施加機(jī)械應(yīng)力到可控硅整流器的一個區(qū)域。
[0008]在本發(fā)明的一個實施例中，提供用于形成包括可控硅整流器的裝置結(jié)構(gòu)的方法。該方法包括在半導(dǎo)體襯底的頂表面的相對于可控硅整流器的一個區(qū)域一個位置形成一層，并且構(gòu)造為使該層以足以調(diào)制該SCR的觸發(fā)電流的水平在可控硅整流器的區(qū)域中導(dǎo)致機(jī)械應(yīng)力。
[0009]在本發(fā)明的一個實施例中，一種裝置結(jié)構(gòu)包括可控硅整流器，其具有陽極、陰極、在半導(dǎo)體襯底中且具有第一導(dǎo)電類型的第一區(qū)域、以及在半導(dǎo)體襯底中且具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第二區(qū)域。可控硅整流器的第一和第二區(qū)域設(shè)置在可控硅整流器的陽極和陰極之間的載流通道中。該裝置結(jié)構(gòu)包括在半導(dǎo)體襯底的頂表面上的一層。該層設(shè)置在半導(dǎo)體襯底的頂表面相對于可控硅整流器的第一區(qū)域的位置且構(gòu)造為以足以調(diào)制可控硅整流器的觸發(fā)電流的水平在可控硅整流器的第一區(qū)域中導(dǎo)致機(jī)械應(yīng)力。
[0010]在本發(fā)明的一個實施例中，提供在集成電路的設(shè)計、制造或仿真中采用的由機(jī)器可讀的設(shè)計結(jié)構(gòu)。該設(shè)計結(jié)構(gòu)包括可控硅整流器，其具有陽極、陰極、在半導(dǎo)體襯底中的第一區(qū)域、以及在半導(dǎo)體襯底中且具有導(dǎo)電類型與第一區(qū)域相反的第二區(qū)域。可控硅整流器的第一和第二區(qū)域設(shè)置在可控硅整流器的陽極和陰極之間的載流通道中。該設(shè)計結(jié)構(gòu)還包括在半導(dǎo)體襯底的頂表面上的一層。該層構(gòu)造為以足以調(diào)制可控硅整流器的觸發(fā)電流的水平在可控硅整流器的第一區(qū)域中導(dǎo)致機(jī)械應(yīng)力。該設(shè)計結(jié)構(gòu)可包括網(wǎng)表。該設(shè)計結(jié)構(gòu)也可位于存儲介質(zhì)上作為用于集成電路的布圖數(shù)據(jù)交流的數(shù)據(jù)格式。該設(shè)計結(jié)構(gòu)可位于可編程門陣列中。
【專利附圖】

【附圖說明】
[0011]并入本說明書中且構(gòu)成其一部分的附圖圖示說明了本發(fā)明的各種實施例，并且與上面給出的總體描述和下面給出的實施例的詳細(xì)描述一起用于說明本發(fā)明的實施例。
[0012]圖1是根據(jù)本發(fā)明實施例的裝置結(jié)構(gòu)的概略俯視圖。
[0013]圖2是基本沿著圖1的線2-2剖取的概略截面圖。
[0014]圖3是圖1和2的裝置結(jié)構(gòu)的電氣構(gòu)造的示意圖。
[0015]圖4是示出圖1-3所示的SCR ESD結(jié)構(gòu)的觸發(fā)電流相關(guān)性的關(guān)系圖，其中應(yīng)力盒在工藝計算機(jī)輔助設(shè)計(TCAD)中產(chǎn)生，以評估各種位置和應(yīng)力極性(即壓縮和/或拉伸)的影響。
[0016]圖5是半導(dǎo)體設(shè)計、制造和/或測試中采用的設(shè)計過程的流程圖。
【具體實施方式】
[0017]本發(fā)明的實施例涉及應(yīng)力設(shè)計可控硅整流器(SCR)，其包括構(gòu)造成控制和/或修改SCR的觸發(fā)電壓或電流的應(yīng)力結(jié)構(gòu)。應(yīng)力結(jié)構(gòu)可為襯底的表面上形成的應(yīng)力層。SCR中的應(yīng)力層引起的應(yīng)力可為觸發(fā)電壓/電流引起的拉伸應(yīng)力，該觸發(fā)電壓/電流低于沒有拉伸應(yīng)力時的額定觸發(fā)電壓/電流。由應(yīng)力層施加的應(yīng)力可為觸發(fā)電壓/電流引起的壓縮應(yīng)力，該觸發(fā)電壓/電流高于沒有壓縮應(yīng)力時的額定觸發(fā)電壓/電流。SCR的導(dǎo)通電壓可以因為閂鎖防范而增大，或者作為選擇，SCR的導(dǎo)通電壓可以因為用作ESD保護(hù)裝置而降低，而不會導(dǎo)致由于專門特征的成本，例如，用于較小/較大阱抽頭(well tap)間隔接觸的光掩模。
[0018]參見圖1-3，其中相同的附圖標(biāo)記表示相同的特征，并且根據(jù)本發(fā)明的實施例，裝置結(jié)構(gòu)10包括P阱14、形成在P阱14中的η阱16、采用ρ阱14形成的η溝道場效晶體管(nFET) 18、采用η阱16形成的ρ溝道場效晶體管(pFET) 20、提供電接觸到ρ阱14的ρ阱接觸區(qū)域22、提供電接觸到η阱16的η阱接觸區(qū)域24、與nFET18和ρ阱14相關(guān)的第一應(yīng)力層26、以及與pFET20和η阱16相關(guān)的第二應(yīng)力層28。裝置結(jié)構(gòu)10采用襯底30形成，其可為任何適當(dāng)?shù)囊r底，包含本領(lǐng)域的普通技術(shù)人員會認(rèn)為適合于制造集成電路的半導(dǎo)體材料。例如，襯底30可為絕緣體上半導(dǎo)體(SOI)襯底或由半導(dǎo)體材料構(gòu)成的體襯底的裝置層。構(gòu)成襯底30的半導(dǎo)體材料可輕摻雜有雜質(zhì)以改變其電特性。例如，襯底30可為體硅襯底輕摻雜有P型雜質(zhì)種類，例如硼，以獲得初始P型(即p—硅)。
[0019]ρ阱14和η阱16形成為襯底30中的摻雜區(qū)域。P阱14橫向地位于襯底30中相鄰于η阱16且鄰接η阱16，以共享與η阱16的共同垂直邊界，形成ρ_η結(jié)32。接觸區(qū)域22,24可與襯底30的頂表面12相交，并且可與它們的各阱14、16具有相同的各導(dǎo)電類型，但是包含比它們的各阱14、16更高的摻雜濃度。阱14、16不與襯底30的頂表面12相交，而是埋設(shè)在頂表面12之下。
[0020]nFET 18包括源極34、漏極36、橫向地位于漏極36和源極34之間的溝道38、以及一般與溝道38重疊的柵極40。nFET18的源極34和漏極36是ρ阱14內(nèi)的重?fù)诫s區(qū)域且具有與P阱14相反的ρ型導(dǎo)電類型。溝道38由ρ阱14的一個區(qū)域構(gòu)成，并且因此具有的導(dǎo)電類型與源極34和漏極36的導(dǎo)電類型相反。nFET18的源極34和漏極36可由橫向擴(kuò)散在柵極40的每一側(cè)下的η型半導(dǎo)體區(qū)域形成在P阱14中。柵極介電層42將柵極40與溝道38電隔離。溝道38可耦合源極34和漏極36，當(dāng)適當(dāng)?shù)目刂齐妷菏┘拥綎艠O40時，用于載流。
[0021]pFET20包括源極44、漏極46、在源極44和漏極46之間的溝道48、以及一般與溝道48重疊的柵極50。pFET20的源極44和漏極46是在η阱16內(nèi)的重?fù)诫s區(qū)域且具有與η阱16相反的η型導(dǎo)電類型。溝道48由η阱16的一個區(qū)域構(gòu)成，并且因此其導(dǎo)電類型與源極44和漏極46的導(dǎo)電類型相反。pFET20的源極44和漏極46可由橫向擴(kuò)散在柵極50的每一側(cè)之下的P型半導(dǎo)體區(qū)域形成在η阱16中。柵極介電層52將柵極50與溝道48電隔離。溝道48可耦合源極44和漏極46，當(dāng)適當(dāng)控制電壓施加到柵極50時，用于載流。
[0022]溝槽隔離區(qū)域54通過常規(guī)的工藝形成在襯底30中。在一個實施例中，溝槽隔離區(qū)域54可通過依賴于光刻和干蝕刻工藝的淺溝槽隔離(STI)技術(shù)形成，以在襯底30中限定溝槽，用電介質(zhì)填充溝槽，并且采用化學(xué)機(jī)械拋光(CMP)工藝平坦化該層至襯底30的頂表面12。電介質(zhì)可為硅的氧化物，例如，通過化學(xué)氣相沉積(CVD)沉積的密實化的四乙氧基硅酸鹽(TEOS)或用等離子體協(xié)助下沉積的高密度等離子體(HDP)氧化物。溝槽隔離區(qū)域54將P阱接觸區(qū)域22、η阱接觸區(qū)域24、nFET 18的源極34和漏極36、以及pFET20的源極44和漏極46彼此電隔離。
[0023]nFET18、pFET20和接觸區(qū)域22、24可制作為CMOS或BiCMOS芯片的一部分。如半導(dǎo)體制造領(lǐng)域中的普通技術(shù)人員所理解，標(biāo)準(zhǔn)CMOS或BiCMOS制造工藝可采用襯底30實施。例如，P講14、n講16和接觸區(qū)域22、24可通過掩模遮蔽、以適當(dāng)?shù)膭幽茏⑷脒m當(dāng)?shù)碾s質(zhì)種類以及用熱退火電活化注入的雜質(zhì)種類而形成。用于nFET18的源極34和漏極36可通過注入諸如磷(P)、砷(As)、銻(Sb)或其它適當(dāng)?shù)摩切蛽诫s劑的雜質(zhì)種類而形成。用于PFET20的源極44和漏極46可用諸如硼(B)、鋁(Al)、鎵(Ga)或任何其它適當(dāng)?shù)摩研蛽诫s劑的雜質(zhì)種類注入。在η型和ρ型摻雜劑注入期間，雜質(zhì)種類可通過使用各自的柵極40、50作為自對準(zhǔn)阻擋掩模和單獨的抗蝕劑掩模的離子注入而引入。另外的成角度注入可執(zhí)行以增加暈輪區(qū)域，其導(dǎo)電類型與nFET18的源極34和漏極36或者與pFET20的源極44和漏極46相反，并且增加淺源極/漏極延伸，其導(dǎo)電類型與nFET18的源極34和漏極36或與pFET20的源極44和漏極46相同。暈輪區(qū)域和淺源極/漏極延伸用于控制用于nFET18和pFET20的源極-至-漏極泄漏截止電流和導(dǎo)通電流。注入的雜質(zhì)種類可通過熱退火而電性活化。
[0024]nFET18的柵極40和柵極介電層42以及pFET20的柵極50和柵極介電層52可通過沉積層堆疊而形成，該層堆疊包括一個或多個絕緣體層和一個或多個導(dǎo)電層。然后，可采用光刻和RIE從層堆疊限定柵極40、50。一層或多層的柵極40、50可由摻雜的多晶的娃(多晶硅)和/或金屬構(gòu)成。在各種實施例中，金屬可選自鎢(W)、鉭(Ta)、氮化鈦(TiN)、氮化鋯(ZrN)、氮化鉿(HfN)、氮化釩(VN)、氮化鈮(NbN)、氮化鉭(TaN)、氮化鎢(WN)、鈦鋁氮化物(TiAlN)、碳化鉭(TaC)、鉭鎂碳化物(TaMgC)、碳氮化鉭(TaCN)、其組合或合金、或本領(lǐng)域的普通技術(shù)人員所知的類似材料。柵極40、50的構(gòu)成材料可通過CVD、原子層沉積(ALD)、物理氣相沉積(PVD)等沉積。由諸如Si3N4的介電材料構(gòu)成的側(cè)壁間隔體(未示出)可通過常規(guī)的間隔體形成工藝形成在柵極40、50的每一個的側(cè)壁上。
[0025]一層或多層的柵極介電層42、52可由具有高k介電常數(shù)(例如，電容率)特性的電介質(zhì)的絕緣材料(例如非導(dǎo)體)構(gòu)成。如本文中所用，用于柵極介電層42、52的備選高k電介質(zhì)被認(rèn)為具有的介電常數(shù)大于10，并且優(yōu)選范圍為10至100。作為相對電容率或介電常數(shù)數(shù)值的可接受的基準(zhǔn)點的空氣具有大致一致的介電常數(shù)。用于柵極介電層的代表性電介質(zhì)材料包括但不限于鉿基電介質(zhì)材料，如氧化鉿(Hf02)、硅酸鉿(HfSiO)或氮化的硅酸鉿(HfSiON)、氧化招(Al2O3)、氧化鑭(La2O3)、二氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化錯(ZrO2)、鋯硅氧化物(ZrSiO)、氧化釔(Y2O3)、氧化鍶(SrO)或鍶鈦氧化物(SrTiO)、其混合物、或者這些和其它電介質(zhì)材料的層堆疊。這些類型的高k電介質(zhì)材料可通過原子層沉積(ALD)、化學(xué)氣相沉積(CVD)或另外的常規(guī)沉積技術(shù)沉積。高k電介質(zhì)在晶體管柵極結(jié)構(gòu)中的利用已經(jīng)觀察到顯著地降低泄漏電流，這降低了場效晶體管的功耗。
[0026]標(biāo)準(zhǔn)線后端(Standard back-end_of-line,BEOL)加工可伴隨著裝置結(jié)構(gòu)10的形成，以形成BEOL互連結(jié)構(gòu)。BEOL互連結(jié)構(gòu)的每個層級可通過鑲嵌工藝制造，例如，雙鑲嵌工藝，其中沉積電介質(zhì)層，在電介質(zhì)層中蝕刻過孔和溝槽，并且采用單次覆蓋式沉積用導(dǎo)體填充過孔和溝槽，接著進(jìn)行平坦化。鑲嵌工藝可重復(fù)進(jìn)行以堆疊多個配線層級，從而形成導(dǎo)電互連的多層級框架結(jié)構(gòu)。鑲嵌工藝和鑲嵌工藝中采用的材料為本領(lǐng)域的普通技術(shù)人員理解的意思。
[0027]BEOL互連結(jié)構(gòu)的金屬化可限定各種配線通道，包括耦合輸入/輸出(I/O)焊墊68與pFET20的源極44的配線通道和耦合nFET的源極34與接地焊墊70的配線通道，接地焊墊70在裝置運(yùn)行期間電耦合到接地連接，GND。I/O焊墊68還與芯片上的集成電路67的功能裝置耦合。BEOL互連結(jié)構(gòu)的金屬化還可包括從ρ阱14通過ρ阱接觸區(qū)域22到二極管串72的配線通道，二極管串72包括多個串聯(lián)連接的二極管，并且連接到接地連接，GND。在選擇性實施例中，二極管串72可替換二極管-連接晶體管的串。[0028]如圖3的最佳顯示，并且在代表性的實施例中，裝置結(jié)構(gòu)10中的nFET18的源極
34,ρ阱14、n阱16和pFET20的源極44限定SCR62為四層結(jié)構(gòu)，其被摻雜以顯示交互導(dǎo)電類型，具體而言為η型導(dǎo)電性和ρ型導(dǎo)電性，并且包括三個p-n結(jié)。SCR62的結(jié)之一由p_n結(jié)32限定。SCR62的另一個結(jié)31限定為沿著nFET18的源極34和ρ阱14之間的共同水平邊界。SCR62的另一個結(jié)33限定為沿著η阱16和pFET20的漏極46之間的共同水平邊界。由于nFET18的源極34、p阱14、n阱16和pFET20的源極44的布置，結(jié)32取向為橫向于結(jié)31、33。在代表性的實施例中，結(jié)32相對于襯底30的頂表面12水平取向，并且結(jié)31、33相對于襯底30的頂表面12垂直取向。
[0029]SCR62，在代表性的實施例中是NPNP層疊結(jié)構(gòu)，包括寄生PNP雙極晶體管64和與PNP雙極晶體管64交聯(lián)的寄生NPN雙極晶體管66。PNP雙極晶體管64由ρ阱14、η阱16和pFET20的源極44限定。PNP雙極晶體管64的集電極區(qū)域和NPN雙極晶體管66的基極區(qū)域一起由P阱14表示。NPN雙極晶體管66由nFET18的源極34、p阱14和η阱16限定。nFET 18的源極34作為NPN雙極晶體管66的發(fā)射極運(yùn)行，并且用作SCR62的陰極65。PNP雙極晶體管64的基極區(qū)域和NPN雙極晶體管66的集電極區(qū)域一起由η阱16表示。pFET20的源極44作為PNP雙極晶體管64的發(fā)射極運(yùn)行，并且用作SCR62的陽極63。
[0030]如圖3的最佳所示，SCR62可用于對芯片上的一個或多個集成電路的裝置提供ESD保護(hù)。為此，SCR62和芯片的集成電路67由共享的單一通道電連接到I/O焊墊68。更具體而言，pFET20的源極44 (即SCR62的陽極63)與I/O焊墊68連接，并且NFET18的源極34(即SCR62的陰極65)連接到接地焊墊70，其在芯片不供電時接地。SCR62對于ESD事件的電流提供從I/O焊墊68到接地焊墊70的低阻抗載流通道，從而轉(zhuǎn)向ESD事件的電流使其不到達(dá)且不損壞芯片上的集成電路67。來自ESD事件的電流引向通過載流通道，載流通道包括SCR62的多個區(qū)域，即nFET18的源極34、ρ阱14、η阱16和pFET20的源極44。
[0031]在代表性的實施例中，SCR62觸發(fā)以從I/O焊墊68處的正模式ESD事件放電ESD電流到接地焊墊70處的接地總線(GND)。在正模式ESD事件期間，PNP雙極晶體管64導(dǎo)通，并且PNP雙極晶體管64的集電極電流升高襯底30的電勢。響應(yīng)于襯底30的電勢達(dá)到大約0.7伏特，NPN雙極晶體管66導(dǎo)通。如果雙極晶體管64、66的電流增益的結(jié)果超出一致性，則保持導(dǎo)通條件，從而SCR62在低阻抗?fàn)顟B(tài)下閂鎖，并且引導(dǎo)ESD電流從I/O焊墊68通過SCR62到接地焊墊70處的接地總線。當(dāng)芯片處于通常運(yùn)行期間的供電條件時，SCR62將在I/O焊墊68和接地焊墊70處的接地總線之間呈現(xiàn)高阻抗，從而I/O焊墊68和集成電路67之間的信號通道上傳輸?shù)男盘柨上鄬Φ夭皇躍CR62存在的影響。
[0032]ρ阱14以電阻74為特征，并且類似地，η阱16以電阻76為特征。η阱16的電阻76與二極管串72串聯(lián)連接，以提供以SCR62的觸發(fā)電壓和觸發(fā)電流為特征的電壓觸發(fā)網(wǎng)絡(luò)而進(jìn)入低阻抗?fàn)顟B(tài)。用于SCR62的觸發(fā)電流和觸發(fā)電壓可通過變化η阱16的電阻76的大小而被調(diào)制。
[0033]在選擇性實施例中，二極管串72的位置可移動，從而二極管串72與ρ阱14的電阻74串聯(lián)連接。該觸發(fā)構(gòu)造能放電正模式ESD事件的電流。如上所討論，具有該觸發(fā)構(gòu)造的SCR62的觸發(fā)電壓和電流可通過變化ρ阱14的電阻74的大小而被調(diào)制。
[0034]在選擇性實施例中，nFET 18和pFET20可由一起限定SCR62的各自二極管結(jié)構(gòu)取代。具體而言，nFET 18的漏極36和柵極結(jié)構(gòu)以及pFET20的漏極46和柵極結(jié)構(gòu)可從裝置結(jié)構(gòu)中省略。
[0035]與nFET18相關(guān)的第一應(yīng)力層26和與pFET20相關(guān)的第二應(yīng)力層28每一個可形成有內(nèi)部壓縮應(yīng)力或內(nèi)部拉伸應(yīng)力。在一個實施例中，第一應(yīng)力層26可在拉伸應(yīng)力下,拉伸應(yīng)力傳遞到P阱14且導(dǎo)致包括ρ阱14的半導(dǎo)體材料中的壓縮應(yīng)力。作為選擇，第一應(yīng)力層26可處于壓縮應(yīng)力下，其傳遞到ρ阱14且導(dǎo)致在包括ρ阱14的半導(dǎo)體材料中的拉伸應(yīng)力。在一個實施例中，第二應(yīng)力層28可處于拉伸應(yīng)力下，其傳遞到ρ阱14且導(dǎo)致在包括ρ阱14的半導(dǎo)體材料中的壓縮應(yīng)力。作為選擇，第二應(yīng)力層28可處于壓縮應(yīng)力下，其傳遞到P阱14且導(dǎo)致在包括ρ阱14的半導(dǎo)體材料中的拉伸應(yīng)力。應(yīng)力是作為對從應(yīng)力層26、28接收的外部力的各自反應(yīng)的構(gòu)成η阱16的半導(dǎo)體材料的主體內(nèi)或者構(gòu)成ρ阱14的半導(dǎo)體材料的主體內(nèi)的表面每單位面積平均內(nèi)部力的度量。
[0036]在一個實施例中，裝置結(jié)構(gòu)10的應(yīng)力層26、28的每一個可由電介質(zhì)材料層構(gòu)成，電介質(zhì)材料是非導(dǎo)電的且電絕緣。每個層中的電介質(zhì)材料可處于內(nèi)部壓縮應(yīng)力或內(nèi)部拉伸應(yīng)力下。應(yīng)力層26、28可以以相反的極性為特征(即選自拉伸應(yīng)力或壓縮應(yīng)力的相反應(yīng)力類型)。拉伸應(yīng)力的大小范圍可為600MPa (百萬帕斯卡)至1500MPa，并且壓縮應(yīng)力的大小范圍可為 _600MPa 至-1500MPa。
[0037]在代表性實施例中，應(yīng)力層26、28中的電介質(zhì)材料可由氮化硅(Si3N4)或非化學(xué)計量比的硅的氮化物(SixNy)構(gòu)成，其由諸如等離子體增強(qiáng)CVD的CVD工藝沉積。CVD工藝的沉積條件，諸如襯底溫度、等離子體功率和氣流速度，被控制以在沉積室內(nèi)改變反應(yīng)率，并且因此實現(xiàn)對沉積電介質(zhì)層的應(yīng)力狀態(tài)上的控制。具有應(yīng)力的電介質(zhì)層的應(yīng)力狀態(tài)可通過改變沉積條件而控制。具體而言，沉積條件可被調(diào)節(jié)以結(jié)合壓縮應(yīng)力或拉伸應(yīng)力進(jìn)入應(yīng)力層26、28的目標(biāo)量。應(yīng)力層26、28的每一個可具有20納米至50納米之間的物理厚度。
[0038]裝置結(jié)構(gòu)10的應(yīng)力層26、28可通過采用沉積、光刻和蝕刻的制造工藝順序形成。具體而言，第一應(yīng)力層26可沉積為在半導(dǎo)體裝置的整個表面上的覆蓋層。覆蓋層可為保形的，其厚度與下層特征的布局無關(guān)。在一個實施例中，沉積條件可選擇以使第一應(yīng)力層26處于壓縮應(yīng)力下，其對P阱14施加拉伸應(yīng)力。然后，從襯底30上從施加的拉伸應(yīng)力獲得益處且可從諸如在η阱16之上的第二應(yīng)力層28獲得益處的至少那些區(qū)域，例如，通過掩模和蝕刻，局部去除第一應(yīng)力層26。在局部去除第一應(yīng)力層26時，第一應(yīng)力層26下的薄蝕刻停止層或者定時蝕刻可用于保護(hù)下層結(jié)構(gòu)。
[0039]在沉積第一應(yīng)力層26后，由輻射敏感有機(jī)材料構(gòu)成的抗蝕劑層通過旋涂施加，預(yù)烘焙，暴露于輻射以施加圖案的潛像(其保持應(yīng)力層26在與ρ阱14相關(guān)的希望表面區(qū)域上)，烘焙，然后用化學(xué)顯影劑顯影。諸如反應(yīng)離子蝕刻(RIE)的干蝕刻工藝可用于從沒有被抗蝕劑層掩蓋的表面去除第一應(yīng)力層26的部分。在圖案化后,第一應(yīng)力層26由以長度和寬度為特征的外周界25界定。在代表性的實施例中，第一應(yīng)力層26的外周界25內(nèi)切ρ阱14的外周界內(nèi)側(cè)，并且與P阱14由nFET18的源極34、漏極36、溝道38、柵極40和柵極介電層42分開，從而使應(yīng)力傳遞是間接的?？刮g劑層隨后通過氧等離子體灰化或者濕化學(xué)脫模順序去除。采用光掩模和光刻工具用于施加和光刻圖案化的過程對本領(lǐng)域的普通技術(shù)人員是已知的。
[0040]在該工藝流程的隨后制造階段，第二應(yīng)力層28可沉積為在半導(dǎo)體裝置的整個表面區(qū)域上的覆蓋層。覆蓋層可為保形的，其厚度與下層特征的布局無關(guān)。覆蓋層的沉積條件選擇為使應(yīng)力的極性與并入第一應(yīng)力層26的應(yīng)力相反。在一個實施例中，沉積條件可選擇為使第二應(yīng)力層28處于拉伸應(yīng)力下，其給η阱16施加壓縮應(yīng)力。然后，從襯底30上從施加了壓縮應(yīng)力獲得益處且可從諸如在P阱14之上的第一應(yīng)力層26獲得益處的至少那些區(qū)域局部，例如通過掩模和蝕刻，去除第二應(yīng)力層28。在局部去除第二應(yīng)力層28時，第二應(yīng)力層28下的薄蝕刻停止層或者定時蝕刻可用于保護(hù)下層結(jié)構(gòu)。第一應(yīng)力層26因此可在形成第二應(yīng)力層28的工藝期間被掩蓋。
[0041]在沉積第二應(yīng)力層28后，由輻射敏感有機(jī)材料構(gòu)成的抗蝕劑層通過旋涂施加，預(yù)烘焙，曝露于輻射以施加圖案的潛像(其保持應(yīng)力層28在與η阱16相關(guān)的希望表面區(qū)域上)，烘焙，然后用化學(xué)顯影劑顯影。諸如RIE的干蝕刻工藝可用于從沒有被抗蝕劑層掩蓋的表面區(qū)域去除第二應(yīng)力層28的部分。在圖案化后，第二應(yīng)力層28由以長度和寬度為特征的外周界27限定。在代表性的實施例中，第二應(yīng)力層28的外周界27內(nèi)切η阱16的外周界內(nèi)側(cè)，并且與η阱16由pFET20的源極44、漏極46、溝道48、柵極50和柵極介電層52分開，以便應(yīng)力傳遞是間接的?？刮g劑層通過氧等離子體灰化或濕化學(xué)脫模順序去除。
[0042]形成應(yīng)力層26、28的順序可相互交換，從而使應(yīng)力層28形成在應(yīng)力層26之前。通常，壓縮應(yīng)力層可形成在拉伸應(yīng)力層之前或之后或者以相反的順序形成。在選擇性實施例中，應(yīng)力層26、28之一可從裝置結(jié)構(gòu)省略，從而使機(jī)械應(yīng)力僅傳遞到ρ阱14，或者使機(jī)械應(yīng)力僅傳遞到η阱16。如果應(yīng)力層26、28 二者存在于裝置結(jié)構(gòu)10中，則應(yīng)力層26、28是不重疊的且間隔開，以便應(yīng)力層26主要施加機(jī)械應(yīng)力到ρ阱14，并且應(yīng)力層28主要施加機(jī)械應(yīng)力到η阱16。優(yōu)選地，應(yīng)力層26施加可忽略的機(jī)械應(yīng)力到η阱16，并且應(yīng)力層28施加可忽略的機(jī)械應(yīng)力到P阱14。
[0043]ρ阱14和η阱16中分別由應(yīng)力層26、28引起的機(jī)械應(yīng)力影響載流子遷移率。P阱14中的載流子遷移率和η阱16中的載流子遷移率不同地響應(yīng)于不同類型的機(jī)械應(yīng)力。P阱14和η阱16的方塊電阻相反地隨著載流子遷移率的變化而變化。例如，P阱14中的載流子遷移率可由應(yīng)力層26引起的壓縮應(yīng)力增大，而壓縮應(yīng)力降低了電阻74。作為另一個示例，P阱14中的載流子遷移率可由應(yīng)力層26引起的拉伸應(yīng)力減小，而拉伸應(yīng)力升高了電阻74。作為再一個示例，η阱16中的載流子遷移率可由應(yīng)力層28引起的拉伸應(yīng)力增大，而拉伸應(yīng)力降低了電阻76。作為又一個示例，η阱16中的載流子遷移率可由應(yīng)力層28引起的壓縮應(yīng)力減小，而壓縮應(yīng)力升高了電阻76。
[0044]應(yīng)變工程可用于通過調(diào)整ρ阱14的電阻74的值，盡管P阱14中的機(jī)械應(yīng)力的選擇由應(yīng)力層26引起，和/或通過調(diào)整η阱16的電阻76的值，盡管η阱16中的機(jī)械應(yīng)力的選擇由應(yīng)力層28引起，來增強(qiáng)SCR62的裝置性能。ρ阱14的電阻74可相對于機(jī)械應(yīng)力不存在于P阱14中的條件而升高或降低。η阱16的電阻76可相對于機(jī)械應(yīng)力不存在于η阱16中的條件而升高或降低。
[0045]對于電阻74、76的這些調(diào)整，可僅用其中一個或結(jié)合進(jìn)行，可用于選擇SCR62的觸發(fā)電壓和/或觸發(fā)電流。特別是，裝置結(jié)構(gòu)10可包括應(yīng)力層26、28的任何之一或二者。例如，裝置結(jié)構(gòu)10可僅包括應(yīng)力層26且可省略應(yīng)力層28。作為獨立包括應(yīng)力層26、28的能力的結(jié)果，電阻74、76的一個或二者可交替選擇SCR62的電特性，例如SCR62的觸發(fā)電壓和觸發(fā)電流。
[0046]參見圖4，從不同類型的裝置結(jié)構(gòu)10的二極管方案的ρ阱14和η阱16中的機(jī)械應(yīng)力角度，通過計算機(jī)輔助設(shè)計技術(shù)(TCAD)仿真對SCR62的性能進(jìn)行了模擬。模擬的結(jié)果顯示為作為裝置電壓的函數(shù)的裝置電流的系列曲線。每個曲線通過TCAD仿真產(chǎn)生，其中不同的條件輸入到用于表示機(jī)械應(yīng)力的應(yīng)力箱的仿真。在每個特定條件下，P阱14或η阱16中呈現(xiàn)的機(jī)械應(yīng)力大小為大約為lGPa，并且機(jī)械應(yīng)力的極性選擇為拉伸或壓縮。計算機(jī)輔助設(shè)計技術(shù)(TCAD)指利用數(shù)字計算機(jī)仿真開發(fā)和優(yōu)化半導(dǎo)體加工技術(shù)和裝置。TCAD仿真可用于根據(jù)裝置的物理模型分析裝置的電特性。TCAD仿真的方法學(xué)和適用性以及裝置模型對本領(lǐng)域的普通技術(shù)人員是熟知的。
[0047]曲線200反應(yīng)了在沒有應(yīng)力層26、28的情況下，并且因此在沒有機(jī)械應(yīng)力的情況下，SCR62的情況。在ESD事件期間，SCR62由二極管串72的操作而處于低阻抗?fàn)顟B(tài)，從而來自ESD事件的電流被引向載流通道中通過SCR62到接地焊墊70。隨著施加的通過SCR62的電壓偏置沿著電流-電壓曲線的部分202增大，從SCR62的陰極65流到SCR62的陽極63的電流隨著電壓的增大而單調(diào)增大。
[0048]在電流-電壓曲線中的觸發(fā)電流204處，發(fā)生電壓折轉(zhuǎn)206，其中通過SCR62的電壓瞬時降低，而電流保持大約不變。保持電流208標(biāo)志著電壓折轉(zhuǎn)206的結(jié)束，并且其后，SCR62跟隨電流-電壓曲線中的電流-電壓路徑210。SCR62保持閂鎖，直到ESD事件減退，并且通過SCR62的陽極-到-陰極的電流下降在保持電流208之下。
[0049]曲線215反應(yīng)了在沒有機(jī)械應(yīng)力施加到η阱16的情況下ρ阱14中拉伸應(yīng)力的影響。曲線220反應(yīng)了在沒有機(jī)械應(yīng)力施加到ρ阱14的情況下ρ阱16上壓縮應(yīng)力的影響。在每套仿真條件下且在與其中機(jī)械應(yīng)力沒有來自阱14、16的曲線200的比較中，電流-電壓曲線215、220的每個中反應(yīng)的SCR62的觸發(fā)電流值降低，因為各阱的方塊電阻升高。方塊電阻的升高導(dǎo)致P阱14的電阻74上的升高，并且導(dǎo)致η阱16的電阻76上的升高。
[0050]在電流-電壓曲線215、220的每一個中，施加到SCR62的各阱的機(jī)械應(yīng)力處于足以調(diào)制SCR62的觸發(fā)電流的水平。具體而言，機(jī)械應(yīng)力的水平足以減小SCR62的觸發(fā)電流。觸發(fā)電流的減小對于優(yōu)化SCR62對ESD事件的反應(yīng)是有益的。
[0051]曲線225反應(yīng)了在沒有機(jī)械應(yīng)力施加到η阱16的情況下P阱14中的壓縮應(yīng)力的影響。曲線230反應(yīng)了在沒有機(jī)械應(yīng)力施加到ρ阱14的情況下η阱16上拉伸應(yīng)力的影響。在每套仿真條件下且在與其中沒有機(jī)械應(yīng)力來自阱14、16的曲線200的比較中，SCR62的觸發(fā)電流值增加，因為方塊電阻降低。方塊電阻的降低導(dǎo)致P阱14的電阻74的減小，并且導(dǎo)致η阱16的電阻76的減小。
[0052]在曲線225、230的每一個中，施加到SCR62的各區(qū)域的機(jī)械應(yīng)力處于足以調(diào)制SCR62的觸發(fā)電流的水平。具體而言，機(jī)械應(yīng)力的水平足以增加SCR62的觸發(fā)電流。觸發(fā)電流的增加對于優(yōu)化SCR62到通過降低裝置對于閂鎖的敏感性的閉鎖的電阻是有益的。
[0053]圖5示出了例如在半導(dǎo)體IC邏輯設(shè)計、仿真、測試、布圖和制造中使用的示例性設(shè)計流程100的方塊圖。設(shè)計流程100包括用于處理設(shè)計結(jié)構(gòu)或器件以產(chǎn)生上述以及圖1-4中示出的設(shè)計結(jié)構(gòu)和/或器件的邏輯上或其他功能上等同表示的過程、機(jī)器和/或機(jī)構(gòu)。由設(shè)計流程100處理和/或產(chǎn)生的設(shè)計結(jié)構(gòu)可以在機(jī)器可讀傳輸或存儲介質(zhì)上被編碼以包括數(shù)據(jù)和/或指令，所述數(shù)據(jù)和/或指令在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其他方式處理時，產(chǎn)生硬件組件、電路、器件或系統(tǒng)的邏輯上、結(jié)構(gòu)上、機(jī)械上或其他功能上的等同表示。機(jī)器包括但不限于用于IC設(shè)計過程(例如設(shè)計、制造或仿真電路、組件、器件或系統(tǒng))的任何機(jī)器。例如，機(jī)器可以包括:光刻機(jī)、用于產(chǎn)生掩模的機(jī)器和/或設(shè)備(例如電子束書寫儀)、用于仿真設(shè)計結(jié)構(gòu)的計算機(jī)或設(shè)備、用于制造或測試過程的任何裝置，或用于將所述設(shè)計結(jié)構(gòu)的功能上的等同表示編程到任何介質(zhì)中的任何機(jī)器(例如，用于對可編程門陣列進(jìn)行編程的機(jī)器)。
[0054]設(shè)計流程100可隨被設(shè)計的表示類型而不同。例如，用于構(gòu)建專用IC (ASIC)的設(shè)計流程100可能不同于用于設(shè)計標(biāo)準(zhǔn)組件的設(shè)計流程100，或不同于用于將設(shè)計實例化至Ij可編程陣列(例如，由Altera? Inc.或Xilinx? Inc.提供的可編程門陣列(PGA)或現(xiàn)場可編程門陣列(FPGA))中的設(shè)計流程100。
[0055]圖5示出了多個此類設(shè)計結(jié)構(gòu)，其中包括優(yōu)選地由設(shè)計過程104處理的輸入設(shè)計結(jié)構(gòu)102。設(shè)計結(jié)構(gòu)102可以是由設(shè)計過程104生成和處理以產(chǎn)生硬件器件的邏輯上等效的功能表示的邏輯仿真設(shè)計結(jié)構(gòu)。設(shè)計結(jié)構(gòu)102還可以或可選擇地包括數(shù)據(jù)和/或程序指令，所述數(shù)據(jù)和/或程序指令由設(shè)計過程104處理時，生成硬件器件的物理結(jié)構(gòu)的功能表示。無論表示功能和/或結(jié)構(gòu)設(shè)計特性，均可以使用例如由核心開發(fā)人員/設(shè)計人員實施的電子計算機(jī)輔助設(shè)計(ECAD)生成設(shè)計結(jié)構(gòu)102。當(dāng)在機(jī)器可讀數(shù)據(jù)傳輸、門陣列或存儲介質(zhì)上編碼時，設(shè)計結(jié)構(gòu)102可以由設(shè)計過程104內(nèi)的一個或多個硬件和/或軟件模塊訪問和處理以仿真或以其他方式在功能上表示例如圖1-4中示出的那些電子組件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設(shè)計結(jié)構(gòu)102可以包括文件或其他數(shù)據(jù)結(jié)構(gòu)，其中包括人類和/或機(jī)器可讀源代碼、編譯結(jié)構(gòu)和計算機(jī)可執(zhí)行代碼結(jié)構(gòu)，當(dāng)所述文件或其他數(shù)據(jù)結(jié)構(gòu)由設(shè)計或仿真數(shù)據(jù)處理系統(tǒng)處理時，在功能上仿真或以其他方式表示電路或其他級別的硬件邏輯設(shè)計。此類數(shù)據(jù)結(jié)構(gòu)可以包括硬件描述語言(HDL)設(shè)計實體或遵循和/或兼容低級HDL設(shè)計語言(例如Verilog和VHDL)和/或高級設(shè)計語言(例如C或C++)的其他數(shù)據(jù)結(jié)構(gòu)。
[0056]設(shè)計過程104優(yōu)選地采用和結(jié)合硬件和/或軟件模塊，用于合成、轉(zhuǎn)換或以其他方式處理圖1-4中示出的組件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計/仿真功能等同物以生成可以包含設(shè)計結(jié)構(gòu)(例如設(shè)計結(jié)構(gòu)102)的網(wǎng)表106。網(wǎng)表106例如可以包括編譯或以其他方式處理的數(shù)據(jù)結(jié)構(gòu)，所述數(shù)據(jù)結(jié)構(gòu)表示描述與集成電路設(shè)計中的其他元件和電路的連接的布線、分離組件、邏輯門、控制電路、I/O設(shè)備、模型等的列表。網(wǎng)表106可以使用迭代過程合成，取決于器件的設(shè)計規(guī)范和參數(shù)，網(wǎng)表106被重新合成一次或多次。對于在本文中描述的其他設(shè)計結(jié)構(gòu)類型，網(wǎng)表106可以記錄在機(jī)器可讀數(shù)據(jù)存儲介質(zhì)上或編程到可編程門陣列中。所述介質(zhì)可以是非易失性存儲介質(zhì)，例如磁或光盤驅(qū)動器、可編程門陣列、壓縮閃存或其他閃存。此外或可選擇地，所述介質(zhì)可以是可在其上經(jīng)由因特網(wǎng)或其他適合聯(lián)網(wǎng)裝置傳輸和中間存儲數(shù)據(jù)包的系統(tǒng)或高速緩沖存儲器、緩沖器空間或?qū)щ娀蚬鈱?dǎo)器件和材料。
[0057]設(shè)計過程104可以包括用于處理包括網(wǎng)表106在內(nèi)的各種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。此類數(shù)據(jù)結(jié)構(gòu)類型例如可以駐留在庫元件108內(nèi)并包括一組常用元件、電路和器件，其中包括對于給定制造技術(shù)(例如，不同的技術(shù)節(jié)點，32納米、45納米、90納米等)的模型、布圖和符號表示。所述數(shù)據(jù)結(jié)構(gòu)類型還可包括設(shè)計規(guī)范110、特征數(shù)據(jù)112、檢驗數(shù)據(jù)114、設(shè)計規(guī)則116和測試數(shù)據(jù)文件118，它們可以包括輸入測試模式、輸出測試結(jié)果和其他測試信息。設(shè)計過程104還可例如包括標(biāo)準(zhǔn)機(jī)械設(shè)計過程，例如用于諸如鑄造、模塑和模壓成型等操作的應(yīng)力分析、熱分析、機(jī)械事件仿真、過程仿真。機(jī)械設(shè)計領(lǐng)域的技術(shù)人員可以在不偏離本發(fā)明的范圍和精神的情況下理解在設(shè)計過程104中使用的可能機(jī)械設(shè)計工具和應(yīng)用的范圍。設(shè)計過程104還可包括用于執(zhí)行諸如定時分析、檢驗、設(shè)計規(guī)則檢查、放置和路由操作之類的標(biāo)準(zhǔn)電路設(shè)計過程的模塊。
[0058]設(shè)計過程104采用和結(jié)合邏輯和物理設(shè)計工具(例如HDL編譯器)以及仿真建模工具以便與任何其他機(jī)械設(shè)計或數(shù)據(jù)(如果適用)一起處理設(shè)計結(jié)構(gòu)102連同示出的部分或全部支持?jǐn)?shù)據(jù)結(jié)構(gòu)，從而生成第二設(shè)計結(jié)構(gòu)120。設(shè)計結(jié)構(gòu)120以用于機(jī)械設(shè)備和結(jié)構(gòu)的數(shù)據(jù)交換的數(shù)據(jù)格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存儲或呈現(xiàn)此類機(jī)械設(shè)計結(jié)構(gòu)的適合格式存儲的信息)駐留在存儲介質(zhì)或可編程門陣列上。類似于設(shè)計結(jié)構(gòu)102，設(shè)計結(jié)構(gòu)120優(yōu)選地包括一個或多個文件、數(shù)據(jù)結(jié)構(gòu)或其他計算機(jī)編碼的數(shù)據(jù)或指令，它們駐留在傳輸或數(shù)據(jù)存儲介質(zhì)上，并且當(dāng)由ECAD系統(tǒng)處理時生成圖1-4中示出的本發(fā)明的一個或多個實施例的邏輯上或以其他方式在功能上等同的形式。在一個實施例中，設(shè)計結(jié)構(gòu)120可以包括在功能上仿真圖1-4中示出的器件的編譯后的可執(zhí)行HDL仿真模型。
[0059]設(shè)計結(jié)構(gòu)120還可以采用用于集成電路的布圖數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如以GDSII(GDS2)、GL1、0ASIS、圖文件或任何其他用于存儲此類設(shè)計數(shù)據(jù)結(jié)構(gòu)的適合格式存儲的信息)。設(shè)計結(jié)構(gòu)120可以包括信息，例如符號數(shù)據(jù)、圖文件、測試數(shù)據(jù)文件、設(shè)計內(nèi)容文件、制造數(shù)據(jù)、布圖參數(shù)、配線、金屬層級、通路/通孔、形狀、用于在整個生產(chǎn)線中路由的數(shù)據(jù)，以及制造商或其他設(shè)計人員/開發(fā)人員制造上述以及圖1-4中示出的器件或結(jié)構(gòu)所需的任何其他數(shù)據(jù)。設(shè)計結(jié)構(gòu)120然后可以繼續(xù)到階段122，例如，在階段122，設(shè)計結(jié)構(gòu)120:繼續(xù)到流片(tape-out),被發(fā)布到制造、被發(fā)布到掩模室(mask house)、被發(fā)送到其他設(shè)計室，被發(fā)回給客戶等。
[0060]上述方法用于集成電路芯片制造。制造者可以以原始晶片形式(即，作為具有多個未封裝芯片的單晶片)、作為裸小片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，引線固定到母板的塑料載體或其他更高級載體)或多芯片封裝(例如，具有一個或兩個表面互連或掩埋互連的陶瓷載體)來安裝芯片。在任何情況下，所述芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分離電路元件和/或其他信號處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備及中央處理器的高級計算機(jī)產(chǎn)品O
[0061]應(yīng)理解，當(dāng)元件被描述為“連接”或“耦合”到另外的元件或與另外的元件“連接”或“耦合”，它可直接連接或耦合到所述另外的元件，或者可能存在一個或多個中間元件。比較而言，當(dāng)一個元件被描述為“直接連接”或“直接耦合”到另一個元件時，則沒有中間元件存在。當(dāng)元件被描述為“間接連接”或“間接耦合”到另一個元件時，則有至少一個中間元件存在。
[0062]本文所使用的術(shù)語僅為描述特定實施例的目的，而不意味著限制本發(fā)明。如本文所用，單數(shù)形式不確指的“一”、“一個”和確指的“該/所述”意在也包括復(fù)數(shù)形式，除非上下文另有清楚表示。還應(yīng)理解在本說明書中使用詞語〃包括〃和/或〃包含〃時，表示所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，而不排出一個或多個其它特征、整數(shù)、步驟、操作、元件、部件和/或其組成的組的存在或附加。[0063] 權(quán)利要求中所有方法或步驟加功能元素的對應(yīng)的結(jié)構(gòu)、材料、作用和等同物，如果可用，是指包括為了執(zhí)行功能與特別要求保護(hù)的其它所要求保護(hù)元件結(jié)合的任何的結(jié)構(gòu)、材料或作用。為了說明和描述的目的已經(jīng)對本發(fā)明進(jìn)行了描述，但是不意味著是窮盡的或者以公開的形式限制本發(fā)明。在不脫離本發(fā)明的范圍和精神的情況下，很多修改和變化對本領(lǐng)域的技術(shù)人員來說是顯見的。所選擇和描述的實施例是為了更好地說明本發(fā)明的原理和實際應(yīng)用，并且能使本領(lǐng)域的其它普通技術(shù)人員理解本發(fā)明使具有各種修改的各種實施例同樣適合于所預(yù)期的特定應(yīng)用。
【權(quán)利要求】
1.一種調(diào)制可控硅整流器(SCR)的觸發(fā)電流的方法，該方法包括: 以足以調(diào)制該SCR的該觸發(fā)電流的水平施加第一機(jī)械應(yīng)力到該SCR的第一區(qū)域。
2.如權(quán)利要求1所述的方法，其中施加該第一機(jī)械應(yīng)力到該SCR的該第一區(qū)域包括: 響應(yīng)于該第一機(jī)械應(yīng)力減小該SCR的該觸發(fā)電流。
3.如權(quán)利要求1所述的方法，其中施加該第一機(jī)械應(yīng)力到該SCR的該第一區(qū)域包括: 響應(yīng)于該第一機(jī)械應(yīng)力增大該SCR的該觸發(fā)電流。
4.如權(quán)利要求1所述的方法，其中該第一區(qū)域位于半導(dǎo)體襯底中，該半導(dǎo)體襯底具有頂表面，并且以足以調(diào)制該SCR的該觸發(fā)電流的水平施加該第一機(jī)械應(yīng)力到該SCR的該第一區(qū)域包括: 從該半導(dǎo)體襯底的該頂表面上的位置的表面層傳遞機(jī)械應(yīng)力，并且該表面層構(gòu)造為在該第一區(qū)域上引起該第一機(jī)械應(yīng)力。
5.如權(quán)利要求1所述的方法，還包括: 以足以進(jìn)一步調(diào)制該SCR的該觸發(fā)電流的水平施加第二機(jī)械應(yīng)力到該SCR的第二區(qū)域。
6.如權(quán)利要求5所述的方法,其中該第一機(jī)械應(yīng)力和該第二機(jī)械應(yīng)力具有選自拉伸應(yīng)力或壓縮應(yīng)力的相反極性。
7.如權(quán)利要求5所述的方法，其中該SCR的該第一區(qū)域是半導(dǎo)體襯底的第一阱，該SCR的該第二區(qū)域是該半導(dǎo)體襯底的第二阱，且該第二阱與該第一阱具有相反的導(dǎo)電類型，該第一阱橫向地定位在 該半導(dǎo)體襯底中以沿著P-η結(jié)鄰接該第二阱，該SCR包括陽極和陰極，并且該第一和第二阱設(shè)置在該陽極和該陰極之間的載流通道中。
8.如權(quán)利要求1所述的方法，其中該SCR包括導(dǎo)電類型與該第一區(qū)域相反的第二區(qū)域、陽極和陰極，并且該第一區(qū)域和第二區(qū)域設(shè)置在該陽極和該陰極之間的載流通道中。
9.如權(quán)利要求8所述的方法，其中該SCR的該陰極連接到輸入/輸出焊墊，并且該SCR的該陽極連接到接地焊墊。
10.一種用于形成包括可控硅整流器(SCR)的裝置結(jié)構(gòu)的方法，該方法包括: 在半導(dǎo)體襯底的頂表面上的相對于該SCR的第一區(qū)域的第一位置形成第一層，并且構(gòu)造為使該第一層以足以調(diào)制該SCR的觸發(fā)電流的水平在該SCR的該第一區(qū)域中引起第一機(jī)械應(yīng)力。
11.如權(quán)利要求10所述的方法，還包括: 在該半導(dǎo)體襯底的該頂表面上的相對于該SCR的第二區(qū)域的第二位置形成第二層，并且構(gòu)造為使該第二層在該SCR的該第二區(qū)域中引起第二機(jī)械應(yīng)力。
12.如權(quán)利要求11所述的方法，其中該第一機(jī)械應(yīng)力和該第二機(jī)械應(yīng)力具有選自拉伸應(yīng)力或壓縮應(yīng)力的相反極性。
13.如權(quán)利要求11所述的方法，其中在該半導(dǎo)體襯底的該頂表面上的該第一位置形成該第一層包括: 以在該第一層中引起內(nèi)部應(yīng)力的沉積條件在該半導(dǎo)體襯底的該頂表面上沉積該第一層；以及 圖案化該第一層以在該半導(dǎo)體襯底的該頂表面上的該第一位置形成該第一層。
14.一種采用具有頂表面的半導(dǎo)體襯底形成的裝置結(jié)構(gòu)，該裝置結(jié)構(gòu)包括:可控硅整流器(SCR)，包括陽極、陰極、在半導(dǎo)體襯底中且具有第一導(dǎo)電類型的第一區(qū)域、以及在該半導(dǎo)體襯底中且具有與該第一導(dǎo)電類型相反的第二導(dǎo)電類型的第二區(qū)域，該SCR的該第一區(qū)域和第二區(qū)域設(shè)置在該SCR的該陽極和該陰極之間的載流通道中；以及 第一層，位于該半導(dǎo)體襯底的該頂表面上，該第一層設(shè)置在該半導(dǎo)體襯底的該頂表面上的位置，并且構(gòu)造為以足以調(diào)制該SCR的觸發(fā)電流的水平在該SCR的該第一區(qū)域中引起第一機(jī)械應(yīng)力。
15.如權(quán)利要求14所述的裝置結(jié)構(gòu)，還包括: 第二層，位于該半導(dǎo)體襯底的該頂表面上，該第二層構(gòu)造為以足以進(jìn)一步調(diào)制該SCR的該觸發(fā)電流的水平傳遞第二機(jī)械應(yīng)力到該SCR的該第二區(qū)域。
16.如權(quán)利要求15所述的裝置結(jié)構(gòu)，其中該第一機(jī)械應(yīng)力和該第二機(jī)械應(yīng)力具有選自拉伸應(yīng)力或壓縮應(yīng)力的相反極性。
17.如權(quán)利要求14所述的裝置結(jié)構(gòu)，其中該SCR的該第一區(qū)域是該半導(dǎo)體襯底中的第一阱，該第二區(qū)域是該半導(dǎo)體襯底中的第二阱，并且該第一阱橫向地設(shè)置在該半導(dǎo)體襯底中以沿著第一 p-n結(jié)鄰接該第二講。
18.如權(quán)利要求17所述的裝置結(jié)構(gòu)，其中該SCR的該陽極是該第一阱中的第三區(qū)域并且具有該第二導(dǎo)電類型，該SCR的該陰極是該第二阱中的第四區(qū)域并且具有該第一導(dǎo)電類型，并且該SCR的該第三和第四區(qū)域設(shè)置在該陽極和該陰極之間的該載流通道中。
19.如權(quán)利要求18所述的裝置結(jié)構(gòu)，其中該第三區(qū)域設(shè)置在該半導(dǎo)體襯底的該第一阱和該頂表面之間，并且該第四區(qū)域設(shè)置在該半導(dǎo)體襯底的該第二阱和該頂表面之間。
20.如權(quán)利要求14所述的裝置結(jié)構(gòu)，還包括: 輸入/輸出焊墊，連接到該SCR的該陽極；以及 接地焊墊，連接到該SCR的該陰極。
21.如權(quán)利要求14所述的裝置結(jié)構(gòu)，其中該第一層由包括極性與該第一機(jī)械應(yīng)力相反的內(nèi)部應(yīng)力的氮化硅構(gòu)成。
22.一種在集成電路的設(shè)計、制造或仿真中使用的機(jī)器可讀的設(shè)計結(jié)構(gòu)，該設(shè)計結(jié)構(gòu)包括: 可控硅整流器(SCR)，包括陽極、陰極、在第一半導(dǎo)體襯底中的第一區(qū)域和在該半導(dǎo)體襯底中的、導(dǎo)電類型與該第一區(qū)域相反的第二區(qū)域，該SCR的該第一區(qū)域和第二區(qū)域設(shè)置在該SCR的該陽極和該陰極之間的載流通道中；以及 第一層，位于該半導(dǎo)體襯底的頂表面上，該第一層構(gòu)造為以足以調(diào)制該SCR的觸發(fā)電流的水平在該SCR的該第一區(qū)域中引起第一機(jī)械應(yīng)力。
23.如權(quán)利要求22所述的設(shè)計結(jié)構(gòu)，其中該設(shè)計結(jié)構(gòu)包括網(wǎng)表。
24.如權(quán)利要求22所述的設(shè)計結(jié)構(gòu)，其中該設(shè)計結(jié)構(gòu)作為用于集成電路的布圖數(shù)據(jù)交換的數(shù)據(jù)格式駐留在存儲介質(zhì)上。
25.如權(quán)利要求2 2所述的設(shè)計結(jié)構(gòu)，其中該設(shè)計結(jié)構(gòu)駐留于可編程門陣列中。
【文檔編號】H01L29/02GK103907191SQ201280026479
【公開日】2014年7月2日 申請日期:2012年6月1日 優(yōu)先權(quán)日:2011年6月24日
【發(fā)明者】R.卡米洛-卡斯蒂洛, E.M.達(dá)爾斯特羅姆, R.J.高蒂爾, E.G.格布雷塞拉西, R.A.費爾普斯, 石云, A.斯特里克 申請人:國際商業(yè)機(jī)器公司