芯片上具有磁性的小尺寸和全集成的功率轉(zhuǎn)換器的制造方法
【專利摘要】一種集成電路具有在第一IC層上提供的半導(dǎo)體管芯和在第二IC層上制造的電感器。電感器可以具有繞組和磁芯，其被定向成與平行于半導(dǎo)體管芯的表面的方向傳導(dǎo)磁通。該半導(dǎo)體管芯可以具有裝配在管芯的第一層中并電感層下提供的有源電路元件。該集成電路可以包括在與第一層相對(duì)的管芯一側(cè)上提供的磁通導(dǎo)體。該集成電路還可以包括多個(gè)芯片連接器（諸如，焊球），以將集成電路裝入芯片級(jí)封裝（CSP）配置中的較大結(jié)構(gòu)（例如，PCB），以減少設(shè)備所需要的PCB面積，從而使它們更加緊湊和較輕重量。必要時(shí)，PCB連接到半導(dǎo)體管芯上的有源元件可通過電感層進(jìn)行。
【專利說明】芯片上具有磁性的小尺寸和全集成的功率轉(zhuǎn)換器
[0001] 優(yōu)先權(quán)請(qǐng)求
[0002] 本申請(qǐng)享有于2011年9月6日提交的臨時(shí)申請(qǐng)s. η. 61/531，459的優(yōu)先權(quán)，該申 請(qǐng)的公開內(nèi)容并入本文。

【技術(shù)領(lǐng)域】
[0003] 本申請(qǐng)的主題涉及一種在集成電路上實(shí)現(xiàn)的磁性電路，用于提供源自磁性電路的 功能，例如，電阻-電感-電容器(通常，"RLC"）電路的應(yīng)用。

【背景技術(shù)】
[0004] 傳統(tǒng)的開關(guān)電源轉(zhuǎn)換器需要大型和昂貴的分立電感。對(duì)于許多便攜式應(yīng)用(諸如， 手機(jī))，尺寸和成本是關(guān)鍵。對(duì)于單電池系統(tǒng)，通常有許多電壓域，以便電源對(duì)于每個(gè)電壓域 進(jìn)行優(yōu)化。這種系統(tǒng)需要從源電池的電壓到另一個(gè)電壓域的高效率電源轉(zhuǎn)換，以優(yōu)化功耗 并從而延長電池壽命?？墒褂镁€性穩(wěn)壓器，而不需要電感器，但它們是非常低效的，特別對(duì) 于大型降低比率。使用用于降壓和增壓轉(zhuǎn)換的開關(guān)轉(zhuǎn)換器用于高效功率傳輸是理想的，但 是，開關(guān)功率轉(zhuǎn)換器所需的的分立電感又大又重，對(duì)于便攜式應(yīng)用并不理想。另外，對(duì)于便 攜式應(yīng)用，期望該轉(zhuǎn)換器具有良好的負(fù)載瞬態(tài)響應(yīng)并從而快速切換頻率。分立電感對(duì)于這 些應(yīng)用是不利的，因?yàn)樗麄冊(cè)诟哳l率易損失。期望電感器體積小、重量輕并具有良好的頻率 利用效率。
[0005] 空芯電感器在某種程度上由于高電阻和低電感而具有限制。例如，功率可以被輻 射回可影響電磁干擾（ΕΜΙ)的電廠或地平面。設(shè)計(jì)者必須集中大量努力以利用高頻信號(hào)和 開關(guān)，以減輕ΕΜΙ的影響。ΕΜΙ與頻率成正比。由于所產(chǎn)生的大電流，印刷電路板（PCB)設(shè) 計(jì)師必須關(guān)注ΕΜΙ影響。輻射功率也是一個(gè)問題，因?yàn)樗梢耘c未連接到PCB的其它電路 產(chǎn)生干擾。
[0006] 此外，當(dāng)在集成電路管芯("1C"）中制造時(shí)，空氣芯電感器的小電感和高電阻是效 率不高，由于包裝的熱限制，這導(dǎo)致用戶限制可使用功率。芯片上的功耗限制了可被提供給 片上電感器的功率。這些影響可限制其中可使用空氣芯1C電感器的應(yīng)用。
[0007] 向電感器增加磁芯以增加繞組電感和功率轉(zhuǎn)換效率，導(dǎo)致較低的電感峰值電流、 降低功耗以及對(duì)其他組件的減少干擾。它可以導(dǎo)致在驅(qū)動(dòng)信號(hào)之間使用較低的切換頻率。 另外，磁通更受磁芯的限制，該磁芯限制與磁芯電感器共同位于的電路元件的ΕΜΙ破壞。提 高單位面積的電感也導(dǎo)致高的能量密度和設(shè)備小型化。
[0008] 基于磁芯的電感器已僅有限成功地用于集成電路晶片。通過在之上或之下增加單 一磁性層而使用一般平面螺旋線圈。對(duì)于這些實(shí)現(xiàn)，通過空中芯螺旋電感的增強(qiáng)是非常有 限的，至多100%。為了實(shí)現(xiàn)所需電感，它占有相當(dāng)大的芯片面積。與電源開關(guān)電路的大小 不匹配使得整合在經(jīng)濟(jì)上不可行。當(dāng)在集成電路芯片上布局，基于磁芯的電感器往往會(huì)占 據(jù)郊區(qū)面積，其干擾制造較小芯片的設(shè)計(jì)嘗試。當(dāng)設(shè)計(jì)者試圖找到配置以允許該集成電路 安裝在更大組件(例如，印刷電路板（PCB))上時(shí)，該布局問題變得加劇。沒有已知的電感器 配置充分滿足這些設(shè)計(jì)需求。

【專利附圖】

【附圖說明】
[0009] 圖1是根據(jù)本發(fā)明實(shí)施例的集成電路的示意圖。
[0010] 圖2示出了根據(jù)本發(fā)明實(shí)施例的集成電路的示例性的電介質(zhì)層。
[0011] 圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例應(yīng)用具有集成電路的示例性電路。
[0012] 圖4是根據(jù)本發(fā)明實(shí)施例的集成電路的剖視圖。
[0013] 圖5-9示出了根據(jù)本發(fā)明各種實(shí)施例的電感器和磁芯的配置。
[0014] 圖10是根據(jù)本發(fā)明另一實(shí)施例的集成電路的剖視圖。

【具體實(shí)施方式】
[0015] 本發(fā)明的實(shí)施例可提供具有在第一 1C上提供的半導(dǎo)體管芯（die)和在第二1C層 上制造的電感器的一種集成電路。電感器可以具有繞組和磁芯，其被定向成與平行于半導(dǎo) 體管芯的表面的方向傳導(dǎo)磁通。該半導(dǎo)體管芯可以具有裝配在管芯的第一層中并電感層 下提供的有源電路元件。該集成電路可以包括在與第一層相對(duì)的管芯一側(cè)上提供的磁通 導(dǎo)體。該集成電路還可以包括多個(gè)芯片連接器(諸如，焊球)，以將集成電路裝入芯片級(jí)封裝 (CSP)配置中的較大結(jié)構(gòu)(例如，PCB)，以減少設(shè)備所需要的PCB面積，從而使它們更加緊湊 和較輕重量。必要時(shí)，PCB連接到半導(dǎo)體管芯上的有源元件可通過電感層進(jìn)行。
[0016] 該磁芯可以是周圍設(shè)置繞組的實(shí)心棒?？商鎿Q地，所述磁芯可以由多個(gè)磁性棒的 形成，該磁性棒由電介質(zhì)隔離層隔離于圍繞磁性棒集合提供的繞組。在進(jìn)一步的實(shí)施例中， 磁芯可以被提供為一對(duì)磁芯，繞組提供在第一子繞組中的第一磁芯周圍并然后延伸并纏繞 第二磁芯。
[0017] 由于相同表面上的一對(duì)磁芯占用較大面積，單棒磁芯具有最大的面積效率，但由 于單棒磁芯的泄露磁通，EMI是令人關(guān)注的。在制造電感器的管芯表面的磁性層上可以幫 助關(guān)閉磁通回路，而不需要額外的表面面積。該附加磁性層不需要被圖案化，因此它可以簡(jiǎn) 單地是鐵氧體加載的環(huán)氧樹脂層或磁導(dǎo)性大于沉積或覆蓋的其它膜。
[0018] 在另一個(gè)實(shí)施例中，一種集成電路可以具有在第一 1C層上提供的半導(dǎo)體管芯 (die)和在第二1C層上制造的電感器。電感器可以具有繞組和磁芯，其被定向成平行于半 導(dǎo)體管芯表面的方向傳導(dǎo)磁通。該半導(dǎo)體管芯可以具有在管芯層中制造的有源電路元件， 該管芯設(shè)置在與安裝電感層的一側(cè)的相對(duì)側(cè)。該集成電路還可以包括多個(gè)芯片連接器(諸 如，焊球)，以將集成電路裝入芯片級(jí)封裝（CSP)配置中的較大結(jié)構(gòu)(例如，PCB)，以減少設(shè)備 所需要的PCB面積，從而使它們更加緊湊和較輕重量。
[0019] 圖1示出了根據(jù)本發(fā)明實(shí)施例的集成電路100。集成電路100可包括具有電感器 層112的半導(dǎo)體管芯110,相鄰于其上制造有源設(shè)備的(顯示為層114)半導(dǎo)體管芯的面形成 所述電感器層112。集成電路100可經(jīng)由諸如多個(gè)焊球130. 1-130. η的互連(通常稱為互連 130)被安裝在PCB120?；ミB130可以覆蓋保護(hù)密封劑140,該保護(hù)密封劑140可以提高管 芯110和PCB120之間的熱傳導(dǎo)。集成電路100可包括在遠(yuǎn)離有源層114的管芯的第二表 面110上提供的磁通導(dǎo)體150。磁通導(dǎo)體150可提供為濺射到管芯110的第二表面上的磁 性材料膜。
[0020] 電感器層112的電感器和有源設(shè)備層114的組件每個(gè)將被配置，用于集成電路的 具體應(yīng)用。該半導(dǎo)體管芯110可具有尺寸大小可以容納電感器層112和有源設(shè)備層114的 尺寸?；ミB結(jié)構(gòu)130. 1-130. η可提供在由半導(dǎo)體管芯110的周長定義的空間區(qū)域內(nèi)。因此， 當(dāng)管芯110安裝在PCB120上時(shí)，互連130不需要擴(kuò)大管芯110的"足跡"。
[0021] 圖1是集成電路100的組件的示意圖。管芯110、互連130和各個(gè)層112、114之間 的關(guān)系并不按比例示出。
[0022] 圖2示出了從PCB層觀察的示例性電感器層112的視圖。電感器層112可包括 每個(gè)具有繞組152、162的一對(duì)電感150和160,該繞組152、162提供在圍繞各自磁芯155、 165的螺旋中。每個(gè)繞組如示出具有焊球130. 1、130. 3和硅通道（T S V)，所述焊球130. 1、 130. 3提供電感繞組152、162的第一電連接，以及所述硅通道表示各個(gè)繞組152、162和有源 層成分的電連接。
[0023] 該電感器層112被示為包括連接到其它焊球130. 2和130. 4-130. η的跡線 172-178,用于連接到有源層的電路部件(未示出）。這些跡線可以穿透電感器層112,而不與 任一繞組150或磁芯152電接合。跡線可以攜帶有源層的成分的電壓(例如，VDD或接地） 或信息信號(hào)。
[0024] 圖2的示例示出電感器層112中的一對(duì)電感器。當(dāng)然，隨著設(shè)計(jì)需求需要，電感器 層可以具有更少的電感器（1個(gè)）或多個(gè)電感器。
[0025] 圖2的示例示出了電感器已經(jīng)具有線性磁心152、162。這只是一個(gè)可用的配置。 在隨后的討論中提供其他配置，包括多段核心，環(huán)形磁芯和具有空隙的磁芯。
[0026] 而且，圖2的示例示出實(shí)心球連接130. 1、130. 3,以提供電感器的其他接觸-以連 接電感器與PCB。再者，這僅是示例。取決于電路需求，電感器可只連接到有源層的成分，而 非PCB。可替換地，按設(shè)計(jì)需要制定地，一個(gè)電感器可僅連接到有源層，以及另一電感器可僅 連接到PCB。
[0027] 圖3示出適于應(yīng)用本發(fā)明的電感器的示例性電路300。所示電路是Buck轉(zhuǎn)換器， 但當(dāng)然，不同的電路系統(tǒng)可應(yīng)用與本發(fā)明。圖3的電路包括開關(guān)晶體管M P和MN，電容C〇UT和 Cc，電感器L，電阻和R2，各個(gè)放大器、比較器CMP和控制器CTRL。當(dāng)根據(jù)本發(fā)明實(shí) 施例，電路300制造為集成電路時(shí)，電感器L可制造在電感器層112 (圖1)中，以及剩余組 件可制造在有源層114 (同樣，圖1)中。
[0028] 圖4示出圖1和2的集成電路的橫截面。圖4僅是示例性表示；組件并沒按比例 繪制。如所示，集成電路400可包括具有有源元件414的層的半導(dǎo)體管芯410以及分類電 感器層420和管芯410的電介質(zhì)層416。
[0029] 電感器層420可以包括具有多個(gè)螺旋形轉(zhuǎn)彎的電感線圈430,每個(gè)由在電感器層 420的兩個(gè)平行子層上形成的一對(duì)跡線432、434形成，以及一對(duì)繞組立柱（post) 436、438 向上延伸通過子層以連接到跡線432、434。當(dāng)在集成電路中制造電感器層420時(shí)，繞組430 可以包括圖2所示的多組柱頭436、438和以多圈螺旋形配置的跡線432、434。電感器可包 括在由電感器螺旋線形成的中央?yún)^(qū)域中設(shè)置的磁芯440。也可以在電感器層420中提供介 電材料442,以電隔離繞組430的所有匝與磁芯440。
[0030] 電感器可以封裝在介電絕緣材料452-458的各個(gè)層中，以防止電感器繞組430和 任何其他電路元件之間的電接觸。
[0031] 由于圖2示出一對(duì)電感器，圖4示出第二繞組480和第二磁芯490的結(jié)構(gòu)482-488。 圖4也示出繞組480和由焊球460和下凸點(diǎn)金屬化層462形成的外部互連之間的連接。再 次，只有設(shè)計(jì)要求需要繞組480和集成電路(諸如，PCB)外部組件之間的電氣連接，該互連 結(jié)構(gòu)是適當(dāng)?shù)摹?br> [0032] 圖4進(jìn)一步示出了在繞組430以及由柱頭472、金屬跡線474和通孔476形成的 有源元件層414之間形成的連接470。柱頭472可連接到繞組430的跡線434并可延伸穿 過介電層452朝向管芯410。跡線474可提供電感線圈430和通孔476之間的電通路。通 孔476可通過電介質(zhì)層416延伸到有源元件層414的適當(dāng)位置。因此，連接470可提供電 感器和有源元件層414中組件之間的電連接。
[0033] 圖4示出在遠(yuǎn)離有源組件414的管芯410的第二表面提供的磁通導(dǎo)體層495。磁 通導(dǎo)體495可以由和磁芯440、490的相同材料制成。
[0034] 磁芯440和線圈430的取向使得電感器根據(jù)常規(guī)的集成電路制造技術(shù)制造。采用 半導(dǎo)體掩膜和光刻，繞組430、480,電介質(zhì)442、454-458和磁芯440、490可以內(nèi)置在多層材 料沉積上。在一個(gè)示例中，形成繞組430、480的后表面的繞組跡線434、484可在電介質(zhì)452 頂面上的第一制造階段構(gòu)建，所述電介質(zhì)452隔離電感器與管芯410和任何面向管芯的互 連跡線474-474。此后，電介質(zhì)層454可施加到以填充跡線434、484之間的間隙區(qū)域并覆蓋 它們。在另一個(gè)階段，代表磁芯440、490的材料可以在第一電介質(zhì)層452上敷設(shè)。此外，代 表繞組柱頭436、438、486、488的材料可以從后表面跡線434、484的適當(dāng)連接點(diǎn)建立，以建 立各繞組430、480的橫向側(cè)面。介電材料的附加層456可施加以封裝磁芯440、490和電介 質(zhì)中的繞組柱頭436、438、486、488。進(jìn)一步的金屬材料可被沉積在磁芯440、490的電介質(zhì) 覆蓋的前側(cè)，以建立前跡線432、484用于完成繞組430、480。其后，電介質(zhì)的最終層458可 沉積在繞組430、480上，可容納所需的任何互連結(jié)構(gòu)460、462。
[0035] 在實(shí)施例中，介電材料可以是高介電擊穿的材料，諸如聚酰亞胺、二氧化硅、氮化 硅等。磁性核層440、490和磁通導(dǎo)體層495可以由高磁導(dǎo)率材料形成，諸如基于CoTaZr(鈷 鋯鉭)、NiFe (鎳鐵素體）和FeCo (鐵鈷）的合金。繞組和金屬互連結(jié)構(gòu)可以由合適的導(dǎo)電 金屬(諸如，金或銅）形成。
[0036] 圖5示出根據(jù)本發(fā)明另一實(shí)施例具有磁芯的片上電感器的結(jié)構(gòu)。在這種結(jié)構(gòu)中， 磁芯510被提供在分段、線性配置中。磁芯510可以形成為多個(gè)芯棒510. 1-510. n，具有平 行于磁通方向的延伸方向，所述磁通由流過繞組520的電流感應(yīng)?？障?15可發(fā)生在磁性 棒510. 1-510. η之間，并且可以由電介質(zhì)填充?？障犊梢院蛯?shí)際一樣窄(例如，1-10微米)， 以最小化總磁芯橫截面面積，并隔離每個(gè)磁性棒與相鄰。空隙515可以改變磁芯510的形 狀各向異性，并提供增強(qiáng)的透氣性。由于磁通量，空隙515也可以限制產(chǎn)生和傳輸磁芯510 中的渦電流。
[0037] 該繞組520可以螺旋式圍繞整個(gè)核心結(jié)構(gòu)，包括所有棒510. 1-510. η和空隙。它 可以具有輸入和輸出端子522、524以連接繞組到其它電路結(jié)構(gòu)。
[0038] 該電感器可以被安裝在半導(dǎo)體襯底內(nèi)，以使得由磁芯攜帶的磁通量的電導(dǎo)率以平 行于襯底表面的方向延伸。
[0039] 圖6示出了根據(jù)本發(fā)明實(shí)施例的片上電感器的另一個(gè)配置。在本實(shí)施例中，電感 器600包括多多見磁芯芯610和繞組620。磁芯610被提供為兩個(gè)直線段610Α和610Β，每 個(gè)由磁性材料制成。
[0040] 該繞組620可以在輸入和輸出端子622、624之間延伸。繞組620可以螺旋式圍繞 第一磁芯元件610A，然后延伸至并螺旋圍繞所述第二磁芯元件610B。繞組620的定向可以 在第一和第二磁芯元件610A、610B之間被逆轉(zhuǎn)，以減少電感器600的磁通泄漏。在這種方 式中，驅(qū)動(dòng)電流可引起具有彼此相反方向的兩個(gè)磁芯元件中的磁通。這種配置有助于提供 磁通返回路徑，并減少磁通量泄漏到周圍部件和EMI輻射。電感器620可以被安裝在半導(dǎo) 體基板內(nèi)，使得由磁芯攜帶的磁通量的電導(dǎo)以平行于襯底表面的方向延伸。
[0041] 在制造過程中，磁芯材料的硬軸可以在操作過程中被控制，以調(diào)整電感器產(chǎn)生的 磁通的方向。對(duì)準(zhǔn)硬軸和磁通方向有望降低電感器操作期間可能發(fā)生的開關(guān)損耗。
[0042] 圖6的實(shí)施例可應(yīng)用于在半導(dǎo)體管芯后表面不利用彩通導(dǎo)體的1C應(yīng)用中。
[0043] 圖7示出根據(jù)本發(fā)明另一實(shí)施例的具有磁芯的片上電感器700。電感器700可包 括磁芯710和繞組720。繞組720可被提供為在輸入端和輸出端722、724之間延伸的一對(duì) 副繞組720A、720B。磁芯710可以形成為在每個(gè)子繞組720A、720B的中心之間延伸的封閉 環(huán)。磁通量可以通過環(huán)形磁芯循環(huán)運(yùn)動(dòng)。在制造過程中，各向異性方向可以被控制，使得所 述易磁化軸沿Y方向，以及難磁化軸沿X方向。由繞組產(chǎn)生的磁通可與沿難磁化軸（X方向） 的核心容易地移動(dòng)。
[0044] 該磁通沿易磁化軸（Y方向）的移動(dòng)可以是有損耗的。因此，磁通可傾向于通過磁 芯頂部逸出，而不是順著Y軸的磁芯磁芯710的形狀。在這個(gè)意義上，該實(shí)施例可表現(xiàn)出比 圖6的實(shí)施例中更多的損失。
[0045] 該電感器可以被安裝在半導(dǎo)體襯底內(nèi)，使得由磁芯攜帶的磁通量的電導(dǎo)以平行于 襯底表面的方向延伸。
[0046] 在第一實(shí)施例中，磁芯710可以是固體磁芯。在另一個(gè)實(shí)施例中，所述磁芯可以具 有在由子繞組720A、720B形成的體積內(nèi)提供的空隙716。空隙716可使用有絕緣材料或介 電材料填充，這些材料可改變各向異性并提高導(dǎo)磁率。
[0047] 圖7的實(shí)施例可用于在半導(dǎo)體管芯的后表面不利用磁通導(dǎo)體的1C應(yīng)用中。
[0048] 圖8示出了根據(jù)本發(fā)明實(shí)施例的電感器800的另一結(jié)構(gòu)。本實(shí)施例類似于圖7的 實(shí)施例，但磁芯形狀被設(shè)置為大致六邊形的形狀，而不是圖7所示的矩形形狀。磁芯配置可 以進(jìn)行修改，以包括任何數(shù)量的閉環(huán)形狀，包括圓形結(jié)構(gòu)，八角形結(jié)構(gòu)等。圖7的實(shí)施例可 用于在半導(dǎo)體管芯的后表面不利用磁通導(dǎo)體的1C應(yīng)用中。
[0049] 圖9示出了根據(jù)本發(fā)明實(shí)施例的電感器900的另一結(jié)構(gòu)。電感器900可以包括磁 芯910和繞組920。在本實(shí)施例中，磁芯可以被提供為多元件磁芯，其中繞組920螺旋圍繞 中心磁芯元件910B，以及邊緣磁芯元件910A、910C可以提供在繞組外部。各磁芯單元910A、 910B、910C可提供為實(shí)芯元件(未示出），或者可以提供具有空隙912。電感器可以被安裝在 半導(dǎo)體基板內(nèi)，使得由磁芯攜帶的磁通的傳導(dǎo)以平行于襯底表面的方向延伸。
[0050] 在操作過程中，響應(yīng)于驅(qū)動(dòng)電流，磁通可在中心磁芯元件910B中開發(fā)。邊緣磁芯 元件910A、910C可發(fā)展為磁通，這有助于減少磁芯以外的磁通泄露。
[0051] 圖9的實(shí)施例可用于在半導(dǎo)體管芯的后表面不利用磁通導(dǎo)體的1C應(yīng)用中。
[0052] 圖10示出根據(jù)本發(fā)明另一實(shí)施例的具有集成電感器層的集成電路的布局。在實(shí) 施例中，在面向遠(yuǎn)離電感器層的半導(dǎo)體管芯的面上提供有源元件。圖10僅是示意圖；組件 不是按比例繪制的。
[0053] 如圖所示，集成電路1000可以包括在管芯1010的第一面上具有有源元件1012的 層的半導(dǎo)體管芯1010和在管芯1010的第二面上提供的電介質(zhì)層1014。電感器組件1020 可以被設(shè)置在管芯1010的第二面，并且可以包括具有多個(gè)螺旋導(dǎo)通1030U080的電感線 圈。隨著電路需求，該集成電路可以包括多個(gè)硅通孔（TSV)，以促進(jìn)電感和有源元件層1012 的部件之間的電連接。
[0054] 使用電感器組件1020,線圈1030可以包括由跡線形成的多匝和在層之間向上延 伸以連接跡線1032、1034的繞組柱頭1036、1038,所述跡線1032、1034形成在所述電感器 組件1020的兩個(gè)平行層上。電感器還可以包括在繞組和電介材料1042的中心處的磁芯 1040,所述介電材料1042電氣隔離繞組1030的所有匝和磁芯1040。圖10還示出了第二繞 組1080和第二磁芯1090的結(jié)構(gòu)1082-1088。
[0055] 該電感器組件1020可封裝在介電絕緣材料1052-1058的各層中，以防止電感繞組 1030和任何其他電路元件之間的電接觸。
[0056] 圖10還示出在繞組1080和通過焊料球1060和凸點(diǎn)下金屬化層1062形成的外部 互連之間的連接。只有設(shè)計(jì)要求需要電感器1020和集成電路(諸如，PCB)外部組件之間的 電氣連接，該互連結(jié)構(gòu)是適當(dāng)?shù)摹?br> [0057] 圖10進(jìn)一步示出在繞組1030和由柱頭1072和金屬跡線1074形成的有源元件層 1012之間形成的連接1070,所述柱頭1072延伸經(jīng)過電介質(zhì)層1052朝向管芯1010,以及所 述金屬跡線1074提供電感繞組1030帶硅通孔（TSV)1076之間的路徑。TSV1076可以通過 所述半導(dǎo)體管芯1010延伸到有源元件層1012的適當(dāng)位置。金屬可占據(jù)TSV1070以提供繞 組1030有源元件層1012的組件之間的電連接。
[0058] 磁芯1040和繞組1030的取向使得電感器根據(jù)常規(guī)的集成電路制造技術(shù)來制造。 采用半導(dǎo)體掩膜和光刻，繞組1030、1080,電介質(zhì)1042、1054-1058和磁芯1040、1090可以內(nèi) 置在多層材料沉積上。在一個(gè)示例中，形成繞組1030U080的后表面的繞組跡線1034U084 可在電介質(zhì)1052頂面上的第一制造階段構(gòu)建，所述電介質(zhì)1052隔離電感器與管芯1010和 任何面向管芯的互連跡線1074-1074。此后，電介質(zhì)層1054可發(fā)生在隨后制造階段以填充 跡線1034U084之間的間隙區(qū)域并覆蓋它們。在另一個(gè)階段，代表磁芯1040U090的材料 可以在第一電介質(zhì)層1052上敷設(shè)。此外，代表繞組柱頭1036、1038、1086、1088的材料可以 從后表面跡線1034、1084的適當(dāng)連接點(diǎn)建立，以建立各繞組1030、1080的橫向側(cè)面。介電 材料的附加層1056可施加以封裝磁芯1040、1090和電介質(zhì)中的繞組柱頭1036、1038、1086、 1088。進(jìn)一步的金屬材料可被沉積在磁芯1040、1090的電介質(zhì)覆蓋的前側(cè)，以建立前跡線 1032、1084用于完成繞組1030、1080。其后，電介質(zhì)的最終層1058可沉積在繞組1030、1080 上，可容納所需的任何互連結(jié)構(gòu)1050、1052。
[0059] 在實(shí)施例中，介電材料可以是高介電擊穿的材料，諸如，聚酰亞胺、二氧化硅、氮化 硅等。磁芯層1040、1090和磁通導(dǎo)體層1095可以由高磁導(dǎo)率材料形成，諸如基于CoTaZr (鈷锫鉭)、NiFe (鎳鐵素體）和FeCo (鈷鐵素體）的合金。最后，該繞組和金屬互連結(jié)構(gòu)可 由合適的導(dǎo)電金屬(諸如，金或銅）形成。
[0060] 本文具體示出并描述本發(fā)明的多個(gè)實(shí)施例。然而，應(yīng)當(dāng)理解的是，本發(fā)明的修改和 變體由上述教導(dǎo)覆蓋并在所附權(quán)利要求的范圍內(nèi)，而不脫離本發(fā)明的精神和范圍。
【權(quán)利要求】
1. 一種集成電路，包括： 具有在其第一表面制造的有源組件的半導(dǎo)體管芯； 設(shè)置在所述半導(dǎo)體管芯的第一表面上的電感器層，包括具有磁芯的電感器，電感器的 繞組定向于以平行于半導(dǎo)體管芯的第一表面的方向傳導(dǎo)磁通；以及 相對(duì)第一表面，設(shè)置在半導(dǎo)體管芯的第二表面上的磁通導(dǎo)體。
2. 如權(quán)利要求1所述的集成電路，其中，所述集成電路具有用于芯片級(jí)封裝的封裝配 置。
3. 如權(quán)利要求1所述的集成電路，其中，所述集成電路具有封裝配置大小，以匹配有源 電路元件和電感器的區(qū)域之間的較大區(qū)域。
4. 如權(quán)利要求1所述的集成電路，還包括覆蓋有源電路元件和電感器的密封劑。
5. 如權(quán)利要求1所述的集成電路，還包括連接器，耦合所述電感器的端子和半導(dǎo)體管 芯的第一表面上的有源電路兀件。
6. 如權(quán)利要求1所述的集成電路，還包括：從集成電路封裝延伸的連接器，所述連接器 耦合到所述電感器的端子。
7. 如權(quán)利要求6所述的集成電路，還包括從集成電路封裝延伸的第二連接器，所述連 接器耦合到所述導(dǎo)體，所述導(dǎo)體經(jīng)過電感器層并連接所述半導(dǎo)體管芯的第一表面上的有源 電路。
8. 如權(quán)利要求1所述的集成電路，其中，所述磁芯是固體芯。
9. 如權(quán)利要求1的集成電路，其中，所述磁芯是具有介電材料的的多段磁芯，所述介電 材料提供在相鄰段之間的空隙中。
10. 如權(quán)利要求1所述的集成電路，其中，所述電感器層包括至少兩個(gè)電感器。
11. 如權(quán)利要求1所述的集成電路，其中，所述電感器進(jìn)一步包括第二磁芯，所述第二 磁芯通常與第一磁芯對(duì)準(zhǔn)，以及電感器繞組被設(shè)置為圍繞每個(gè)磁芯上的單獨(dú)螺旋線，響應(yīng) 于通過繞組的公共信號(hào)，每個(gè)螺旋產(chǎn)生與其他螺旋相反方向的磁通。
12. -種集成電路，包括： 具有在其第一表面制造的有源組件的半導(dǎo)體管芯； 設(shè)置在所述半導(dǎo)體管芯的第一表面上的電感器層，所述電感器層包括圍繞磁芯提供的 電感器繞組，電感器的繞組定向于以平行于半導(dǎo)體管芯的第一表面的方向傳導(dǎo)磁通，其中 所述電感器電連接到至少一個(gè)有源電路組件；以及 相對(duì)第一表面，設(shè)置在半導(dǎo)體管芯的第二表面上的磁通導(dǎo)體。
13. 如權(quán)利要求12所述的集成電路，其中，所述集成電路具有用于芯片級(jí)封裝的封裝 配置。
14. 如權(quán)利要求12所述的集成電路，其中，所述磁芯和磁通導(dǎo)體是由共同材料制成。
15. 如權(quán)利要求12所述的集成電路，還包括：從集成電路的封裝延伸的連接器，所述連 接器耦合到電感器的端子。
16. 如權(quán)利要求15所述的集成電路，還包括從集成電路封裝延伸的第二連接器，所述 連接器耦合到所述導(dǎo)體，所述導(dǎo)體經(jīng)過電感器層并連接所述半導(dǎo)體管芯的第一表面上的有 源電路。
17. 如權(quán)利要求12所述的集成電路，其中，所述磁芯是固體芯。
18. 如權(quán)利要求12所述的集成電路，其中，所述磁芯是具有介電材料的的多段磁芯，所 述介電材料提供在相鄰段之間的空隙中。
19. 如權(quán)利要求12所述的集成電路，其中所述電感器層包括至少兩個(gè)電感器。
20. 如權(quán)利要求12的方法，其中，所述電感器進(jìn)一步包括第二磁芯，所述第二磁芯通常 與第一磁芯對(duì)準(zhǔn)，以及電感器繞組被設(shè)置為圍繞每個(gè)磁芯上的單獨(dú)螺旋線，響應(yīng)于通過繞 組的公共信號(hào)，每個(gè)螺旋產(chǎn)生與其他螺旋相反方向的磁通。
21. 一種集成電路，包括： 具有在其第一表面制造的有源組件和具有至少一個(gè)硅通孔（TSV)的半導(dǎo)體管芯；和 相對(duì)于第一表面，設(shè)置在所述半導(dǎo)體管芯的第二表面上的電感器層，所述電感器層包 括圍繞磁芯提供的電感繞組，電感器的繞組定向于以平行于半導(dǎo)體管芯的第一表面的方向 傳導(dǎo)磁通，其中所述電感器電連接到電路徑中的至少一個(gè)有源電路組件，所述電路徑沿著 TSV延伸。
22. 如權(quán)利要求21所述的集成電路，其中，所述集成電路具有用于芯片級(jí)封裝的封裝 配置。
23. 如權(quán)利要求21所述的集成電路，還包括：從集成電路的封裝延伸的連接器，所述連 接器耦合到電感器的端子。
24. 如權(quán)利要求21所述的集成電路，其中，所述磁芯是固體芯。
25. 根據(jù)權(quán)利要求21的集成電路，所述磁芯是具有介電材料的的多段磁芯，所述介電 材料提供在相鄰段之間的空隙中。
26. 如權(quán)利要求21所述的集成電路，其中，所述磁芯是多段磁芯，其中繞組的第一部分 螺旋圍繞在第一磁通產(chǎn)生方向中的第一段，以及繞組的第二部分螺旋圍繞在第二磁通產(chǎn)生 方向中的第二段，所述第二磁通產(chǎn)生方向相對(duì)于第一磁通產(chǎn)生方向。
27. 如權(quán)利要求21所述的集成電路，其中，所述磁芯是多段磁芯，其中繞組的第一部分 螺旋圍繞在第一磁通產(chǎn)生方向中的第一段，以及繞組的第二部分螺旋圍繞在第二磁通產(chǎn)生 方向中的第二段，所述第二磁通產(chǎn)生方向相對(duì)于第一磁通產(chǎn)生方向。
28. 如權(quán)利要求21所述的集成電路，其中所述磁芯是多段磁芯，其中繞組螺旋圍繞第 一段以產(chǎn)生磁通是第一路徑，相鄰于第一段提供第二和第三段，以提供返回磁通路徑。
29. 如權(quán)利要求21所述的集成電路，其中所述磁芯是提供閉環(huán)光通量的多段磁芯，其 中，電感線圈被設(shè)置在與磁芯材料的易軸對(duì)準(zhǔn)的磁芯段上。
30. 如權(quán)利要求21所述的集成電路，其中所述電感器層包括至少兩個(gè)電感器。
【文檔編號(hào)】H01L29/86GK104160513SQ201280043251
【公開日】2014年11月19日 申請(qǐng)日期:2012年7月12日 優(yōu)先權(quán)日:2011年9月6日
【發(fā)明者】陳寶興 申請(qǐng)人:美國亞德諾半導(dǎo)體公司