集成電路、多核處理器裝置以及集成電路的制造方法
【專利摘要】本發(fā)明提供一種三維集成電路，在構(gòu)成該三維集成電路的各芯片中，將用于芯片制造的掩模設(shè)成共同的掩模，特別是，將用于凸塊的緩沖區(qū)域也設(shè)成共同的緩沖區(qū)域，從而來抑制制造成本。本發(fā)明的集成電路是層疊多個芯片構(gòu)成的集成電路，包括硅貫通電極的布局相同的第一以及第二芯片，第一芯片介由第一凸塊與電路板連接，在第一芯片中，第一數(shù)量的硅貫通電極與第一凸塊連接，第一數(shù)量是2以上的自然數(shù)。
【專利說明】集成電路、多核處理器裝置以及集成電路的制造方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種三維集成電路。
【背景技術(shù)】
[0002]層疊多個芯片并以硅貫通電極(Thr ough S i I i c on V i 8:以下稱為‘1 SV”)或微凸塊等將這些多個芯片之間連接的集成電路，通常被稱為三維集成電路。三維集成電路作為實現(xiàn)電路的高速化、數(shù)據(jù)通信的寬帶化以及低電能化等的高性能集成電路而被寄予厚望。
[0003]另外，專利文獻(xiàn)I公開了一種具有輸出驅(qū)動電路的半導(dǎo)體集成電路；專利文獻(xiàn)2公開了一種使輸出緩沖器的電流驅(qū)動能力可變的存儲器控制器。
[0004]現(xiàn)有技術(shù)文獻(xiàn)
[0005]專利文獻(xiàn)
[0006]專利文獻(xiàn)I JP特開平2—125518號公報
[0007]專利文獻(xiàn)2 JP特開平10— 050070號公報

【發(fā)明內(nèi)容】

[0008]發(fā)明要解決的技術(shù)課題
[0009]本發(fā)明的目的為，提供一種在構(gòu)成三維集成電路的各芯片中，使用共同的用于制造芯片的掩模并且抑制了制造成本的三維集成電路。
[0010]解決技術(shù)課題的手段
[0011]本發(fā)明就是為了達(dá)到上述目的而實現(xiàn)的。本發(fā)明的集成電路包括一個或一個以上的層疊的同一布局的芯片，芯片具有硅貫通電極和與硅貫通電極連接的布線層，當(dāng)每隔兩個芯片使硅貫通電極的端部與布線層相對置層疊時，硅貫通電極的端部位置與布線層的接觸用焊盤的位置一致；當(dāng)每隔兩個芯片使布線層彼此相對置層疊時，一方的布線層的接觸用焊盤的位置與另一方的布線層的接觸用焊盤的位置一致；而且，芯片經(jīng)由第一凸塊與電路板連接，芯片中第一數(shù)量的硅貫通電極與一個第一凸塊連接，第一數(shù)量是2以上的自然數(shù)。
[0012]發(fā)明的效果
[0013]根據(jù)本發(fā)明，用于T SV的緩沖器的驅(qū)動能力能夠根據(jù)芯片之間連接用的焊盤而進(jìn)行設(shè)計，并且，當(dāng)芯片與電路板連接用凸塊連接時，能夠并聯(lián)地使用多個緩沖器來確保大的驅(qū)動能力。由此，在芯片中無需確保為了更大的緩沖器的多余的區(qū)域，且能夠充分獲得用于電路板連接用凸塊的驅(qū)動能力。即，以一個芯片能夠?qū)?yīng)芯片間連接用及電路板間連接用這兩者的用途。因此，通過利用本發(fā)明，能夠使構(gòu)成三維集成電路的各芯片相同，由此，能夠?qū)⒂糜谛酒圃斓难谀ＴO(shè)為共同的掩模，其結(jié)果是，能夠抑制制造成本。
【專利附圖】

【附圖說明】[0014]圖1(1)是本發(fā)明第一實施方式的三維集成電路的側(cè)剖面圖。(2)是表示TSV與對應(yīng)的芯片間連接用凸塊連接的情況的圖。(3)是表示多個TSV與對應(yīng)的一個電路板連接用凸塊連接的情況的圖。
[0015]圖2(1)是表示利用本發(fā)明第一實施方式的處理器芯片進(jìn)行TSV配置的情況的部分俯視圖，虛線表示處理器芯片下表面的電路板連接用凸塊的設(shè)置位置。(2)是表示利用本發(fā)明第一實施方式的處理器芯片進(jìn)行TSV配置的情況的部分俯視圖，虛線表示處理器芯片下表面的芯片間連接用凸塊的設(shè)置位置。
[0016]圖3(1)是表示本發(fā)明第一實施方式的變形例中的利用處理器芯片進(jìn)行T SV配置的情況的部分俯視圖，虛線表示處理器芯片下表面的電路板連接用凸塊的設(shè)置范圍。(2)是表示本發(fā)明第一實施方式的變形例中的利用處理器芯片進(jìn)行T SV配置的情況的部分俯視圖，虛線表示處理器芯片下表面的芯片間連接用凸塊的設(shè)置范圍。
[0017]圖4是本發(fā)明第一實施方式的其他變形例中的三維集成電路的側(cè)剖面圖。
[0018]圖5是表示本發(fā)明第一實施方式的其他變形例中的利用處理器芯片進(jìn)行T SV配置的情況的部分俯視圖。
[0019]圖6(1)是本發(fā)明第二實施方式的三維集成電路的側(cè)剖面圖，(2)是本發(fā)明第二實施方式的變形例中的三維集成電路的側(cè)剖面圖。
[0020]圖7是具體表示本發(fā)明第三實施方式的三維層疊電路中的芯片結(jié)構(gòu)的圖。
[0021]圖8是表示本發(fā)明第三實施方式的三維層疊電路中的芯片結(jié)構(gòu)的其他例的圖。
[0022]圖9是具體表示本發(fā)明第四實施方式的三維層疊電路中的芯片結(jié)構(gòu)的圖。
[0023]圖10是表示以往的三維集成電路結(jié)構(gòu)的圖。
[0024]圖11(1)是表示TSV與以芯片間連接用凸塊為基準(zhǔn)而設(shè)計了驅(qū)動能力的緩沖器以及電路板連接用凸塊連接的情況的圖。圖11(2)是表示TSV與以電路板連接用凸塊為基準(zhǔn)而設(shè)計了驅(qū)動能力的緩沖器以及芯片間連接用凸塊連接的情況的圖。
【具體實施方式】
[0025](實現(xiàn)本發(fā)明實施方式的過程)
[0026]圖10是表示以往的三維集成電路2’的構(gòu)成的一個例子的圖。如圖10所示的三維集成電路2’安裝了處理器，由具有相同結(jié)構(gòu)的兩個芯片(第一芯片10’與第二芯片10”)層疊而成。圖10(1)是以往的三維集成電路2’的側(cè)剖面圖；圖10(2)是第一芯片10’的電路布局圖；圖10(3)是第二芯片10”的電路布局圖。如圖10所示，各芯片(第一芯片10’與第二芯片10”)具有相同的布局(結(jié)構(gòu))。
[0027]各芯片10’、10”在布局上主要由處理器內(nèi)核以及第一等級高速緩沖存儲器(CPU0、CPU1、CPU2、CPU3)與第二等級(L2)高速緩沖存儲器構(gòu)成。另外，如圖10(1)所示，各芯片10’、10”由布線層12’與配置了多個TSV6的晶體管層14’層疊而成。布線層12’介由TSV6與晶體管層14’的背面(下表面)連接。
[0028]各芯片以芯片單體工作的方式設(shè)計。在第一芯片10’、第二芯片10”中，在這些電路部分的周圍安裝有用于進(jìn)入外部的圖形電路或外部存儲器等的周邊電路。在各芯片10’、10”的中央部分配置了多個芯片間連接用凸塊4。各芯片經(jīng)由這些芯片間連接凸塊4與上層芯片連接。即，第二芯片10”經(jīng)由芯片間連接凸塊4與第一芯片10’連接。另外，作為下層的芯片的第二芯片10”通過比芯片間連接用凸塊4大的電路板連接用凸塊8與電路板(電路基板)31連接。
[0029]通過利用圖10所示的層疊結(jié)構(gòu)改變處理器內(nèi)核數(shù)，能夠設(shè)計各級別的商品。例如，能夠設(shè)計出只由一個芯片構(gòu)成并具有四個處理器內(nèi)核的低端集成電路。同樣，也能夠設(shè)計出由兩個芯片構(gòu)成并具有八個處理器內(nèi)核的中端集成電路、或者由四個芯片構(gòu)成并具有十六個處理器內(nèi)核的高端集成電路。
[0030]圖10所示的集成電路層疊了具有相同結(jié)構(gòu)的芯片。即，制造者可以大量地只制造一種芯片，因此，能夠在很大程度上抑制包括用于芯片制造的掩模等在內(nèi)的由于芯片的變化而原本會產(chǎn)生的制造成本。
[0031]在構(gòu)成圖10所示的三維集成電路2’的各芯片中，T SV6從芯片表面的布線層12’導(dǎo)通到芯片背面?zhèn)?。而且，在與電路板31連接的芯片、即第二芯片10”中，TSV6與電路板連接用凸塊8連接。在最下層之上層疊的芯片、即第一芯片10’中，TSV6與芯片間連接用凸塊4連接。
[0032]為了抑制集成電路的制造成本，優(yōu)選使第一芯片10’與第二芯片10”具有相同構(gòu)成。在這種情況下，需要設(shè)計成在芯片中形成的TSV能夠與芯片連接用凸塊連接，并能夠與用于電路板連接的凸塊連接。
[0033]但是，在這種情況下，在與TSV6連接的凸塊以及緩沖器的設(shè)計中會產(chǎn)生以下的問題。如圖10所示，在芯片間連接用凸塊4中會使用微凸塊這種細(xì)微的凸塊。其直徑為數(shù)μ m左右，其電容也為數(shù)PF。因此，對于與芯片間連接用凸塊4連接的緩沖器需要很大的驅(qū)動能力。另一方面，電路板連接用凸塊8的直徑是芯片間連接用凸塊4的直徑的10倍以上，其電容也根據(jù)直徑而變大。
[0034]因此，如果以芯片間連接用凸塊4為基準(zhǔn)來設(shè)計與TSV6連接的緩沖器的驅(qū)動能力，則有可能這種緩沖器驅(qū)動電路板連接用凸塊8的能力不足。圖11表示的是TSV6與以芯片間連接用凸塊4為基準(zhǔn)而設(shè)計了驅(qū)動能力的緩沖器18和電路板連接用凸塊8連接的情況。
[0035]相反，如果以電路板連接用凸塊8為基準(zhǔn)來設(shè)計與TSV6連接的緩沖器的驅(qū)動能力，則這種緩沖器驅(qū)動芯片間連接用凸塊4的能力會過剩。即，可能消耗多余的電能。另外，作為芯片中的用于緩沖器的區(qū)域，需要設(shè)定為更大的區(qū)域。圖11(2)表示的是TSV6與以電路板連接用凸塊8為基準(zhǔn)而設(shè)計了驅(qū)動能力的緩沖器18’和芯片間連接用凸塊4連接的情況。
[0036]作為解決上述問題的方法，例如，能夠舉出專利文獻(xiàn)I或?qū)＠墨I(xiàn)2所示的緩沖器切換方法。這些方法是:準(zhǔn)備多個具有不同驅(qū)動能力的緩沖器，通過用選擇開關(guān)切換其輸出目的地從而動態(tài)地變更驅(qū)動能力的方法，以及通過進(jìn)行輔助驅(qū)動能力的緩沖器的接通斷開控制從而動態(tài)地變更驅(qū)動能力的方法。但是，無論在哪一種方法中，作為與一個凸塊對應(yīng)的緩沖器的性能，需要具備與電路板連接用凸塊相適應(yīng)的最大驅(qū)動能力。因此，芯片中的用于緩沖器的區(qū)域(面積)會變大，會對于其他的用于晶體管等的區(qū)域造成擠壓。
[0037]以下的實施方式就是為了解決這些課題，提供了一種在構(gòu)成三維集成電路的各芯片中將用于芯片制造的掩模設(shè)為相同，從而從整體上抑制制造成本的三維集成電路。
[0038]以下，參照附圖對適宜的實施方式進(jìn)行說明。[0039][第一實施方式]
[0040]1.1三維集成電路的構(gòu)成
[0041]圖1(1)是第一實施方式的三維集成電路的側(cè)剖視圖。圖1(1)所示的三維集成電路2是將三個芯片10層疊而成的。形成三層的各芯片10具有相同的構(gòu)成。各芯片10由布線層12與配置了多個TSV(硅貫通電極)6的晶體管層14層疊而成。布線層12介由TSV6與晶體管層14的背面(下表面)連接。
[0042]上層芯片10與下層芯片10介由凸塊4(以下稱為“芯片間連接用凸塊”)連接。另外，最下層的芯片10介由凸塊8(以下稱為“電路板連接用凸塊”)與電路板(電路基板)31連接。
[0043]在構(gòu)成三維集成電路2的各芯片10中，TSV6以及用于TSV6的緩沖器18的構(gòu)成相同。即，無論是與芯片間連接用凸塊4連接的芯片1()，還是與電路板連接用凸塊8連接的芯片10，TSV6以及緩沖器18的大小或負(fù)載電容等在芯片之間是共同的。
[0044]在芯片間連接的情況下，如圖1⑵所示，一個TS V6與和該TSV6對應(yīng)的一個芯片間連接用凸塊4連接。各T SV6利用與各T SV6連接的緩沖器18來驅(qū)動針對各TSV6的信號。另外，在本實施方式中，各緩沖器18的驅(qū)動能力是以將芯片間連接作為前提的負(fù)載電容為基準(zhǔn)而設(shè)定的。`
[0045]在芯片10與電路板31之間連接的情況下，如圖1(3)所示，多個T SV6與對應(yīng)的一個電路板連接用凸塊8連接。在與一個電路板連接用凸塊8連接的多個TSV6中進(jìn)行電路設(shè)定以使驅(qū)動同一信號。與一個電路板連接用凸塊8連接的多個TSV6分別與緩沖器18連接，從而成為利用具有充分的驅(qū)動能力的多個緩沖器18來驅(qū)動一個電路板連接用凸塊8。
[0046]在此，在芯片之間連接的情況下，為了在各TSV6中驅(qū)動用于各自的TSV6的信號，并且，在芯片10與電路板31之間連接的情況下，為了在與一個電路板連接用凸塊8連接的多個TSV6中驅(qū)動同一信號，在于TSV6中驅(qū)動信號的緩沖器18的靠近處安裝了切換選擇器。即，通過該切換選擇器的切換，進(jìn)行是對各TSV6驅(qū)動不同的信號、還是對規(guī)定的多個TSV6驅(qū)動同一信號的布線設(shè)定。
[0047]在本實施方式中，為了能夠?qū)⒍鄠€TSV6與電路板連接用凸塊8連接，在各芯片10中，優(yōu)選以將T SV6集中配置在規(guī)定直徑的范圍內(nèi)的方式進(jìn)行布局。該規(guī)定的直徑對應(yīng)于電路板連接用凸塊8的直徑。圖2是表示本實施方式的芯片10的T SV6的配置情況的圖。虛線表示芯片10的下表面上的電路板連接用凸塊8 (圖2(1))與芯片間連接用凸塊4 (圖2(2))的設(shè)置范圍。如圖2(1)所示，與一個電路板連接用凸塊8連接的四個T SV6優(yōu)選配置在用虛線表示的電路板連接用凸塊8的直徑的范圍內(nèi)。另外，在芯片間連接的情況下，如圖2(2)所示，各TSV6與對應(yīng)的各芯片間連接用凸塊4連接。
[0048]在圖2中，例如，電路板連接用凸塊8的直徑為100 μ m, TSV的直徑為7 μ m。為了與電路板連接用凸塊8連接，在其10(^111的直徑的范圍內(nèi)將四個了5￥6并排布置。芯片間連接凸塊4的直徑例如是10 μ m。此時，各T SV6能夠與各自的芯片間連接凸塊4連接。
[0049]另外，在構(gòu)成圖1(1)所示的三維集成電路2的芯片10的各自的布線層12上，配置了接觸用焊盤(未圖示)，以使能夠適當(dāng)?shù)剡B接于與在上層層疊的芯片10的各TSV6的下端連接的芯片間連接用凸塊4，。通過在下層的芯片10上適當(dāng)?shù)貙盈B上層的芯片10，而使下層的芯片20的布線層12的接觸用焊盤與上層芯片10內(nèi)的所對應(yīng)的T SV6以及芯片間連接用凸塊4恰當(dāng)?shù)剡B接。
[0050]1.2.三維集成電路的動作
[0051]層疊多個芯片10來構(gòu)建三維集成電路2。在使用芯片間連接用凸塊4的芯片間的連接中，一個TSV6以及一個緩沖器18與芯片間連接用凸塊4連接。另一方面，在使用了電路板連接用凸塊8的芯片10與電路板31之間的連接中，一個電路板連接用凸塊8與多個TSV6以及數(shù)量相同于這些TSV6的緩沖器18連接。
[0052]因此，在通過芯片10相互之間的T SV6進(jìn)行的信號通信中，使用具有芯片間連接用凸塊4所需要的驅(qū)動能力的一個緩沖器18。即，無需使用對于芯片間連接用凸塊4來講具有多余的驅(qū)動能力的緩沖器。因此，無需在芯片10上騰出用于安裝緩沖器的不必要的區(qū)域。
[0053]另外，在芯片10與電路板31之間通過T SV6進(jìn)行的信號通信中，為了實現(xiàn)電路板連接用凸塊8所需要的驅(qū)動能力而使用了多個緩沖器18。即，不會產(chǎn)生不使用具有電路板連接用凸塊8所需要的充分的驅(qū)動能力的緩沖器這一情況。
[0054]1.3.總結(jié)
[0055]在本實施方式中，在層疊了多個芯片10而形成的三維集成電路2中，在芯片間連接的情況下，一個TSV6與一個芯片間連接用凸塊4連接；在電路板31與芯片10之間的連接的情況下，多個T SV6與一個電路板連接用凸塊8連接。
[0056]由于具有這種結(jié)構(gòu)，從而能夠使用具有相同結(jié)構(gòu)的芯片10，特別是，用于T SV6的緩沖器18的驅(qū)動能力能夠根據(jù)芯片間連接用凸塊4進(jìn)行設(shè)計，并且，當(dāng)與電路板連接用凸塊8連接時，能夠并列地使用多個驅(qū)動能力低的緩沖器18從而確保很大的驅(qū)動能力。由此，無需在電路板10上確保用于更大的緩沖器的不必要的區(qū)域，并且，也不存在用于電路板連接用凸塊8的驅(qū)動能力不充分的這一情況。即，無需為電路板連接用凸塊8設(shè)置緩沖器。
[0057]因此，在本實施方式中，在構(gòu)成三維集成電路2的各處理器芯片10中，能夠?qū)⒂糜谥圃煨酒难谀ＴO(shè)為共同的掩模，從而能夠抑制制造成本。
[0058]另外，在圖1以及圖2所示的實施方式中，一個TSV6與芯片間連接用凸塊4連接，二至四個TSV6與電路板連接用凸塊8連接，但是，即使多個TSV6與芯片間連接用凸塊4連接，且電路板連接用凸塊8與數(shù)量多于其的TSV6連接，也能實現(xiàn)本實施方式。即，即使以這種方式構(gòu)成芯片10以及三維集成電路2，用于電路板連接用凸塊8的緩沖器的驅(qū)動能力也會變得充分大，且用于芯片間連接用凸塊4的緩沖器的驅(qū)動能力不會大到不必要，并且，可以無需在芯片10上確保用于大的緩沖器的區(qū)域。
[0059]1.4.變形例
[0060]圖3是表示第一實施方式的變形例中的芯片10的TSV6的配置情況的圖。虛線表示芯片10的下表面上的電路板連接用凸塊8 (圖3(1))與芯片間連接用凸塊4 (圖3(2))的設(shè)置范圍。
[0061]通常，各TSV6的直徑大小相同。因此，在存在大電流會從TSV6流向電路板連接用凸塊8的可能性的情況下，在設(shè)計上需要注意。這是因為，如果大電流從T SV6流向凸塊，則在TSV6會產(chǎn)生電遷移，這有可能會導(dǎo)致斷線。為了避免這種現(xiàn)象的發(fā)生，在圖3(1)所示的芯片10中，以16個(即數(shù)量充足)TSV6與電路板連接用凸塊8連接的方式集中配置。另夕卜，在這種配置中，當(dāng)與芯片間連接用凸塊4連接時，如圖3(2)所示，可以只使用一部分的TSV6。
[0062]另外，圖4是第一實施方式的其他變形例中的三維集成電路22的側(cè)剖視圖；圖5是表示相同的其他變形例中的TSV6在芯片10上的配置情況的圖。在圖4所示的本實施方式的其他變形例中，在芯片間連接的情況下，上層的芯片10的TSV6與下層的芯片10的配線層12直接連接。即，在連接芯片10與電路板31的情況下，如圖5(1)所示，該芯片10上的多個(在圖中為16個)TSV6與一個電路板連接用凸塊8連接，但在芯片10與芯片10連接的情況下，如圖5(2)所示，該芯片10上的TSV6會不介由芯片間連接用凸塊4地與芯片10的布線層12連接。
[0063]在構(gòu)成圖4所示的三維集成電路22的芯片10的各布線層12中，該布線之所以這樣構(gòu)成是為了能夠與在上層層疊的芯片10上的各TSV6的下端恰當(dāng)連接。通過在下層的芯片10上恰當(dāng)?shù)貙盈B上層的芯片10，下層的芯片20的布線層12的布線與上層的芯片10內(nèi)對應(yīng)的T SV6的下端恰當(dāng)?shù)剡B接。
[0064]如上所述，在圖4所示的三維集成電路22中，由于在芯片10彼此間的連接中不使用凸塊，因此，能夠減小整個三維層疊電路22的電容。
[0065][第二實施方式]
[0066]接下來，對第二實施方式的三維集成電路進(jìn)行說明。第二實施方式的三維集成電路與第一實施方式的三維集成電路大致相同，因此，以兩者的不同為中心進(jìn)行說明。
[0067]2.1.三維集成電路的構(gòu)成
[0068]圖6(1)是第二實施方式的三維集成電路的側(cè)剖視圖。圖6(1)所示的第二實施方式的三維集成電路22a由三個芯片10、即最下層、中層以及最上層的芯片10層疊構(gòu)成。形成三層的各芯片10具有相同結(jié)構(gòu)。各芯片10由布線層12和配置了多個TSV6的晶體管層14層疊構(gòu)成。布線層12介由T SV6與晶體管層14的背面連接。
[0069]在圖6(1)所示的第二實施方式的三維集成電路22a中，最下層的芯片1()與其上層的芯片10(即中層的芯片)以使布線層12彼此對置的方式層疊。對置的兩個布線層12介由芯片間連接用凸塊4連接。在構(gòu)成第二實施方式的三維集成電路22a的芯片10的各布線層12中，在布線層12彼此對置的情況下，為了能夠介由芯片間連接用凸塊4而與相對的布線層12恰當(dāng)?shù)剡B接，而配置了多個用于芯片間連接用凸塊4的接觸焊盤(未圖示)。
[0070]最上層的芯片10與其下層的芯片10(即中層的芯片)是以布線層12與晶體管層14相對置的方式進(jìn)行層疊的。S卩，最上層的芯片10上的布線層12的接觸用焊盤(未圖示)介由芯片間連接用凸塊4與中層的芯片10上的T SV6的端部連接。因此，用于芯片10的布線層12中的芯片間連接用凸塊4的接觸用焊盤是以還能夠?qū)崿F(xiàn)與其他芯片10上的TSV6的端部連接的方式進(jìn)行配置的。
[0071]最下層的芯片10的T SV6介由電路板連接用凸塊8與電路板31連接。
[0072]在構(gòu)成第二實施方式的三維集成電路22a的各芯片10中，TSV6以及用于TSV6的緩沖器18的構(gòu)成也相同。即，在最下層、中層以及最上層的任意的芯片10中，T SV6以及緩沖器18的大小以及負(fù)載電容等也是共同的。因此，在最下層的芯片10與電路板31之間的連接的情況下，如圖1⑶所示，多個TSV6與對應(yīng)的一個電路板連接用凸塊8連接。由于緩沖器18和與一個電路板連接用凸塊8連接的多個T SV6分別連接，因此，一個電路板連接用凸塊8被具有充分的驅(qū)動能力的多個緩沖器18驅(qū)動。[0073]2.2.三維集成電路的動作
[0074]在圖6(1)所示的第二實施方式中，層疊三層芯片10來構(gòu)建三維集成電路22a。在使用了芯片間連接用凸塊4的最上層的芯片10與中層的芯片10之間的連接中，中層的芯片10上的一個TSV6以及一個緩沖器18與一個芯片間連接用凸塊4連接。另一方面，在使用了電路板連接用凸塊8的最下層的芯片10與電路板31之間的連接中，最下層的芯片10上的多個T SV6以及與這些T SV6數(shù)目相同的緩沖器18連接到一個電路板連接用凸塊8。
[0075]因此，在最上層的芯片10與中層的芯片10之間的介由TSV6進(jìn)行的信號通信中，使用了具有芯片間連接用凸塊4所需的驅(qū)動能力的一個緩沖器18。即，不存在使用具有對于芯片間連接用凸塊4來講為多余的驅(qū)動能力的緩沖器的情況。因此，在芯片10上不需要用于安裝緩沖器的多余的區(qū)域。
[0076]另外，在最下層的芯片10與電路板31之間的介由T SV6進(jìn)行的信號通信中，為了實現(xiàn)電路板連接用凸塊8所需要的驅(qū)動能力，使用了多個緩沖器18。即，不會產(chǎn)生不使用具有電路板連接用凸塊8所需要的充分的驅(qū)動能力的緩沖器的情況。
[0077]而且，在中層的芯片10與最下層的芯片10之間的只介由芯片間連接用凸塊4進(jìn)行的信號通信中，由于兩方的布線層12不通過T SV進(jìn)行信號傳輸，因此，實現(xiàn)了高速處理。
[0078]2.3.總結(jié)
[0079]在層疊三層的芯片10而構(gòu)成的本實施方式的三維集成電路22a中，在最上層的芯片10與中層的芯片10之間，將一個TSV6與一個芯片間連接用凸塊4連接。在最下層的芯片10與電路板31之間，將多個T SV6與一個電路板連接用凸塊8連接。而且，在中層的芯片10與最下層的芯片10之間，兩方的布線層12只介由芯片間連接用凸塊4直接連接。
[0080]由于具有這種結(jié)構(gòu)，變得能夠使用具有同一結(jié)構(gòu)的多個芯片10，特別是，用于TSV6的緩沖器18的驅(qū)動能力能夠根據(jù)芯片間連接用凸塊4進(jìn)行設(shè)計，并且，當(dāng)與電路板連接用凸塊8連接時，能夠并列地使用多個驅(qū)動能力低的緩沖器18，從而確保很大的驅(qū)動能力。而且，根據(jù)只介由芯片間連接用凸塊4進(jìn)行的相對置的兩個芯片10的布線層12的連接，能夠?qū)崿F(xiàn)這些芯片10之間的高速信號傳輸。因此，在三維集成電路22a中，無需特別設(shè)置針對電路板連接用凸塊8的緩沖器，并且，在中層的芯片10與最下層的芯片10之間使用處理器等能夠?qū)崿F(xiàn)相應(yīng)的高速處理。
[0081]因此，在本實施方式中，在構(gòu)成三維集成電路22a的各處理器芯片10中，能夠?qū)⒂糜谛酒圃斓难谀ＴO(shè)為共同的掩模，從而抑制制造成本。而且，能夠通過三維集成電路22a實現(xiàn)高速處理。
[0082]另外，雖然圖6(1)表示了由三層的芯片10構(gòu)成的三維集成電路22a，但本實施方式的三維集成電路也可以由更多層的芯片10構(gòu)成。另外，如圖6(2)所示，三維集成電路22b也可以由兩層的芯片10構(gòu)成。在這種情況下，下層的芯片10通介由與多個T SV6連接的電路板連接用凸塊8而與電路板31連接，下層的芯片10和上層的芯片10使布線層12彼此相對置，相對置的布線層12介由芯片間連接用凸塊4連接。
[0083][第三實施方式]
[0084]在本實施方式中，對第一實施方式所示的三維集成電路中的芯片的具體構(gòu)成例進(jìn)行說明。
[0085]3.1.芯片的構(gòu)成[0086]圖7是具體表示第三實施方式的三維層疊電路中的一個芯片的構(gòu)成的圖。圖7表示層疊電路的最下層的芯片110內(nèi)部的塊結(jié)構(gòu)。圖7主要表示了 CPU核間通信I / F(接口)電路、外部存儲器I / F電路、以及與它們相關(guān)聯(lián)的電路。
[0087]圖7所示的芯片110是與在最下層層疊的外部存儲器(未圖示)連接的處理器芯片。另外，雖然未圖示，但在該芯片110的上層層疊有一層或多層的相同的處理器芯片IlOb0
[0088]如圖7所示，各處理器芯片110具有:兩個CPU內(nèi)核114a和114b、兩個第一等級高速緩沖存儲器116a和116b、以及第二等級高速緩沖存儲器118。各CPU內(nèi)核114a和114b經(jīng)由B⑶(Bu s Cont r ο I Un i t:總線控制單元)120與其他處理器芯片110的CPU內(nèi)核或高速緩沖存儲器進(jìn)行通信。另外，當(dāng)從處理器芯片110內(nèi)的CPU內(nèi)核114a和114b訪問外部存儲器時也經(jīng)由B⑶120。另外，外部存儲器I / F電路124是與外部存儲器進(jìn)行通信的電路部分。
[0089]核間通信I / F電路(RX) 112a和112b是與層疊在上層的處理器芯片IlOb進(jìn)行通信的電路部分。在這些電路內(nèi)包括用于CP U內(nèi)核之間的數(shù)據(jù)接收發(fā)送的通信協(xié)議處理電路等。通信協(xié)議可以是獨自決定的通信協(xié)議，也可以使用PC I等的通用協(xié)議。根據(jù)通信方法的不同，在核間通信I / F電路(RX)112a、112b中也包括接收非同步信號的同步電路等。另外，核間通信I / F電路(TX) 122a和122b是與在下層層疊的處理器芯片110進(jìn)行通信的電路部分。
[0090]核間通信I / F電路(RX)、(TX)是主要用于兩個目的的電路。一個是為了存在于不同的處理器芯片110之間的CPU核間的通信。另一個是為了上層的處理器芯片IlOb的CPU內(nèi)核訪問外部存儲器。外部存儲器與最下層的處理器芯片110連接，因此，為了從上層的處理器芯片110內(nèi)的CPU內(nèi)核訪問外部存儲器，需要將數(shù)據(jù)發(fā)送到與外部存儲器連接的最下層的處理器芯片110，此時，使用核間通信I / F電路(RX)、(TX)。
[0091]在核間通信I / F電路(TX) 122a、122b以及外部存儲器I / F電路124的下部配置了選擇器126a、126b以及e保險絲128。選擇器126a和126b是設(shè)定以下的[I]或[2]的選擇的電路。
[0092][I]將核間通信I / F電路(TX) 122a與一個緩沖器18a以及TSV6a連接，并且，將核間通信I / F電路(TX) 122b與其他的緩沖器18b以及TSV6b連接。
[0093][2]將外部存儲器I / F電路124與兩個緩沖器18a、18b以及TSV6a、6b連接。
[0094]在上述選擇[I]、[2]中，選擇器126a、126b當(dāng)芯片間連接時設(shè)定選擇[1]，當(dāng)電路板31與芯片100之間連接時設(shè)定選擇[2]。另外，圖7的處理器芯片110通過選擇器126a、126b被設(shè)定為選擇[2]。
[0095]對圖7所示的第三實施方式的三維層疊電路的芯片110中的選擇器126a、126b進(jìn)行說明。
[0096]圖7所示的處理器芯片110是由以下方式構(gòu)成的，S卩:芯片間連接用凸塊4與一個TSV6連接，電路板連接用凸塊8與多個TSV6連接。因此，在與相同的電路板連接用凸塊8連接的多個TSV6中，需要驅(qū)動同一信號。在此，在與相同的電路板連接用凸塊8連接的多個T SV6中驅(qū)動同一信號是通過選擇器126a、126b的設(shè)定而實現(xiàn)的。
[0097]具體而言，圖7所示的處理器芯片110是在芯片IlOb和電路板31之間連接的芯片，電路板連接用凸塊8與兩個T SV6a、6b連接。在此，以兩個TSV6以及緩沖器18將外部存儲器I / F電路124的信號向電路板連接用凸塊8驅(qū)動的方式設(shè)定選擇器126a、126b的選擇。由此，在電路板連接用凸塊8中利用兩個緩沖器18來驅(qū)動同一信號。S卩，變成以驅(qū)動能力大的緩沖器進(jìn)行驅(qū)動。
[0098]設(shè)定選擇器126a、126b的選擇的信號由e保險絲128寫入。也可以使用非易失性的存儲元件來代替選擇器與e保險絲的組合。另外，也可以使用由外部端子寫入初始值的存儲兀件。
[0099]另外，在將相同的處理器芯片110與圖7所示的處理器芯片110的下層連接(層疊)的情況下，設(shè)定選擇器124的選擇，以使一個緩沖器18a以及T SV6a針對芯片間連接凸塊4來驅(qū)動核間通信I / F電路(TX) 122a的信號，同時，其他的緩沖器18b以及TSV6b針對其他的芯片間連接凸塊4來驅(qū)動核間通信I / F電路(TX) 122b的信號。在圖7的處理器芯片110的上部所示的兩組緩沖器18a、18b以及TSV6a、18b和芯片間連接用凸塊4表示在上層連接(層疊)相同的處理器芯片IlOb的情況下的連接方式。
[0100]3.2.關(guān)于芯片的其他例子
[0101]在圖7所示的第三實施方式的三維層疊電路的芯片110中，雖然緩沖器18a、18b正前方的選擇器126a、126b是從兩個選項(選擇[I] [2]中選擇一個，但選擇器也可以是從三個選項中選擇一個。圖8是表示第三實施方式的三維層疊電路中的芯片構(gòu)成的其他例子的圖。圖8所示的選擇器126a、126b是設(shè)定下列[2 — I]、[2 — 2]或[2 — 3]的選擇的電路。
[0102][2—1]將核間通信I / F電路(TX) 122a與一個緩沖器18以及TSV6連接，并且，將核間通信I / F電路(TX) 122b與其他的一個緩沖器18以及TSV6連接。
[0103][2—2]將核間通信I / F電路(TX) 122a與一個緩沖器18以及TSV6連接，并且，將核間通信I / F電路(TX) 122c與其他的一個緩沖器18以及TSV6連接。
[0104][2—3]將外部存儲器I / F電路124與兩個緩沖器18以及TSV6連接。
[0105]另外，設(shè)置在芯片210上部的選擇器136a、136b也是設(shè)定下列[3 — I]或[3 — 2]的選擇的電路。
[0106][3—1]將一個芯片間連接用凸塊8與核間通信I / F電路(RX) 112b連接。
[0107][3—2]將一個芯片間連接用凸塊8與核間通信I / F電路(RX) 112c連接。
[0108][第四實施方式]
[0109]在本實施方式中也對第一實施方式所示的三維集成電路中的芯片的具體構(gòu)成例進(jìn)行說明。
[0110]4.1.芯片的構(gòu)成
[0111]圖9是具體表示第四實施方式的三維層疊電路中的一個芯片的構(gòu)成的圖。在圖9中也表示出層疊電路的最下層的芯片310內(nèi)部的塊結(jié)構(gòu)。圖9所示的處理器芯片310是將位于上層的處理器芯片310的T SV6的一部分作為冗余救濟(jì)TSV使用的芯片。另外，圖9所示的塊結(jié)構(gòu)中的CPU核等的處理器相關(guān)部分與圖7所示的塊結(jié)構(gòu)大致相同，因此，對相同的部分標(biāo)注相同的標(biāo)號，并省略其說明。
[0112]—般來講，在芯片間的連接的情況下，芯片間連接用凸塊4是細(xì)微的凸塊，因此，容易產(chǎn)生連接缺陷。因此，為了即使在假設(shè)發(fā)生連接缺陷時也能夠作為合格品出廠，有時采用冗余救濟(jì)這一對策。芯片的冗余救濟(jì)是指:將多個備用的T SV(以下稱為“冗余救濟(jì)TSV”)配置在通常的TSV (以下稱為“通常TSV”)的周邊。
[0113]在圖9所示的三維層疊電路中，對冗余救濟(jì)TSV使用本實施方式。首先，在圖9所示的電路中，位于圖9中央所示的處理器芯片310的上層的處理器芯片310的下端右側(cè)的TS V (6s)相當(dāng)于針對其左側(cè)的通常的TSV6的冗余救濟(jì)T SV0
[0114]圖9所示的電路的構(gòu)成方式為:如果在通常的T SV6與芯片間連接用凸塊4的連接中產(chǎn)生缺陷，則作為用于向芯片外部發(fā)送信號的TSV，能夠切換成該通常的T SV6的周邊的冗余救濟(jì)TSV6s。為了實現(xiàn)這種構(gòu)成，在信號接收側(cè)的處理器芯片310內(nèi)部，設(shè)置了對通常的T SV6與冗余救濟(jì)TSV6s之間的選擇進(jìn)行設(shè)定的選擇器136。一般來講，通常的TSV6與芯片間連接用凸塊4之間的連接缺陷的有無是通過對芯片層疊后的芯片進(jìn)行合格品檢查來進(jìn)行判斷的。因此，選擇器136的選擇的設(shè)定是在三維層疊電路出廠前利用e保險絲進(jìn)行設(shè)定的。
[0115]另一方面，當(dāng)處理器芯片310介由電路板連接用凸塊8與電路板31連接時，電路板連接用凸塊8相應(yīng)較大，因此，幾乎不會發(fā)生連接缺陷。即，當(dāng)電路板連接時，幾乎不需要冗余救濟(jì)TSV。利用該特征，將電路板連接用凸塊8與通常的TSV6和冗余救濟(jì)TSV6s連接，以驅(qū)動同一信號的方式構(gòu)成電路。這樣一來，通常的TSV6與冗余救濟(jì)T SV6s這兩個TSV針對電路板連接用凸塊8利用兩個緩沖器18來驅(qū)動同一信號，因此，變成以驅(qū)動能力大的緩沖器來驅(qū)動信號。
[0116]另外，在處理器內(nèi)核310下部與e保險絲128 —起被配置的選擇器126a、126b是設(shè)定下列[4一I]或[4一2]的選擇的電路。
[0117][4—1]將核間通信I / F電路(TX) 122a與緩沖器18和通常的TSV6、以及緩沖器18s和冗余救濟(jì)TSV6s連接。
[0118][4—2]將外部存儲器I / F電路124與緩沖器18和通常的TSV6、以及緩沖器18s和冗余救濟(jì)TSV6s連接。
[0119]S卩，當(dāng)在處理器芯片310的下層進(jìn)一步連接處理器芯片310時，要設(shè)定上述[4一I]的選擇。此時，無論是通常的T SV6還是冗余救濟(jì)TSV6S都分別與芯片間連接用凸塊4連接，冗余救濟(jì)TSV6s作為原本的冗余救濟(jì)手段發(fā)揮作用。另外，當(dāng)在處理器芯片310的下層連接電路板31時，要設(shè)定上述[4一2]的選擇。此時，通常的TSV6和冗余救濟(jì)TS V6s與一個電路板連接用凸塊8連接，變成通常的TSV6和冗余救濟(jì)TSV6s的這兩個緩沖器18來驅(qū)動同一信號。
[0120][其他實施方式]
[0121]在上述第一至第四實施方式的三維層疊電路中，雖然層疊了相同的處理器芯片，但這些實施方式的技術(shù)思想也能夠應(yīng)用于層疊其他的芯片而形成的三維集成電路中。例如，芯片既可以是FPGA(Field—Pr ogr amm able Gat e Arr ay:可現(xiàn)場編程門陣列)，也可以是用于電視接收器或錄音機(jī)的系統(tǒng)L S I。
[0122]另外，層疊芯片數(shù)、凸塊或TSV的直徑等也不局限于上述例子，也可以是其他的數(shù)量或大小。
[0123]另外，雖然在圖1或圖4所示的三維集成電路中層疊了多個相同的芯片，但與電路板31連接的芯片10與最上層的芯片10相同，即使是在其中間夾有構(gòu)成不同的芯片的三維集成電路，也能夠使用上述實施方式的技術(shù)思想。即，即使是這種三維集成電路，也能夠在最下層的芯片10和最上層的芯片10上將用于制造芯片的掩模設(shè)成共同的掩模，從而抑制制造成本。而且同樣，與電路板31連接的芯片10與在多個層疊中間夾有的芯片10相同，即使是其他芯片構(gòu)成不同的三維集成電路，也能夠使用上述實施方式的技術(shù)思想。
[0124][發(fā)明的一個實施方式的概要]
[0125](I)本發(fā)明的第一實施方式的集成電路包括一個或一個以上被層疊的同一布局的
-H-* I I
心/T，
[0126]上述芯片具有硅貫通電極和與上述硅貫通電極連接的布線層，
[0127]當(dāng)每隔兩個上述芯片使上述硅貫通電極的端部與上述布線層相對置層疊時，上述硅貫通電極的端部位置與上述布線層的接觸用焊盤的位置一致，
[0128]當(dāng)每隔兩個上述芯片使上述布線層彼此相對置層疊時，一方的上述布線層的接觸用焊盤的位置與另一方的上述布線層的接觸用焊盤的位置一致，
[0129]而且，上述芯片介由第一凸塊與電路板連接，上述芯片中的第一數(shù)量的硅貫通電極與一個上述第一凸塊連接，上述第一數(shù)量是2以上的自然數(shù)。
[0130]這樣一來，用于TSV的緩沖器的驅(qū)動能力能夠根據(jù)芯片間連接用凸塊進(jìn)行設(shè)計，并且，當(dāng)芯片與電路板連接用凸塊連接時，能夠并列地使用多個緩沖器從而確保大的驅(qū)動能力。由此，無需在芯片中留出用于大的緩沖器的不必要的區(qū)域，并且，也能夠充分地獲得用于電路板連接用凸塊的驅(qū)動能力。即，能夠通過一個芯片應(yīng)對芯片間連接用以及電路板間連接用這兩種用途。因此，通過使用本發(fā)明，能夠?qū)?gòu)成三維集成電路的各芯片設(shè)成相同，因此，能夠?qū)⒂糜谛酒圃斓难谀ＴO(shè)成共同的掩模，所以，作為其結(jié)果，能夠抑制制造成本。
[0131](2)本發(fā)明的第二實施方式的集成電路是在本發(fā)明的第一實施方式的集成電路中層疊多個上述芯片。
[0132]由此，在多層層疊的三維集成電路中，通過將用于芯片制造的掩模設(shè)成共同的掩模，能夠抑制制造成本。
[0133](3)本發(fā)明的第三實施方式的集成電路為，在本發(fā)明的第一實施方式的集成電路中，上述芯片介由第二凸塊與其他層疊芯片連接，此時，在上述芯片中，第二數(shù)量的硅貫通電極與一個上述第二凸塊連接，上述第二數(shù)量是比上述第一數(shù)量小的自然數(shù)。
[0134]由此，在層疊了三層以上的芯片的三維集成電路中，通過將用于芯片制造的掩模設(shè)成共同的掩模，能夠抑制制造成本。
[0135](4)本發(fā)明的第四實施方式的集成電路為，在本發(fā)明的第三實施方式的集成電路中，在上述芯片中，多個硅貫通電極在上述第一凸塊的直徑內(nèi)被集中配置。
[0136]由此，在層疊了多層芯片的三維集成電路中，能夠防止電遷移導(dǎo)致的TSV的斷線。
[0137](5)本發(fā)明的第五實施方式的集成電路為，在本發(fā)明的第四實施方式的集成電路中，在與一個上述第一凸塊連接的第一數(shù)量的硅貫通電極中，包括冗余救濟(jì)用硅貫通電極。
[0138]由此，在層疊了多層芯片的三維集成電路中，能夠恰當(dāng)?shù)亟M裝冗余救濟(jì)用硅貫通電極。
[0139](6)本發(fā)明的第六實施方式的集成電路為，在本發(fā)明的第三實施方式的集成電路中，上述芯片的硅貫通電極不介由凸塊而直接地與其他的層疊芯片的布線層連接。
[0140]由此，能夠減小層疊了多層芯片的三維集成電路整體的電容。[0141](7)本發(fā)明的第七實施方式的集成電路包括多個被層疊的同一布局的芯片，
[0142]上述芯片具有硅貫通電極和與上述硅貫通電極連接的布線層，
[0143]當(dāng)每隔兩個上述芯片使上述硅貫通電極的端部與上述布線層相對置層疊時，上述硅貫通電極的端部位置與上述布線層的接觸用焊盤的位置一致，
[0144]當(dāng)每隔兩個上述芯片使上述布線層彼此相對置層疊時，一方的上述布線層的接觸用焊盤的位置與另一方的上述布線層的接觸用焊盤的位置一致，
[0145]而且，上述芯片，當(dāng)與電路板連接時，介由第一凸塊與電路板連接，上述芯片中的第一數(shù)量的硅貫通電極與一個上述第一凸塊連接，上述第一數(shù)量是2以上的自然數(shù)，
[0146]上述芯片，當(dāng)與其他層疊芯片連接時，通過第二凸塊與其他的層疊芯片連接，上述芯片中的第二數(shù)量的硅貫通電極與一個上述第二凸塊連接，上述第二數(shù)量是比上述第一數(shù)量小的自然數(shù)，
[0147]而且，上述芯片還包括:設(shè)定部，其以與同一個凸塊連接的硅貫通電極輸出同一信號的方式，設(shè)定針對這些硅貫通電極各自的輸入電路的布線。
[0148]這樣一來，在層疊了多層的三維集成電路中，將用于芯片制造的掩模設(shè)成共同的掩模，從而能夠當(dāng)芯片集成時設(shè) 定電路的布線。因此，能夠抑制三維集成電路的制造成本。
[0149](8)本發(fā)明的第八實施方式的多核處理器裝置包括本發(fā)明的第二實施方式的集成電路，
[0150]上述芯片由處理器內(nèi)核以及第一等級高速緩沖存儲器、第二等級高速緩沖存儲器以及用于訪問外部電路的周邊電路構(gòu)成。
[0151]這樣一來，在多核處理器裝置的制造中，能夠?qū)⒂糜谛酒圃斓难谀ＴO(shè)成共同的掩模，從而抑制制造成本。
[0152](9)本發(fā)明的第九實施方式的將同一布局的芯片進(jìn)行多個層疊而成的集成電路的制造方法包括:
[0153]形成具有硅貫通電極和與上述硅貫通電極連接的布線層的層疊芯片的工序，當(dāng)每隔兩個上述芯片使上述硅貫通電極的端部與上述布線層相對置層疊時，上述硅貫通電極的端部位置與上述布線層的接觸用焊盤的位置一致；當(dāng)每隔兩個上述芯片使上述布線層彼此相對置層疊時，一方的上述布線層的接觸用焊盤的位置與另一方的上述布線層的接觸用焊盤的位置一致，
[0154]上述制造方法還包括:
[0155]將與電路板連接的第一凸塊中的一個與上述芯片中的第一數(shù)量的硅貫通電極連接的工序，上述第一數(shù)量是2以上的自然數(shù)。
[0156]這樣一來，在多層層疊的三維集成電路的制造中，能夠?qū)⒂糜谛酒圃斓难谀ＴO(shè)為共同的掩模，從而抑制整體成本。
[0157]產(chǎn)業(yè)上的可利用性
[0158]本發(fā)明能夠有效地應(yīng)用于將處理器芯片、FPGA或系統(tǒng)LS I等層疊而成的三維集成電路中。
[0159]附圖標(biāo)號的說明
[0160]2…三維集成電路、
[0161]4…芯片間連接用凸塊、[0162]6…T SV (娃貫通電極)、
[0163]8…電路板連接用凸塊、
[0164]10、110、210、310 …處理器芯片、
[0165]12…布線層、
[0166]14…晶體管層、
[0167]18…緩沖器、
[0168]31…電路板(電路 基板)。
【權(quán)利要求】
1.一種集成電路，包括一個或一個以上被層疊的同一布局的芯片， 上述芯片具有硅貫通電極和與上述硅貫通電極連接的布線層， 當(dāng)每隔兩個上述芯片使上述硅貫通電極的端部與上述布線層相對置層疊時，上述硅貫通電極的端部位置與上述布線層的接觸用焊盤的位置一致， 當(dāng)每隔兩個上述芯片使上述布線層彼此相對置層疊時，一方的上述布線層的接觸用焊盤的位置與另一方的上述布線層的接觸用焊盤的位置一致， 而且，上述芯片介由第一凸塊與電路板連接，上述芯片中的第一數(shù)量的硅貫通電極與一個上述第一凸塊連接，上述第一數(shù)量是2以上的自然數(shù)。
2.根據(jù)權(quán)利要求1所述的集成電路,其中 多個上述芯片被層疊。
3.根據(jù)權(quán)利要求2所述的集成電路，其中 上述芯片介由第二凸塊與其他層疊芯片連接， 此時，在上述芯片中，第二數(shù)量的硅貫通電極與一個上述第二凸塊連接，上述第二數(shù)量是比上述第一數(shù)量小的自然數(shù)。
4.根據(jù)權(quán)利要求3所述的集成電路，其中 在上述芯片中，多個硅貫通電極在上述第一凸塊的直徑內(nèi)被集中配置。
5.根據(jù)權(quán)利要求4所述的集成電路，其中 在與一個上述第一凸塊連接的第一數(shù)量的硅貫通電極中，包括冗余救濟(jì)用硅貫通電`極。
6.根據(jù)權(quán)利要求3所述的集成電路，其中 上述芯片的硅貫通電極不介由凸塊而直接地與其他的層疊芯片的布線層連接。
7.一種集成電路，包括多個被層疊的同一布局的芯片， 上述芯片具有硅貫通電極和與上述硅貫通電極連接的布線層， 當(dāng)每隔兩個上述芯片使上述硅貫通電極的端部與上述布線層相對置層疊時，上述硅貫通電極的端部位置與上述布線層的接觸用焊盤的位置一致， 當(dāng)每隔兩個上述芯片使上述布線層彼此相對置層疊時，一方的上述布線層的接觸用焊盤的位置與另一方的上述布線層的接觸用焊盤的位置一致， 而且，上述芯片 當(dāng)與電路板連接時，介由第一凸塊與電路板連接，上述芯片中的第一數(shù)量的硅貫通電極與一個上述第一凸塊連接，上述第一數(shù)量是2以上的自然數(shù)， 當(dāng)與其他層疊芯片連接時，介由第二凸塊與其他的層疊芯片連接，上述芯片中的第二數(shù)量的硅貫通電極與一個上述第二凸塊連接，上述第二數(shù)量是比上述第一數(shù)量小的自然數(shù)， 而且，上述芯片包括: 設(shè)定部，其設(shè)定針對這些硅貫通電極各自的輸入電路的布線，以使與同一個凸塊連接的娃貫通電極輸出同一信號。
8.一種多核處理器裝置，包括根據(jù)權(quán)利要求2所述的集成電路， 上述芯片由處理器內(nèi)核以及第一等級高速緩沖存儲器、第二等級高速緩沖存儲器、以及用于訪問外部電路的周邊電路構(gòu)成。
9.一種集成電路的制造方法，該集成電路將同一布局的芯片進(jìn)行多個層疊而成，該制造方法包括: 形成具有硅貫通電極和與上述硅貫通電極連接的布線層的層疊芯片的工序，在該工序中，當(dāng)每隔兩個上述芯片使上述硅貫通電極的端部與上述布線層相對置層疊時，上述硅貫通電極的端部位置與上述布線層的接觸用焊盤的位置一致；當(dāng)每隔兩個上述芯片使上述布線層彼此相對置層疊時，一方的上述布線層的接觸用焊盤的位置與另一方的上述布線層的接觸用焊盤的位置一致， 該制造方法還包括: 將與電路板連接的第一凸塊中的一個與上述芯片中的第一數(shù)量的硅貫通電極連接的工序，上述第一數(shù)量是2以上的自然數(shù)。`
【文檔編號】H01L25/065GK103875072SQ201280050790
【公開日】2014年6月18日 申請日期:2012年10月2日 優(yōu)先權(quán)日:2011年10月17日
【發(fā)明者】森本高志, 橋本隆 申請人:松下電器產(chǎn)業(yè)株式會社