用于嵌入式dram的替代柵多柵晶體管的制作方法
【專(zhuān)利摘要】存儲(chǔ)器基元、存儲(chǔ)器基元陣列以及制造嵌入式DRAM中的具有多柵晶體管的存儲(chǔ)器基元的方法，所述多柵晶體管例如是完全耗盡的finFET或納米線晶體管。所述存儲(chǔ)器基元包括溝槽電容器、非平面晶體管以及將所述溝槽電容器電耦接到所述非平面晶體管的自對(duì)準(zhǔn)硅化物互連。
【專(zhuān)利說(shuō)明】用于嵌入式DRAM的替代柵多柵晶體管
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及計(jì)算機(jī)存儲(chǔ)器的制造。具體地，本發(fā)明涉及具有與常規(guī)平面SOI CMOS器件兼容的多柵晶體管的嵌入式DRAM的制造。
【背景技術(shù)】
[0002]嵌入式DRAM (“eDRAM”)是允許器件按比例縮小至45nm節(jié)點(diǎn)以及超過(guò)45nm節(jié)點(diǎn)的存儲(chǔ)器技術(shù)。其密集程度比SRAM高大約三倍。此外，完全耗盡的(未摻雜溝道)多柵器件(FinFET、三柵和納米線)允許CMOS器件繼續(xù)按比例縮小經(jīng)過(guò)22nm節(jié)點(diǎn)。這種器件結(jié)構(gòu)提供了晶體管溝道與相鄰基元(cell)的改善的靜電屏蔽。這種改善的屏蔽可以降低泄漏并且改善保持時(shí)間。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的示例性實(shí)施例是一種形成存儲(chǔ)器基元(memory cell)晶體管的方法。所述方法包括在襯底內(nèi)形成溝槽電容器。所述方法還包括在所述襯底內(nèi)形成非平面晶體管。所述方法進(jìn)一步包括形成將所述溝槽電容器電耦接到所述非平面晶體管的自對(duì)準(zhǔn)硅化物互連。
[0004]本發(fā)明的另一示例性實(shí)施例是一種存儲(chǔ)器基元。所述存儲(chǔ)器基元包括溝槽電容器、非平面晶體管以及將所述溝槽電容器電耦接到所述非平面晶體管的自對(duì)準(zhǔn)硅化物互連。
[0005]本發(fā)明的又一示例性實(shí)施例是一種存儲(chǔ)器陣列。所述存儲(chǔ)器陣列包括多個(gè)DRAM存儲(chǔ)器基元。每一個(gè)所述DRAM存儲(chǔ)器基元包括溝槽電容器、非平面晶體管以及將所述溝槽電容器電耦接到所述非平面晶體管的自對(duì)準(zhǔn)硅化物互連。所述存儲(chǔ)器陣列還包括處理器。所述處理器和所述多個(gè)DRAM基元都形成在單片硅襯底中。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0006]在說(shuō)明書(shū)的結(jié)論處的權(quán)利要求中特別指出并且清楚地要求保護(hù)被認(rèn)為是本發(fā)明的主題。從以下結(jié)合附圖給出的詳細(xì)描述，本發(fā)明的前述及其它目的、特征和優(yōu)點(diǎn)是顯而易見(jiàn)的，在附圖中:
[0007]圖1A示出了作為本發(fā)明所預(yù)期的存儲(chǔ)器陣列的一部分的存儲(chǔ)器基元的示例性實(shí)施例。
[0008]圖1B示出了用于對(duì)存儲(chǔ)器基元進(jìn)行存取的示例性晶體管柵極組件和溝道。
[0009]圖2示出了本發(fā)明所預(yù)期的制造存儲(chǔ)器基元的方法的示例性實(shí)施例。
[0010]圖3A示出了根據(jù)本發(fā)明實(shí)施例、位于襯底上的絕緣層上方的絕緣體上硅層的平面圖。
[0011]圖3B示出了圖3A的橫截面圖。
[0012]圖3C示出了圖3A的等距橫截面圖。[0013]圖4A示出了根據(jù)本發(fā)明實(shí)施例在SOI層上鰭(fin)硬掩膜的形成。
[0014]圖4B示出了圖4A的橫截面圖。
[0015]圖4C示出了圖4A的等距橫截面圖。
[0016]圖5A示出了根據(jù)本發(fā)明實(shí)施例在鰭硬掩膜上襯墊層(pad layer)的形成。
[0017]圖5B示出了圖5A的橫截面圖。
[0018]圖5C示出了圖5A的等距橫截面圖。
[0019]圖6A示出了根據(jù)本發(fā)明實(shí)施例的溝槽電容器和STI層的形成。
[0020]圖6B示出了圖6A的橫截面圖。
[0021]圖6C示出了圖6A的等距橫截面圖。
[0022]圖6D示出了圖6A的特寫(xiě)橫截面圖。
[0023]圖7A示出了根據(jù)本發(fā)明實(shí)施例在襯墊層和STI層上方抗蝕劑層的形成。
[0024]圖7B示出了圖7A的橫截面圖。
[0025]圖7C示出了圖7A的等距橫截面圖。
[0026]圖7D示出了圖7A的特寫(xiě)橫截面圖。
[0027]圖8示出了根據(jù)本發(fā)明實(shí)施例、若干層的部分去除以形成隔離溝槽。
[0028]圖8B示出了圖8A的橫截面圖。
[0029]圖8C示出了圖8A的等距橫截面圖。
[0030]圖8D示出了圖8A的特寫(xiě)橫截面圖。
[0031]圖9A示出了根據(jù)本發(fā)明實(shí)施例在隔離溝槽中STI層的進(jìn)一步形成。
[0032]圖9B示出了圖9A的橫截面圖。
[0033]圖9C示出了圖9A的等距橫截面圖。
[0034]圖9D示出了圖9A的特寫(xiě)橫截面圖。
[0035]圖1OA示出了根據(jù)本發(fā)明實(shí)施例在襯墊層和STI層上方偽柵極層的形成。
[0036]圖1OB示出了圖1OA的橫截面圖。
[0037]圖1OC示出了圖1OA的等距橫截面圖。
[0038]圖1OD示出了圖1OA的特寫(xiě)橫截面圖。
[0039]圖1lA示出了根據(jù)本發(fā)明實(shí)施例通過(guò)對(duì)偽柵極層的圖案化形成偽柵極。
[0040]圖1IB示出了圖1IA的橫截面圖。
[0041]圖1lC示出了圖1lA的等距橫截面圖。
[0042]圖1lD示出了圖1lA的特寫(xiě)橫截面圖。
[0043]圖12A示出了根據(jù)本發(fā)明實(shí)施例的自對(duì)準(zhǔn)硅化物互連的形成。
[0044]圖12B示出了圖12A的橫截面圖。
[0045]圖12C示出了圖12A的等距橫截面圖。
[0046]圖12D示出了圖12A的特寫(xiě)橫截面圖。
[0047]圖13A示出了根據(jù)本發(fā)明實(shí)施例的電介質(zhì)層的沉積。
[0048]圖13B示出了圖13A的橫截面圖。
[0049]圖13C示出了圖13A的等距橫截面圖。
[0050]圖13D示出了圖13A的特寫(xiě)橫截面圖。
[0051]圖14A示出了根據(jù)本發(fā)明實(shí)施例的偽柵極的去除以形成柵極溝槽。[0052]圖14B示出了圖14A的橫截面圖。
[0053]圖14C示出了圖14A的等距橫截面圖。
[0054]圖14D示出了圖14A的特寫(xiě)橫截面圖。
[0055]圖15A示出了根據(jù)本發(fā)明實(shí)施例在SOI層中晶體管溝道的蝕刻。
[0056]圖15B示出了圖15A的橫截面圖。
[0057]圖15C示出了圖15A的等距橫截面圖。
[0058]圖15D示出了圖15A的特寫(xiě)橫截面圖。
[0059]圖16A示出了根據(jù)本發(fā)明實(shí)施例的側(cè)壁間隔物(spacer)的形成。
[0060]圖16B示出了圖16A的橫截面圖。
[0061]圖16C示出了圖16A的等距橫截面圖。
[0062]圖16D示出了圖16A的特寫(xiě)橫截面圖。
[0063]圖17A示出了根據(jù)本發(fā)明實(shí)施例的晶體管柵極組件的形成。
[0064]圖17B示出了圖17A的橫截面圖。
[0065]圖17C示出了圖17A的等距橫截面圖。
[0066]圖18A示出了根據(jù)本發(fā)明實(shí)施例的晶體管柵極組件鈍化層的形成。
[0067]圖18B示出了圖18A的橫截面圖。
[0068]圖18C示出了圖18A的等距橫截面圖。
[0069]圖18D示出了圖18A的特寫(xiě)橫截面圖。
[0070]圖19A示出了根據(jù)本發(fā)明實(shí)施例的柵極接觸的形成。
[0071]圖19B示出了圖19A的橫截面圖。
[0072]圖20A示出了根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器基元的示例性實(shí)施例的形成，所述存儲(chǔ)器基元包括納米線多柵器件。
[0073]圖20B示出了圖20A的橫截面圖。
【具體實(shí)施方式】
[0074]參考本發(fā)明的實(shí)施例描述本發(fā)明。貫穿本發(fā)明的說(shuō)明書(shū)，參考圖1-20。所述圖包括伴有字母的數(shù)字，字母表示同一物體的不同透視圖。除非另外注明，以下描述適用。標(biāo)記有A的圖示出平面圖。標(biāo)記有B的圖示出橫截面圖。標(biāo)記有C的圖示出等距橫截面圖。標(biāo)記有D的圖示出特寫(xiě)橫截面圖。
[0075]如下文中詳細(xì)討論的，本發(fā)明的實(shí)施例包括存儲(chǔ)器基元、存儲(chǔ)器基元陣列以及制造嵌入式DRAM中的可以使用多柵晶體管的存儲(chǔ)器基元的方法。
[0076]圖1A-B示出了作為存儲(chǔ)器陣列103的一部分的存儲(chǔ)器基元102的示例性實(shí)施例。存儲(chǔ)器陣列103可以包括多個(gè)存儲(chǔ)器基元102和處理器。在一個(gè)實(shí)施例中，存儲(chǔ)器基元102是DRAM存儲(chǔ)器基元。處理器和所述多個(gè)存儲(chǔ)器基元102可以都形成在同一單片硅襯底中。注意，即使以下描述提及了單個(gè)存儲(chǔ)器基元，但是應(yīng)當(dāng)理解，該存儲(chǔ)器基元可以是具有相似或相同存儲(chǔ)器基元的存儲(chǔ)器陣列103的一部分。
[0077]在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)器基元包括溝槽電容器104、非平面晶體管106以及將溝槽電容器104電耦接到非平面晶體管106的自對(duì)準(zhǔn)硅化物互連108。非平面晶體管106可以包括晶體管柵極組件110和晶體管溝道112。晶體管柵極組件110可以具有被耦接到晶體管溝道112的多個(gè)柵極表面114。在一個(gè)實(shí)施例中，非平面晶體管106是finFET 器件。
[0078]圖2示出了根據(jù)本發(fā)明的制造半導(dǎo)體結(jié)構(gòu)的方法202的示例性實(shí)施例。在一個(gè)實(shí)施例中，方法202包括:在襯底內(nèi)形成溝槽電容器的電容器形成步驟204，在襯底內(nèi)形成非平面晶體管的晶體管形成步驟206，以及形成將溝槽電容器電耦接到非平面晶體管的自對(duì)準(zhǔn)硅化物互連的硅化物形成步驟208。方法202還可以包括:在溝槽電容器上方形成淺溝槽隔離電介質(zhì)的STI形成步驟210，以及形成在溝槽電容器上方經(jīng)過(guò)(pass)的信號(hào)線的信號(hào)線形成步驟212。在信號(hào)線形成步驟212中，信號(hào)線可以通過(guò)在STI形成步驟210中形成的淺溝槽隔離電介質(zhì)而與溝槽電容器分隔開(kāi)。方法202進(jìn)一步可以包括去除淺溝槽隔離電介質(zhì)的一部分以露出溝槽電容器的暴露表面的去除步驟214。在一個(gè)實(shí)施例中，所述自對(duì)準(zhǔn)硅化物互連至少部分地形成在所述溝槽電容器的暴露表面上。通過(guò)圖3-20以及伴隨它們的描述來(lái)詳細(xì)解釋方法202及其所有步驟。
[0079]圖3A-C示出了襯底306上的絕緣體層304上方的絕緣體上硅(“SOI”)層302。SOI層302可以通過(guò)本發(fā)明所預(yù)期的SOI減薄工藝形成。本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到用于形成SOI層302的各種常規(guī)技術(shù)。一種形成SOI層302的示例性方法是對(duì)硅襯底進(jìn)行氧化、之后使用稀釋的氫氟酸進(jìn)行濕法蝕刻。在一個(gè)實(shí)施例中，SOI層302的目標(biāo)厚度為約25nm。
[0080]圖4A-C示出了在SOI層302上形成鰭硬掩膜402。在一個(gè)實(shí)施例中，通過(guò)在SOI層302上沉積二氧化硅層、氮化硅層、氧化鉿層、氧化鋁層或其它適當(dāng)?shù)牟牧蠈?，形成鰭硬掩?02。在另一個(gè)實(shí)施例中，通過(guò)將最終的減薄氧化物留在適當(dāng)?shù)奈恢?，形成鰭硬掩?02。本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到用于界定鰭硬掩膜圖案的各種光刻和蝕刻技術(shù)，例如反應(yīng)離子蝕刻。
[0081]圖5A-D示出了在鰭硬掩膜402上形成襯墊層502。在一個(gè)實(shí)施例中，通過(guò)沉積氮化硅層形成襯墊層502?？梢酝ㄟ^(guò)化學(xué)機(jī)械拋光來(lái)平面化襯墊層502。襯墊層502可以形成為在下文中描述的淺溝槽隔離氧化物的形成期間保護(hù)SOI層302。襯墊層502可以形成為具有這樣的厚度:在形成淺溝槽隔離氧化物之后剩余約40nm。
[0082]圖6A-D示出了溝槽電容器104和STI層602的形成。圖6A_D也示出了上述方法202中的電容器形成步驟204和STI形成步驟210的例子。在一個(gè)實(shí)施例中，溝槽電容器可以是使用eDRAM的加工標(biāo)準(zhǔn)形成的深溝槽電容器。淺溝槽隔離電介質(zhì)可以形成在溝槽電容器104上方，形成頂部與襯墊層502共面的二氧化硅或其它適當(dāng)材料的STI層602。溝槽電容器104可以包括本領(lǐng)域普通技術(shù)人員已知的η+多晶硅或其它適當(dāng)?shù)牟牧稀Ｔ谝粋€(gè)實(shí)施例中，STI層602和襯墊層502的厚度為60nm，并且硬掩膜層為20nm。溝槽電容器104可以形成為使得溝槽電容器104的頂部與SOI層302的頂部共面。
[0083]圖7A-D示出了在襯墊層502和STI層602上方形成抗蝕劑層702。在一個(gè)實(shí)施例中，通過(guò)直接在鰭硬掩膜402以及部分STI層602 二者上方直接形成抗蝕劑層702，進(jìn)行有源區(qū)光刻。
[0084]圖8A-D示出了部分地去除若干層以形成隔離溝槽802。在一個(gè)實(shí)施例中，進(jìn)行反應(yīng)離子蝕刻，去除未被抗蝕劑層保護(hù)的其它層的部分和抗蝕劑層502。可以去除襯墊層502,STI層602、深溝槽電容器104和SOI層302的未被保護(hù)的部分，向下直到絕緣層304，留下隔離溝槽802。[0085]圖9A-D示出了進(jìn)一步在隔離溝槽中形成STI層602。STI層602可以由氧化物構(gòu)成。本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到適用于淺溝槽隔離的各種材料。在一個(gè)實(shí)施例中，也使用化學(xué)機(jī)械拋光來(lái)形成與襯墊層502共面的STI層602，將這兩個(gè)層的厚度減小到40nm。
[0086]圖10A-D示出了在襯墊層502和STI層602上方形成犧牲或“偽”柵層1002。在一個(gè)實(shí)施例中，偽柵極層1002可以包括氮化硅。在另一個(gè)實(shí)施例中，偽柵極層可以包括多晶硅。偽柵極層1002的適當(dāng)厚度可以是40nm，但是可以基于稍后形成的柵電極的期望高度選擇該厚度。注意，原始厚度可以通過(guò)工藝流中的后續(xù)步驟改變，得到最終的期望厚度。
[0087]圖1lA-D示出了通過(guò)對(duì)偽柵極層1002進(jìn)行圖案化形成偽柵極1102。在一個(gè)實(shí)施例中，使用光刻和反應(yīng)離子蝕刻來(lái)對(duì)偽柵極1102進(jìn)行圖案化。所述反應(yīng)離子蝕刻可以相對(duì)于STI層602中的材料是選擇性的，使得STI層602保持完整。
[0088]圖12A-D示出了自對(duì)準(zhǔn)硅化物互連108的形成。圖12A-D還示出了上述方法202的去除步驟214和硅化物形成步驟208的例子。在一個(gè)實(shí)施例中，使用非光刻制造工藝形成自對(duì)準(zhǔn)硅化物互連108。為了形成硅化物互連108，可以通過(guò)離子注入以及之后通過(guò)退火處理進(jìn)行摻雜劑激活來(lái)進(jìn)行注入。離子注入可以包括例如砷或磷作為離子源以形成N-fet器件。在一個(gè)實(shí)施例中，硅化物互連108可以是Co20%Si，或者能夠經(jīng)受得住邏輯中的最后柵集成方案所需的溫度并且可以采取雙硅化物工藝。
[0089]在一個(gè)實(shí)施例中，可以在硅化物預(yù)清潔之后形成硅化物互連108。在預(yù)清潔期間，可以去除淺溝槽隔離電介質(zhì)層602的一部分以露出溝槽電容器104的暴露表面。自對(duì)準(zhǔn)娃化物互連108可以至少部分地形成在通過(guò)淺溝槽隔離電介質(zhì)層602的被部分地去除的部分而露出的溝槽電容器104的所述暴露表面上。
[0090]如下文中所示例的，自對(duì)準(zhǔn)娃化物互連108可以作為替代柵(replacement gate)工藝流的一部分形成，在替代柵工藝流中在非平面晶體管處形成和去除偽柵極之后形成晶體管柵極疊層。在一個(gè)實(shí)施例中，硅化物互連的一部分可以形成升高的(raised)源極/漏極 1202。
[0091]圖13A-D示出了電介質(zhì)層1302的沉積。電介質(zhì)層1302可以由二氧化硅或者基于二氧化硅膜構(gòu)成。適當(dāng)?shù)某练e工藝可以包括旋涂電介質(zhì)材料、PECVD、CVD和ALD或者這些技術(shù)的一些組合。在一個(gè)實(shí)施例中，電介質(zhì)層1302被回拋光以露出偽柵極1102的頂部。在所述工藝的該階段，示例性厚度如下:鰭硬掩膜:80nm ;鰭硬掩膜上方的偽柵極:80nm ；STI層上方的偽柵極:40nm ;以及STI層:從偽柵極下方的部分的40nm變化到與硅化物互連相鄰的邊緣上的30nm。
[0092]圖14A-D示出了去除偽柵極1102以形成柵溝槽1402?？梢允褂脻穹ɑ蚋煞ɑ瘜W(xué)腐蝕去除所述偽柵極。所述工藝可以相對(duì)于電介質(zhì)層、STI電介質(zhì)層和SOI層的材料是選擇性的。在一個(gè)實(shí)施例中，偽柵極的去除露出了鰭硬掩膜402、部分SOI層以及部分STI層602。所述柵溝槽在鰭硬掩膜上方可以是SOnm深，并且在STI層上方可以是40nm深。
[0093]圖15A-D示出了在SOI層302中晶體管溝道112的蝕刻。晶體管溝道112可以是finFET器件的鰭。在一個(gè)實(shí)施例中，使用相對(duì)于鰭硬掩膜402的材料具有選擇性的各向異性反應(yīng)離子蝕刻完成蝕刻。在另一個(gè)實(shí)施例中，鰭反應(yīng)離子蝕刻可以包括除去了部分鰭硬掩膜402的故意的BOX凹陷。在一個(gè)實(shí)施例中，鰭硬掩膜的新厚度為15nm。STI層的厚度也可以被凹陷到35nm。[0094]圖16A-D示出了通過(guò)在柵溝槽內(nèi)的電介質(zhì)層1302的壁上沉積薄的保形層(conformal layer)之后進(jìn)行反應(yīng)離子蝕刻，形成可選的側(cè)壁間隔物1602。側(cè)壁間隔物1602可以由諸如氮化硅、氮化硼或二氧化硅的適當(dāng)?shù)碾娊橘|(zhì)形成。適當(dāng)?shù)某练e工藝可以包括LPCVD、RTCVD和ALD。在一個(gè)實(shí)施例中，所述蝕刻工藝可以是高度各向異性的，并且可以以充分的過(guò)蝕刻來(lái)進(jìn)行，以從柵溝槽1402的底部去除所述側(cè)壁間隔物材料。在所述工藝的該階段，示例性厚度如下:晶體管溝道上方的柵溝槽:75nm ；STI層上方的柵溝槽:40nm ;硅化物互連上方的電介質(zhì)層的部分:65nm ；STI層上方的電介質(zhì)層的部分:30nm ;以及直接在電介質(zhì)層下方的STI層的部分:25nm。
[0095]圖17A-C示出了晶體管柵極組件110的形成。圖17A-C也示出了上述方法202中的信號(hào)線形成步驟112的例子。在一個(gè)實(shí)施例中，用于一個(gè)存儲(chǔ)器基元的晶體管柵極組件110也可以是在另一基元的溝槽電容器上方經(jīng)過(guò)的信號(hào)線。所述信號(hào)線可以通過(guò)淺溝槽隔離電介質(zhì)層602而與溝槽電容器104分隔開(kāi)。在沉積晶體管柵極組件1102之前，可以使用濕法或干法預(yù)清潔來(lái)消除對(duì)晶體管溝道表面的損傷。在預(yù)清潔之后，可以將晶體管柵極組件材料沉積在柵極溝槽1402中。在一個(gè)實(shí)施例中，晶體管柵極組件110包括柵極電介質(zhì)和柵電極。柵極電介質(zhì)可以包括Si02、Si0xNy、Hf02、Hf0xNy、Hf0xSiNy、A1203、Zr02。柵電極可以包括一種或多種功函數(shù)設(shè)定材料和蓋層。功函數(shù)設(shè)定材料可以包括TiN、TaN, La203、A10、TaAlN、Al。蓋層可以包括T1、Al、TiAl合金、W或Ru。在沉積之后，可以去除存在于場(chǎng)中的額外材料。用于去除的適當(dāng)技術(shù)可以包括干法蝕刻或者化學(xué)機(jī)械拋光。
[0096]圖18A-D示出了晶體管柵極組件鈍化層1802的形成。在一個(gè)實(shí)施例中，晶體管柵極組件鈍化層1802是可選的。晶體管柵極組件鈍化層1802可以沉積在晶體管柵極組件110上方。用于晶體管柵極組件鈍化層1802的適當(dāng)?shù)碾娊橘|(zhì)材料可以包括SiN、A1203或Hf02?？梢允褂没瘜W(xué)機(jī)械拋光或者反應(yīng)離子蝕刻工藝，從場(chǎng)中除去作為柵極疊層鈍化層1802的一部分沉積的過(guò)量的電介質(zhì)材料。在一個(gè)實(shí)施例中，在形成過(guò)程的該階段，STI層為30nm,晶體管柵極組件在晶體管溝道上方的部分為60nm并且在另一存儲(chǔ)器基元的STI層上方的部分為30nm,電介質(zhì)層在STI層上方的部分上為25nm。
[0097]圖19A-B示出了柵極接觸1902的形成?？梢酝ㄟ^(guò)光刻和反應(yīng)離子蝕刻，并且之后進(jìn)行金屬沉積和場(chǎng)去除技術(shù)，形成柵極接觸1902。在具有柵極組件鈍化層的實(shí)施例中，可以使用無(wú)邊界接觸反應(yīng)離子蝕刻，其中相對(duì)于S1、SiN和硅化物選擇性地蝕刻氧化物。
[0098]圖20A-B示出了包括納米線多柵器件的存儲(chǔ)器基元102的示例性實(shí)施例的形成。在這兩幅圖中，自上而下以時(shí)間順序示出連續(xù)的步驟。圖20A示出了形成納米線時(shí)的存儲(chǔ)器基元的三維視圖。圖20B示出了當(dāng)形成納米線時(shí)所述存儲(chǔ)器基元的沿著晶體管溝道的寬度的橫截面圖。在一個(gè)實(shí)施例中，納米線被形成為使得非平面晶體管106是納米線多柵器件。納米線多柵器件可以被形成為使得晶體管柵極組件110在與晶體管溝道的長(zhǎng)度平行的晶體管溝道的表面114上包圍晶體管溝道112。在本發(fā)明的一個(gè)實(shí)施例中，可以通過(guò)在晶體管柵極組件預(yù)清潔期間底切(undercut)晶體管溝道112，在可以形成晶體管柵極組件110的晶體管溝道下方產(chǎn)生區(qū)域2002，形成納米線或全包圍柵(GAA)多柵器件。如上所述，隨后可以形成晶體管柵極組件、晶體管柵極組件鈍化層和接觸，以完成納米線或全包圍柵多柵器件的形成。
[0099]盡管已經(jīng)描述了本發(fā)明的優(yōu)選實(shí)施例，但是應(yīng)當(dāng)理解，現(xiàn)在以及將來(lái)，本領(lǐng)域技術(shù)人員可以進(jìn)行落入后附權(quán)利要求的范圍內(nèi)的各種改進(jìn)和增強(qiáng)。這些權(quán)利要求應(yīng)當(dāng)被解釋為保持對(duì)被首次描述的本發(fā)明的適當(dāng)保護(hù)。
【權(quán)利要求】
1.一種制造存儲(chǔ)器基元晶體管的方法，所述方法包括: 在襯底內(nèi)形成溝槽電容器； 在所述襯底內(nèi)形成非平面晶體管；以及 形成將所述溝槽電容器電耦接到所述非平面晶體管的自對(duì)準(zhǔn)硅化物互連。
2.根據(jù)權(quán)利要求1所述的方法，還包括: 在所述溝槽電容器上方形成淺溝槽隔離電介質(zhì)；以及 形成在所述溝槽電容器上方經(jīng)過(guò)的信號(hào)線，所述信號(hào)線通過(guò)所述淺溝槽隔離電介質(zhì)而與所述溝槽電容器分隔開(kāi)。
3.根據(jù)權(quán)利要求2所述的方法，還包括: 去除所述淺溝槽隔離電介質(zhì)的一部分以露出所述溝槽電容器的暴露表面； 其中所述自對(duì)準(zhǔn)硅化物互連至少部分地形成在所述溝槽電容器的所述暴露表面上。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述非平面晶體管包括晶體管柵極組件和晶體管溝道，所述晶體管柵極組件具有耦接到所述晶體管溝道的多個(gè)柵極表面。
5.根據(jù)權(quán)利要求4所述的方法，其中，所述非平面晶體管是完全耗盡的finFET器件。
6.根據(jù) 權(quán)利要求4所述的方法，其中，所述非平面晶體管是納米線多柵器件，所述晶體管柵極組件 在 與所述晶體管溝道的長(zhǎng)度平行的所述晶體管溝道的表面上包圍所述晶體管溝道。
7.根據(jù)權(quán)利要求1所述的方法，其中，所述自對(duì)準(zhǔn)硅化物互連作為替代柵工藝流的一部分而形成，在所述替代柵工藝流中在所述非平面晶體管處形成和去除偽柵極之后形成所述晶體管柵極。
8.根據(jù)權(quán)利要求1所述的方法，其中，使用非光刻制造工藝形成所述自對(duì)準(zhǔn)硅化物互連。
9.一種存儲(chǔ)器基兀,包括: 溝槽電容器； 非平面晶體管；以及 自對(duì)準(zhǔn)硅化物互連，其將所述溝槽電容器電耦接到所述非平面晶體管。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器基元，還包括: 淺溝槽隔離電介質(zhì)，其被形成在所述溝槽電容器上方；以及 信號(hào)線，其在所述溝槽電容器上方經(jīng)過(guò)，所述信號(hào)線通過(guò)所述淺溝槽隔離電介質(zhì)而與所述溝槽電容器分隔開(kāi)。
11.根據(jù)權(quán)利要求10所述的存儲(chǔ)器基元，其中，所述自對(duì)準(zhǔn)硅化物互連至少部分地形成在通過(guò)所述淺溝槽隔離電介質(zhì)的被部分地去除的部分而露出的所述溝槽電容器的暴露表面上。
12.根據(jù)權(quán)利要求9所述的存儲(chǔ)器基元，其中，所述非平面晶體管包括晶體管柵極組件和晶體管溝道，所述晶體管柵極組件具有耦接到所述晶體管溝道的多個(gè)柵極表面。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器基元，其中，所述非平面晶體管是完全耗盡的finFET 器件。
14.根據(jù)權(quán)利要求12所述的存儲(chǔ)器基元，其中，所述非平面晶體管是納米線多柵器件，所述晶體管柵極組件在與所述晶體管溝道的長(zhǎng)度平行的所述晶體管溝道的表面上包圍所述晶體管溝道。
15.一種存儲(chǔ)器陣列，包括: 多個(gè)DRAM存儲(chǔ)器基元，每一個(gè)所述DRAM存儲(chǔ)器基元包括: 溝槽電容器； 非平面晶體管；以及 自對(duì)準(zhǔn)硅化物互連，其將所述溝槽電容器電耦接到所述非平面晶體管；以及 處理器，其中所述處理器和所述多個(gè)DRAM基元都形成在單片硅襯底中。
16.根據(jù)權(quán)利要求15所述的存儲(chǔ)器陣列，其中，所述DRAM存儲(chǔ)器基元還包括: 淺溝槽隔離電介質(zhì)，其被形成在所述溝槽電容器上方；以及 信號(hào)線，其在所述溝槽電容器上方經(jīng)過(guò)，所述信號(hào)線通過(guò)所述淺溝槽隔離電介質(zhì)而與所述溝槽電容器分隔開(kāi)，所述信號(hào)線被配置為承載來(lái)自所述多個(gè)DRAM存儲(chǔ)器基元的電信號(hào)。
17.根據(jù)權(quán)利要求16所述的存儲(chǔ)器陣列，其中，所述自對(duì)準(zhǔn)硅化物互連至少部分地形成在通過(guò)所述淺溝槽隔離電介質(zhì)的被部分地去除的部分而露出的所述溝槽電容器的暴露表面上。
18.根據(jù)權(quán)利要求15所述的存儲(chǔ)器陣列，其中，所述非平面晶體管包括晶體管柵極組件和晶體管溝道，所述晶體管柵極組件具有耦接到所述晶體管溝道的多個(gè)柵極表面。`
19.根據(jù)權(quán)利要求18所述的存儲(chǔ)器陣列，其中，所述非平面晶體管是完全耗盡的finFET晶體管。
20.根據(jù)權(quán)利要求18所述的存儲(chǔ)器陣列，其中，所述非平面晶體管是納米線多柵器件，所述晶體管柵極組件包圍在與所述晶體管溝道的長(zhǎng)度平行的所述晶體管溝道上的表面。
【文檔編號(hào)】H01L21/82GK103890930SQ201280050984
【公開(kāi)日】2014年6月25日 申請(qǐng)日期:2012年10月6日 優(yōu)先權(quán)日:2011年10月17日
【發(fā)明者】J·B·張, L·張, M·A·古羅恩, W·E·亨施 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司