專利名稱：一種基于外延技術的三維集成功率半導體及其制作方法
技術領域：
本發(fā)明涉及一種基于硅外延技術，能夠用于制造低損耗功率集成電路的三維集成功率半導體及其制作方法。
背景技術：
集成功率半導體技術是實現半導體功率集成電路的基礎和關鍵，這一技術的不斷進步，推動著電子信息系統和電力電子系統不斷往集成化、智能化、低功耗化、高穩(wěn)定性和可靠性等方面發(fā)展。在單芯片集成的功率半導體技術中，前提條件是要具備良好的隔離結構，確保各器件之間的電絕緣；其關鍵是在于高、低壓器件制作工藝的兼容性，只有工藝上相互兼容的器件集成到一起，才能保證各器件的性能滿足應用要求，同時也盡可能降低生 產成本；可集成的大功率器件是核心，不同類型的大功率器件決定了功率集成電路不同的應用領域。當前集成功率半導體的主要技術是B⑶(Bioplar，CMOS, DM0S)工藝，硅基厚外延高壓BCD工藝占據著主要份額，在這種工藝中，器件之間主要是通過反偏PN結進行隔離，在經過必須的長時間高溫過程后，隔離擴散會很大，并且反偏PN結存在漏電流，會影響整個電路的功耗，各種器件的電極都是從芯片表面引出，集成的大功率器件主要是LDMOS(Laterally Diffused M0S,橫向擴散MOS器件)，或者是LIGBT(Laterally Insulated GateBipolar Translator，橫向絕緣柵雙極型晶體管)，或者是漏極從硅片表面引出的VDMOS(Vertical Diffused M0S，縱向擴散MOS器件)，這些器件不光會占用較多的芯片面積，還會給高壓互連以及芯片熱設計等帶來困難。

發(fā)明內容
本發(fā)明要解決的技術問題是提供一種基于外延技術的三維集成功率半導體及其制作方法，擴展常規(guī)BCD工藝方法，滿足橫向介質隔離、縱向結隔離，可用于制作出高集成度，低隔離島間漏電流的功率集成電路。本發(fā)明的技術方案是一種基于外延技術的三維集成功率半導體，集成功率半導體從下至上依次包括重摻雜N型硅片、第一層輕摻雜N型外延層、第二層輕摻雜N型外延層和第三層輕摻雜N型外延層，第二層輕摻雜N型外延層和第三層輕摻雜N型外延層之間包含P_bulk層，P_bulk層上方的第三層輕摻雜N型外延層中包含PBL、P_sink區(qū)和N_sink區(qū)，第二、三層輕摻雜N型外延層中有填充槽。填充介質包括SiO2或者SiO2與多晶硅的組合物。一種上述基于外延技術的三維集成功率半導體的制作方法，包括基底材料制作步驟和常規(guī)B⑶工藝步驟。選取重摻雜的N型硅片作為襯底材料(雜質濃度在19次方數量級以上)，先在襯底硅片上生長一定厚度的輕摻雜N型外延層，外延層的厚度和濃度由隔離結構以及VDMOS的耐壓決定。接下來在？_1^11^層對應區(qū)域進行光刻、刻蝕、硼雜質注入及退火。去掉表面氧化層后進行第二次輕摻雜N型外延層生長，這一外延層的厚度和濃度由P_bulk層的耐壓決定。然后再在P_bulk層對應區(qū)域進行套刻、刻蝕、硼雜質注入及退火，在需要對P_bulk層做體引出的位置進行PBL (P-type Buried Layer, P型埋層)套刻、刻蝕、硼雜質注入及退火。去掉表面氧化層后進行第三次輕摻雜N型外延層生長，第三外延層的厚度和濃度主要由低壓器件的耐壓決定。然后在NPN晶體管的集電極引出處、PNP晶體管的基極引出處進行重摻雜1811^ (N型穿透)區(qū)的套刻、刻蝕、磷雜質注入，在需要對P_bulk做體引出的位置進行P_sink (P型穿透)區(qū)的套刻、刻蝕、硼雜質注入。經氧化退火在硅片表面生長一定厚度的SiO2 (二氧化硅)，刻蝕掉槽區(qū)的SiO2后進行挖槽回填工藝，回填的介質可以是單一的SiO2,也可以是“Si02+非摻雜多晶硅”，后者無具體混合比例。多晶硅僅用于填充SiO2未填充滿的空間。若槽內填充的是“SiO2+多晶娃”，則需將表面的多晶娃去掉，并使娃片表面平坦化。至此完成了半絕緣基底材料的制備。將硅片表面的多晶硅和SiO2 (二氧化硅)去除掉，并使硅片表面平坦化后，接下來的工藝全部在輕摻雜外延層一側進行(除了最后的減薄和背面金屬化工藝)，這些工藝和常規(guī)B⑶的工藝步驟基本一致。首先是P阱(或者N阱)的套刻、注入及退火；接下來進行場氧 化和有源區(qū)光刻及刻蝕；刻蝕出有源區(qū)窗口后，為了得到VDMOS的厚柵氧化層和低壓MOS的薄柵氧化層，先生長較厚的柵氧化層，將低壓MOS的柵極對應區(qū)域的厚柵氧化層去除，再生長一層薄的柵氧化層；淀積一定厚度的多晶硅，進行多晶硅刻蝕和氧化，多晶硅摻雜由后續(xù)的N+ (或者P+)自對準注入時一道完成；接下來進行body區(qū)(VDMOS的體區(qū))的套刻、刻蝕、注入及退火；然后進行ZP (齊納二極管的重摻雜P型區(qū))的套刻、刻蝕、注入及退火；接著是N+區(qū)套刻、刻蝕、注入及退火，P+區(qū)套刻、刻蝕、注入及退火；然后用LPCVD (低壓化學氣相沉積)淀積較厚的SiO2 (二氧化硅)，對SiO2 (二氧化硅)進行增密，同時起到對N+區(qū)和P+區(qū)的退火作用；然后進行接觸孔光刻及刻蝕、淀積金屬層、金屬層反刻、生長表面鈍化層、光刻及刻蝕TOPSIDE (在鈍化層上開出的作為壓焊點或測試點的窗口)窗口。最后，將重摻雜襯底減薄至一定厚度(具體厚度由生產條件及器件參數要求決定)，再進行背面金屬化。本發(fā)明的工作原理分析如下在重摻雜的襯底片上先生長一層較厚的同型輕摻雜外延層，在除VDMOS對應區(qū)域外的其他區(qū)域注入相反類型的雜質，再生長一層和襯底摻雜類型相同的外延層，然后也在除VDMOS對應區(qū)域外的其他區(qū)域注入相反類型的雜質，在體引出位置進行埋層光刻及注入，再生長一層和襯底摻雜類型相同的外延層，然后分別進行N型和P型穿透區(qū)的光刻和注入，經氧化退火后得到挖槽時用的掩蔽層。挖槽、回填介質、并將表面介質層全部去除后，得到了制作三維集成功率芯片所需的半絕緣基底材料。根據不同的應用，可選取η次外延加上η-1次雜質注入來實現滿足需求的半絕緣基底材料。經上述步驟制作出半絕緣基底材料后，采用和常規(guī)B⑶完全一樣的工藝步驟，制作出的功率集成電路中所含的大功率器件為VDM0S，并且VDMOS的漏極是從芯片背面引出，器件與器件的橫向之間為介質隔離，低壓器件和襯底之間為PN結隔離。將大功率VDMOS器件的漏極從功率集成芯片的背面引出，有利于提聞功率集成芯片的功率密度、提聞娃材料的利用率、降低高壓互連的難度、降低熱設計問題的復雜度。本發(fā)明與現有技術相比，具有以下優(yōu)點
集成的大功率器件是VDM0S，并且將VDMOS的漏極從芯片背面引出，實現單芯片的三維集成，提高了功率集成電路的功率密度，降低了高壓互聯的復雜度。大功率VDMOS的漂移區(qū)和襯底之間通過在P_bulk層上開出的雜質類型相反的窗口連接起來，即實現了 VDMOS的垂直導電通路，又保證了各低壓器件和襯底之間的電絕緣。各器件橫向之間采用介質隔離，節(jié)省了芯片面積，降低了因隔離部分存在的漏電流而引起的功率損耗。


圖1為本發(fā)明的半絕緣基底結構剖面圖，圖中Si代表硅，Si02代表二氧化硅，Poly代表多晶硅，N+ substrate代表重摻雜的N型襯底，P_bulk層代表P型夾層，N-代表輕摻雜的N型層，PBL代表P型埋層，P_sink區(qū)代表P型穿透區(qū)。圖2為本發(fā)明的結構剖面圖，圖中NSD代表N型重摻雜區(qū)，PSD代表P型重摻雜區(qū)，N_sink區(qū)代表N型穿透區(qū)，S代表MOS管的“源極”，G代表MOS管的“柵極”，D代表MOS管的“漏極”，C代表雙極型晶體管的“集電極”， B代表雙極型晶體管的“基極”，E代表雙極型晶體管的“發(fā)射極”，Vdd代表“ + ”電位，GND代表“地”電位。
具體實施例方式如圖2，一種基于外延技術的三維集成功率半導體，集成的大功率器件是VDM0S，集成功率半導體從下至上依次包括重摻雜N型硅片、第一層輕摻雜N型外延層、第二層輕摻雜N型外延層和第三層輕摻雜N型外延層，第二層輕摻雜N型外延層和第三層輕摻雜N型外延層之間包含P_bulk層，P_bulk層上方的第三層輕摻雜N型外延層中包含PBL、P_sink區(qū)和N_sink區(qū)，第二、三層輕摻雜N型外延層中有填充槽。填充介質為SiO2與多晶硅的組合物。如圖1，第一步是半絕緣基底材料的制備。首先準備襯底材料，重摻雜襯底硅片選用電阻率為O. 002 O. 004 Ω · Cm的N〈100>摻砷硅片，或者電阻率為O. 008 O. 02Ω · cm的N〈100>摻銻硅片。先在襯底片的拋光面生長厚度在20 m左右，雜質濃度為2. 5el5的N-外延層。然后在外延層上通過熱氧化(1050°C濕氧氧化)生長6000 左右的氧化層。在進行第一次P_bulk層光刻/腐蝕的同時開出對位標記窗口，經過預氧化(950°C濕氧氧化生長1000 左右的雜質擋避氧化層)、低硼注入(注入劑量8. 0el2，注入能量80KeV)、退火(850°C氮氣環(huán)境下退火30分鐘)后，再在1050°C條件下濕氧氧化生長4000 左右的氧化層，將表面氧化層去除后，對位標記對應的區(qū)域要比周圍區(qū)域矮1500 左右，從而得到了后續(xù)工藝套刻用的對位標記。接下來進行第二次N-外延層的生長，這一外延層的厚度為5 m，雜質濃度為2. 5el5。外延過后進行第二次P_bulk層光刻、腐蝕、注入及退火，光刻版以及其他工藝條件和第一次P_bulk層的一樣。用作反偏PN結隔離的P型隔離墻需要通過PBL (P型埋層)和P_sink區(qū)(P型穿透區(qū))對通擴散來形成，所以在第三次外延之前必須在P型隔離墻對應的位置做上PBL。完成PBL的套刻、腐蝕、注入及退火后進行第三次N-外延層生長，第三層外延的厚度為ll m，雜質濃度為2. 5el5。然后是進行N_sink區(qū)(N型穿透區(qū))和P_sink區(qū)的套刻、腐蝕、注入及退火，N_sink區(qū)是為了降低NPN晶體管的集電極串聯電阻和PNP晶體管的基極串聯電阻。在進行N_sink區(qū)和P_sink區(qū)退火的同時在硅片表面生長一層較厚的氧化層，刻蝕掉槽區(qū)的SiO2后進行挖槽回填工藝，槽的寬度為1. 6 m，在縱向上槽需要穿通頂層的N-外延層到達P_bulk層，在槽底有一部分嵌在P_bulk層中。回填的介質為“Si02+非摻雜多晶硅”，先通過熱氧化在槽壁上生長一定厚度的SiO2具體厚度由槽的耐壓決定)，然后淀積多晶娃將槽填滿。介質回填完成后通過CMP(Chemical MechanicalPolishing，化學機械研磨)拋完硅片表面的多晶硅和Si02。至此完成了基底材料的制備。第二步是各種器件以及電路的實現。拋完表面的多晶硅和SiO2，并且表面平坦化后，接下來的工藝全部在輕摻雜外延層上進行(除了最后的減薄和背面金屬化工藝)，這些工藝和常規(guī)B⑶的工藝步驟基本一致。首先是進行P_well(P阱)的套刻、注入及退火；接下來進行場氧化和有源區(qū)光刻及刻蝕；刻蝕出有源區(qū)窗口后，為了得到VDMOS的厚柵氧化層和低壓MOS的薄柵氧化層，先生長較厚的柵氧化層(厚度約為850 )，將低壓MOS的柵極對應區(qū)域的厚柵氧化層去除，再生長一層薄的柵氧化層(厚度約為360 );淀積厚度為O. 5 m的多晶硅，進行多晶硅刻蝕和氧化，多晶硅摻雜由后續(xù)的NSD (N+源/漏)自對準注入時一道完成；接下來進行body區(qū)(VDMOS的體區(qū))的套刻、刻蝕、注入及退火；然后進行ZP (齊納二極管的重摻雜P型區(qū))的套刻、刻蝕、注入及退火；接著是NSD套刻、刻蝕、注入及退火，PSD(P+源/漏)區(qū)套刻、刻蝕、注入及退火；然后用LPCVD (低壓化學氣相沉積)淀積4500 的二氧化硅，960°C氮氣環(huán)境下對二氧化硅進行增密30分鐘，同時起到對NSD和PSD的退火 作用；然后進行接觸孔光刻及刻蝕、淀積金屬層、金屬層反刻、生長表面鈍化層、光刻及刻蝕TOPSIDE (在鈍化層上開出的作為壓焊點或測試點的窗口)窗口。最后，將重摻雜襯底減薄至30(T350um，再進行背面金屬化。本發(fā)明適用于各種單片集成的功率集成電路。
權利要求
1.一種基于外延技術的三維集成功率半導體，其特征在于所述集成功率半導體從下至上依次包括重摻雜N型硅片、第一層輕摻雜N型外延層、第二層輕摻雜N型外延層和第三層輕摻雜N型外延層，第二層輕摻雜N型外延層和第三層輕摻雜N型外延層之間包含P_bulk層，P_bulk層上方的第三層輕摻雜N型外延層中包含PBL、P_sink區(qū)和N_sink區(qū)，第二、三層輕摻雜N型外延層中有填充槽，槽內為填充介質。
2.根據權利要求1所述的一種基于外延技術的三維集成功率半導體，其特征在于填充槽內的填充介質包括SiO2或SiO2與多晶硅的組合物。
3.一種制作權利要求1和2中集成功率半導體的方法，包括BCD工藝步驟，其特征在于在B⑶工藝步驟之前還包括制作基底材料的步驟 首先選擇雜質濃度大于19次方數量級的重摻雜N型硅片作襯底材料，先在襯底硅片上生長一層輕摻雜N型外延層，接下來在P_bulk層對應區(qū)域進行光刻、刻蝕、硼雜質注入及退火； 去掉表面氧化層后進行第二層輕摻雜N型外延層生長，然后再在P_bulk層對應區(qū)域進行套刻、刻蝕、硼雜質注入及退火，在對P_bulk層做體引出的位置進行PBL套刻、刻蝕、硼雜質注入及退火； 去掉表面氧化層后進行第三層輕摻雜N型外延層生長，然后在NPN晶體管的集電極引出處和PNP晶體管的基極引出處進行重摻雜N_sink區(qū)的套刻、刻蝕、磷雜質注入，在對P_bulk層做體引出的位置進RP_sink區(qū)的套刻、刻蝕、硼雜質注入； 經氧化退火在硅片表面生長一層SiO2，刻蝕掉槽區(qū)的SiO2后進行挖槽回填，回填的介質包括單一的SiO2或者SiO2與多晶硅的組合物。
全文摘要
本發(fā)明公開了一種基于外延技術的三維集成功率半導體及其制作方法，集成的大功率器件是VDMOS，在常規(guī)硅基厚外延高壓BCD工藝前，加入了制作基底材料的步驟，該步驟以雜質濃度大于19次方數量級的重摻雜N型硅片作為襯底材料，包括三次外延層生長，采用該方法制作的集成功率半導體滿足橫向介質隔離、縱向結隔離，高集成度，低隔離島之間漏電流。
文檔編號H01L21/8232GK103022006SQ20131002081
公開日2013年4月3日 申請日期2013年1月21日 優(yōu)先權日2013年1月21日
發(fā)明者傅興華, 馬奎, 楊發(fā)順, 林潔馨 申請人:貴州大學