專利名稱：場(chǎng)效應(yīng)晶體管的制作方法
場(chǎng)效應(yīng)晶體管本申請(qǐng)是申請(qǐng)?zhí)枮?00680020630.9，申請(qǐng)日為2006年6月8日，發(fā)明名稱為“電
荷平衡場(chǎng)效應(yīng)晶體管”的分案申請(qǐng)。相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求于2005年6月10日提交的美國(guó)臨時(shí)專利申請(qǐng)N0.60/689，229的優(yōu)先
權(quán)，其全部?jī)?nèi)容結(jié)合于此作為參考。本申請(qǐng)涉及于2004年12月29日提交的美國(guó)專利申請(qǐng)N0.11/026, 276,以及于2006年5月24日提交的美國(guó)專利申請(qǐng)N0.11/441，386，這兩個(gè)申請(qǐng)均結(jié)合于此作為參考。
背景技術(shù)：
本發(fā)明涉及半導(dǎo)體功率器件技術(shù)，尤其涉及電荷平衡場(chǎng)效應(yīng)晶體管及其制造方法。用于高電流開關(guān)的器件結(jié)構(gòu)已經(jīng)由平面柵垂直DMOS發(fā)展到包括具有屏蔽電極的溝槽柵結(jié)構(gòu)。早期的開發(fā)項(xiàng)目關(guān)注于減少特定導(dǎo)通狀態(tài)電阻RSP。后來，諸如柵電荷(需要用來使器件導(dǎo)通或截止的電荷)的其它性能屬性也被增加到開發(fā)目標(biāo)中。最近，這些品質(zhì)特征已經(jīng)演變?yōu)槿Q于特定開關(guān)應(yīng)用的特定唯一目標(biāo)。由于對(duì)MOSFET的開關(guān)速度的影響，特定的導(dǎo)通電阻和柵-漏電荷的乘積(RSP xQgd)被稱作品質(zhì)因素(figure-of-merit, F0M),用于在很多電子系統(tǒng)中普遍存在的同步降壓變換器中的頂部開關(guān)。以類似的方式，根據(jù)取決于全部柵極電荷的FOM(RSP X Qai)來判定下側(cè)M0SFET，其功率消耗取決于導(dǎo)電損耗。屏蔽柵結(jié)構(gòu)可顯著地提高這些品質(zhì)因素。另夕卜，通過增加屏蔽電極的深度，可以改善電荷平衡，這樣允許高于給定漂移區(qū)域濃度平行平面擊穿，從而減低RSP。諸如用于低電壓MOSFET的電荷平衡期間結(jié)構(gòu)的應(yīng)用已經(jīng)證明是困難的，原因在于工藝和材料改變導(dǎo)致載流子類型的不平衡，反過來又造成降低的擊穿電壓。假設(shè)電荷平衡導(dǎo)致漂移區(qū)域內(nèi)的平電場(chǎng)，可以顯示出摻雜濃度N和漂移區(qū)域柱的寬度W的乘積必須小于半導(dǎo)體電容率和臨界電場(chǎng)的乘積被電荷q除:
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管(FET)，包括: 多個(gè)溝槽，延伸進(jìn)第一導(dǎo)電類型的半導(dǎo)體區(qū)，所述多個(gè)溝槽包括多個(gè)柵化溝槽和多個(gè)未柵化溝槽； 多個(gè)第二類型的體區(qū)域，每個(gè)所述多個(gè)第二類型的體區(qū)域設(shè)置在所述多個(gè)溝槽中各對(duì)相鄰溝槽之間的所述半導(dǎo)體區(qū)中； 絕緣材料，填充所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部； 多個(gè)柵電極，每個(gè)所述柵電極設(shè)置在所述多個(gè)溝槽中的一個(gè)相應(yīng)柵化溝槽中；以及所述第二導(dǎo)電類型的導(dǎo)電材料，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中，以便所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸 與每個(gè)未柵化溝槽鄰接的相應(yīng)的體區(qū)域。
2.根據(jù)權(quán)利要求1所述的FET，進(jìn)一步包括: 所述第一導(dǎo)電類型的多個(gè)源區(qū)，每個(gè)所述源區(qū)設(shè)置在所述多個(gè)體區(qū)域中的各個(gè)中，其中，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸與每個(gè)未柵化溝槽鄰接的源區(qū)；以及 源互連層，接觸所述多個(gè)源區(qū)中的每個(gè)和設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料。
3.根據(jù)權(quán)利要求1所述的FET，其中，填充所述多個(gè)未柵化溝槽中的每個(gè)的底部的所述絕緣材料具有位于與所未柵化溝槽鄰接的所述體區(qū)域的底面之上的每個(gè)未柵化溝槽的頂面。
4.根據(jù)權(quán)利要求3所述的FET，其中，設(shè)置在所述多個(gè)體區(qū)域中的各個(gè)中的每個(gè)源區(qū)延伸穿過各平臺(tái)區(qū)域的整個(gè)寬度，所述平臺(tái)區(qū)域通過各對(duì)相鄰的溝槽沿其橫向尺寸限制。
5.根據(jù)權(quán)利要求1所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，所述多個(gè)體區(qū)域形成在所述覆蓋外延層的上部中。
6.根據(jù)權(quán)利要求1所述的FET，其中，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料包括所述第二導(dǎo)電類型的多晶硅。
7.根據(jù)權(quán)利要求1所述的FET，其中，所述多個(gè)未柵化溝槽中的一個(gè)被設(shè)置在所述多個(gè)柵化溝槽中每對(duì)相鄰的柵化溝槽之間。
8.根據(jù)權(quán)利要求1所述的FET，其中，所述未柵化溝槽中的兩個(gè)或更多個(gè)形成在所述多個(gè)柵化溝槽中的每對(duì)相鄰的柵化溝槽之間。
9.一種場(chǎng)效應(yīng)晶體管(FET)，包括: 多個(gè)溝槽，延伸進(jìn)第一導(dǎo)電類型的半導(dǎo)體區(qū)，所述多個(gè)溝槽包括多個(gè)柵化溝槽和多個(gè)未柵化溝槽； 多個(gè)第二類型的體區(qū)域，每個(gè)所述多個(gè)第二類型的體區(qū)域設(shè)置在所述多個(gè)溝槽中各對(duì)相鄰溝槽之間的所述半導(dǎo)體區(qū)中； 多個(gè)屏蔽電極，所述多個(gè)屏蔽電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中每個(gè)的底部； 絕緣層，設(shè)置在設(shè)置于每個(gè)未柵化溝槽中的所述屏蔽電極之上；以及所述第二導(dǎo)電類型的導(dǎo)電材料，設(shè)置在所述絕緣層之上的所述多個(gè)未柵化溝槽中的每個(gè)中，以便所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸與每個(gè)未柵化溝槽鄰接的所述體區(qū)域。
10.根據(jù)權(quán)利要求9所述的FET，進(jìn)一步包括: 多個(gè)所述第一導(dǎo)電類型的源區(qū)，所述多個(gè)所述第一導(dǎo)電類型的源區(qū)中的一個(gè)設(shè)置在所述多個(gè)體區(qū)域中的每個(gè)中，所述多個(gè)體區(qū)域中的每個(gè)設(shè)置在所述多個(gè)溝槽中各對(duì)相鄰溝槽之間的半導(dǎo)體區(qū)中， 其中，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸與每個(gè)未柵化溝槽鄰接的源區(qū)；以及 源互連層，接觸所述源區(qū)和所述導(dǎo)電材料。
11.根據(jù)權(quán)利要求10所述的FET，其中，所述多個(gè)源區(qū)中的每個(gè)源區(qū)延伸穿過各平臺(tái)區(qū)域的整個(gè)寬度，所述平臺(tái)區(qū)域通過一對(duì)相鄰的溝槽沿其橫向尺寸限制。
12.根據(jù)權(quán)利要求10所述的FET，其中，所述多個(gè)屏蔽電極電連接至所述源互連層，其中，所述多個(gè)屏蔽電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部中。
13.根據(jù)權(quán)利要求9所述的FET，進(jìn)一步包括: 屏蔽絕緣層，襯著所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的下側(cè)壁和底面； 電極間絕緣層，在所述多個(gè)柵化溝槽中設(shè)置的所述屏蔽電極之上延伸；以及 多個(gè)柵電極，所述多個(gè)柵電極中的一個(gè)位于所述多個(gè)柵化溝槽中的每個(gè)的所述電極間絕緣層之上。
14.根據(jù)權(quán)利要求9所述的FET，其中，設(shè)置在所述多個(gè)未柵化溝槽中的一個(gè)中的所述導(dǎo)電材料延伸至比與所述未柵化溝槽鄰接的所述體區(qū)域的深度淺的深度。
15.根據(jù)權(quán)利要求9所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，以及所述多個(gè)體區(qū)域被形成在所覆蓋述外延層的上部，其中，所述多個(gè)柵化溝槽和未柵化溝槽在所述高摻雜襯底中停止。
16.根據(jù)權(quán)利要求9所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，以及所述多個(gè)體區(qū)域被形成在所述覆蓋外延層的上部，其中，所述多個(gè)柵化溝槽和未柵化溝槽在所述覆蓋外延層中停止。
17.根據(jù)權(quán)利要求9所述的FET，其中，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)的所述導(dǎo)電材料包括所述第二導(dǎo)電類型的多晶硅層。
18.根據(jù)權(quán)利要求9所述的FET，其中，所述多個(gè)未柵化溝槽中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽中每對(duì)相鄰的柵化溝槽之間。
19.根據(jù)權(quán)利要求9所述的FET，其中，所述多個(gè)未柵化溝槽中的兩個(gè)或更多個(gè)形成在所述多個(gè)柵化溝槽中的每對(duì)相鄰的柵化溝槽之間。
20.一種場(chǎng)效應(yīng)晶體管(FET)，包括: 多個(gè)溝槽，延伸進(jìn)第一導(dǎo)電類型的半導(dǎo)體區(qū)，所述多個(gè)溝槽包括多個(gè)柵化溝槽和多個(gè)未柵化溝槽； 多個(gè)第二類型的體區(qū)域，所述多個(gè)第二類型的體區(qū)域中的每個(gè)設(shè)置在所述多個(gè)溝槽中的各對(duì)相鄰溝槽之間的所述半導(dǎo)體區(qū)中； 多個(gè)屏蔽電極，所述多個(gè)屏蔽電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中每個(gè)的底部，每個(gè)未柵化溝槽中的所述屏蔽電極具有在鄰接體區(qū)域的底面之上的頂面；以及 所述第二導(dǎo)電類型的導(dǎo)電材料，設(shè)置在所述多個(gè)未柵化溝槽的每個(gè)中，以便所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸與每個(gè)未柵化溝槽鄰接的體區(qū)域，所述導(dǎo)電材料同樣與設(shè)置在每個(gè)未柵化溝槽中的所述屏蔽電極接觸。
21.根據(jù)權(quán)利要求20所述的FET，進(jìn)一步包括: 多個(gè)所述第一導(dǎo)電類型的源區(qū)，所述多個(gè)第一導(dǎo)電類型的源區(qū)中的每個(gè)設(shè)置在所述多個(gè)體區(qū)域中的各個(gè)中，其中，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸與每個(gè)未柵化溝槽鄰接的源區(qū)；以及 源互連層，接觸設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料和所述多個(gè)源區(qū)中的每個(gè)。
22.根據(jù)權(quán)利要求21述的FET，其中，所述多個(gè)源區(qū)中的每個(gè)源區(qū)延伸穿過各平臺(tái)區(qū)域的整個(gè)寬度，所述平臺(tái)區(qū)域通過各對(duì)相鄰的溝槽沿其橫向尺寸限制。
23.根據(jù)權(quán)利要求22所述的FET，其中，所述多個(gè)屏蔽電極電連接至所述源互連層，所述多個(gè)屏蔽電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部。
24.根據(jù)權(quán)利要求20所述的FET，進(jìn)一步包括: 屏蔽絕緣層，襯著所述多個(gè)柵化溝槽中的每個(gè)的下側(cè)壁和底面； 柵絕緣層，襯著每個(gè)柵化溝槽的上側(cè)壁，并在每個(gè)柵化溝槽中的所述屏蔽電極之上延伸；以及 柵電極，位于每個(gè)柵化溝槽中的所述柵絕緣層之上。
25.根據(jù)權(quán)利要求20所述的FET，其中，所述多個(gè)未柵化溝槽中的一個(gè)中設(shè)置的所述導(dǎo)電材料延伸至比與所述未柵化溝槽鄰接的所述體區(qū)域的深度淺的深度。
26.根據(jù)權(quán)利要求20所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，以及所述多個(gè)體區(qū)域被形成在所述覆蓋外延層的上部，其中，所述多個(gè)柵化溝槽和未柵化溝槽在所述覆蓋外延層中停止。
27.根據(jù)權(quán)利要求20所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，以及所述多個(gè)體區(qū)域被形成在所述覆蓋外延層的上部，其中，所述多個(gè)柵化溝槽和未柵化溝槽在所述覆蓋外延層中停止。
28.根據(jù)權(quán)利要求20所述的FET，其中，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中的所述導(dǎo)電材料包括所述第二導(dǎo)電類型的多晶硅層。
29.根據(jù)權(quán)利要求20所述的FET，其中，所述多個(gè)未柵化溝槽中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽中的每對(duì)相鄰的柵化溝槽之間。
30.根據(jù)權(quán)利要求20所述的FET，其中，所述多個(gè)未柵化溝槽中的兩個(gè)或更多個(gè)形成在所述多個(gè)柵化溝槽中的每對(duì)相鄰的柵化溝槽之間。
31.一種場(chǎng)效應(yīng)晶體管(FET)，包括: 多個(gè)溝槽，延伸進(jìn)第一導(dǎo)電類型的半導(dǎo)體區(qū)中，所述多個(gè)溝槽包括多個(gè)柵化溝槽和多個(gè)未柵化溝槽； 多個(gè)屏蔽電極，所述多個(gè)屏蔽電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部；絕緣層，設(shè)置在設(shè)置于每個(gè)未柵化溝槽中的所述屏蔽電極之上；以及 多個(gè)第二導(dǎo)電類型的體區(qū)域，所述多個(gè)第二導(dǎo)電類型的體區(qū)域中的每個(gè)設(shè)置在所述多個(gè)溝槽中的各對(duì)相鄰溝槽之間的所述半導(dǎo)體區(qū)內(nèi)，所述多個(gè)第二導(dǎo)電類型的體區(qū)域中的每個(gè)包括: 重體區(qū)，每個(gè)重體區(qū)均與各未柵化溝槽的側(cè)壁相鄰。
32.根據(jù)權(quán)利要求31所述的FET，進(jìn)一步包括: 多個(gè)所述第一導(dǎo)電 類型的源區(qū)，所述多個(gè)所述第一導(dǎo)電類型的源區(qū)中的每個(gè)設(shè)置在所述多個(gè)體區(qū)域中的各個(gè)中；以及 源互連層，接觸所述多個(gè)源區(qū)中的每個(gè)的上表面，所述源互連層填充所述多個(gè)未柵化溝槽中的每個(gè)的上部，并沿著每個(gè)未柵化溝槽的上側(cè)壁接觸各源區(qū)和重體區(qū)。
33.根據(jù)權(quán)利要求32所述的FET，其中，所述多個(gè)源區(qū)中的每個(gè)源區(qū)延伸穿過各平臺(tái)區(qū)域的整個(gè)寬度，所述平臺(tái)區(qū)域通過各對(duì)相鄰的溝槽沿其橫向尺寸限制。
34.根據(jù)權(quán)利要求32所述的FET，其中，所述多個(gè)屏蔽電極電連接至所述源互連層，所述多個(gè)屏蔽電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部。
35.根據(jù)權(quán)利要求32所述的FET，其中，所述源互連層延伸進(jìn)每個(gè)未柵化溝槽至比各鄰接體區(qū)域的深度淺的深度。
36.根據(jù)權(quán)利要求31所述的FET，進(jìn)一步包括: 屏蔽絕緣層，襯著所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的下側(cè)壁和底面； 電極間絕緣層，在設(shè)置于所述多個(gè)柵化溝槽中的所述屏蔽電極之上延伸；以及 多個(gè)柵電極，所述多個(gè)柵電極中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽中的每個(gè)中的所述電極間絕緣層之上。
37.根據(jù)權(quán)利要求31所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，所述多個(gè)體區(qū)域形成在所述覆蓋外延層的上部，其中，所述多個(gè)所述柵化溝槽和未柵化溝槽在所述覆蓋外延層中停止。
38.根據(jù)權(quán)利要求31所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，所述多個(gè)體區(qū)域形成在所述覆蓋外延層的上部中，其中，所述多個(gè)所述柵化溝槽和未柵化溝槽在所述覆蓋外延層中停止。
39.根據(jù)權(quán)利要求31所述的FET，其中，所述多個(gè)未柵化溝槽中的一個(gè)設(shè)置在所述多個(gè)柵化溝槽中每對(duì)相鄰的柵化溝槽之間。
40.根據(jù)權(quán)利要求31所述的FET，其中，所述多個(gè)未柵化溝槽中的兩個(gè)或更多個(gè)形成在所述多個(gè)柵化溝槽中每對(duì)相鄰的柵化溝槽之間。
41.一種場(chǎng)效應(yīng)晶體管(FET)，包括: 多個(gè)溝槽，延伸進(jìn)第一導(dǎo)電類型的半導(dǎo)體區(qū)，所述多個(gè)溝槽包括多個(gè)柵化溝槽和多個(gè)未柵化溝槽； 多個(gè)第二導(dǎo)電類型的體區(qū)域，所述多個(gè)第二導(dǎo)電類型的體區(qū)域中的每個(gè)設(shè)置在所述多個(gè)溝槽中的各對(duì)相鄰的溝槽之間的所述半導(dǎo)體區(qū)中，所述多個(gè)第二導(dǎo)電類型的體區(qū)域中的每個(gè)包括重體區(qū)，每個(gè)所述重體區(qū)與各未柵化溝槽的側(cè)壁相鄰；絕緣材料，填充所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部；以及 在每個(gè)柵化溝槽中的所述絕緣材料之上的柵電極。
42.根據(jù)權(quán)利要求41所述的FET，進(jìn)一步包括: 多個(gè)所述第一導(dǎo)電類型的源區(qū)，每個(gè)所述多個(gè)所述第一導(dǎo)電類型的源區(qū)設(shè)置在所述多個(gè)體區(qū)域中的各個(gè)中；以及 源互連層，接觸所述多個(gè)源區(qū)中的每個(gè)的上表面，所述源互連層填充所述多個(gè)未柵化溝槽中每個(gè)的上部，并沿著每個(gè)未柵化溝槽的上側(cè)壁接觸各個(gè)源區(qū)和重體區(qū)。
43.根據(jù)權(quán)利要求42所述的FET，其中，所述多個(gè)源區(qū)中的每個(gè)源區(qū)延伸穿過各平臺(tái)區(qū)域的整個(gè)寬度，所述平臺(tái)區(qū)域通過各對(duì)相鄰的溝槽沿其橫向尺寸限制。
44.根據(jù)權(quán)利要求42所述的FET，其中，所述源互連層延伸進(jìn)每個(gè)未柵化溝槽直至比所述體區(qū)域的深度淺的深度。
45.根據(jù)權(quán)利要求41所述的FET，其中，填充所述多個(gè)未柵化溝槽中的每個(gè)的底部的所述絕緣材料在每個(gè)未柵化溝槽中具有位于與所述未柵化溝槽鄰接的所述體區(qū)域的底面之上的頂面。
46.根據(jù)權(quán)利要求41所述的FET，其中，所述半導(dǎo)體區(qū)包括重?fù)诫s襯底和覆蓋外延層，所述多個(gè)體區(qū)域形成在所述覆蓋外延層的上部中。
47.根據(jù)權(quán)利要求41所述的FET，其中，所述多個(gè)未柵化溝槽中的一個(gè)被設(shè)置在所述多個(gè)柵化溝槽中的每對(duì)相鄰的柵化溝槽之間。
48.根據(jù)權(quán)利要求41所述的FET，其中，所述多個(gè)未柵化溝槽中的兩個(gè)或更多個(gè)形成在所述多個(gè)柵化溝槽 中每對(duì)相鄰的柵化溝槽之間。
全文摘要
本發(fā)明涉及場(chǎng)效應(yīng)晶體管。一種場(chǎng)效應(yīng)晶體管包括多個(gè)溝槽，延伸進(jìn)第一導(dǎo)電類型的半導(dǎo)體區(qū)，所述多個(gè)溝槽包括多個(gè)柵化溝槽和多個(gè)未柵化溝槽；多個(gè)第二類型的體區(qū)域，每個(gè)所述多個(gè)第二類型的體區(qū)域設(shè)置在所述多個(gè)溝槽中各對(duì)相鄰溝槽之間的所述半導(dǎo)體區(qū)中；絕緣材料，填充所述多個(gè)柵化溝槽和所述多個(gè)未柵化溝槽中的每個(gè)的底部；多個(gè)柵電極，每個(gè)所述柵電極設(shè)置在所述多個(gè)溝槽中的一個(gè)相應(yīng)柵化溝槽中；以及所述第二導(dǎo)電類型的導(dǎo)電材料，設(shè)置在所述多個(gè)未柵化溝槽中的每個(gè)中，以便所述導(dǎo)電材料沿所述未柵化溝槽的側(cè)壁接觸與每個(gè)未柵化溝槽鄰接的相應(yīng)的體區(qū)域。
文檔編號(hào)H01L29/06GK103094348SQ201310021899
公開日2013年5月8日 申請(qǐng)日期2006年6月8日 優(yōu)先權(quán)日2005年6月10日
發(fā)明者哈姆扎·耶爾馬茲, 丹尼爾·卡拉菲特, 史蒂文·P·薩普, 內(nèi)森·克拉夫特, 阿肖克·沙拉 申請(qǐng)人:飛兆半導(dǎo)體公司