半導(dǎo)體裝置制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)一種半導(dǎo)體裝置，包括一半導(dǎo)體基底、至少一第一柵極、一淺溝槽隔離以及一第三柵極。第一柵極設(shè)置于半導(dǎo)體基底上，且第一柵極部分重疊第三柵極與淺溝槽隔離。此外，第三柵極設(shè)置于淺溝槽隔離中，且第三柵極包括至少一突出部。
【專(zhuān)利說(shuō)明】半導(dǎo)體裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置，尤其是涉及一種將具有至少一突出部的柵極設(shè)置于淺溝槽隔離中的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]閃存存儲(chǔ)器(flash memory)是一種非揮發(fā)性(non-volatile)存儲(chǔ)器,其在缺乏外部電源供應(yīng)時(shí)，也能夠保存存儲(chǔ)在存儲(chǔ)器中的資訊內(nèi)容。近幾年來(lái)，由于閃存存儲(chǔ)器具有可重復(fù)寫(xiě)入以及可被電抹除等優(yōu)點(diǎn)，因此已被廣泛地應(yīng)用在移動(dòng)電話(huà)(mobile phone)、數(shù)字相機(jī)(digital camera)、游戲機(jī)(video player)、個(gè)人數(shù)字助理(personal digitalassistant, PDA)等電子產(chǎn)品或正在發(fā)展中的系統(tǒng)單芯片(system on a chip, S0C)中。
[0003]閃存存儲(chǔ)器是由許多存儲(chǔ)單元組成的?；旧希恳粋€(gè)存儲(chǔ)單元都包括了一個(gè)特制的金氧半導(dǎo)體(M0S, Metal-Oxide-Semiconductor)晶體管,用來(lái)存儲(chǔ)一個(gè)位(bit)的數(shù)字?jǐn)?shù)據(jù)。請(qǐng)參考圖1，圖1繪示了一現(xiàn)有閃存存儲(chǔ)單元的剖面示意圖。如圖1所示，閃存存儲(chǔ)器單元10包含有一半導(dǎo)體基底12、設(shè)置于半導(dǎo)體基底12上的一柵極堆疊14，其中柵極堆疊14包括浮置柵極(floating gate) 16、控制柵極(control gate) 18,浮置柵極16以及控制柵極18 —般是由多晶硅所構(gòu)成，且各柵極之間可設(shè)置介電層20例如:氧化物層，以彼此電性絕緣。閃存存儲(chǔ)器單元10另包含有源極摻雜區(qū)22以及漏極摻雜區(qū)24設(shè)置于柵極堆疊14兩側(cè)的半導(dǎo)體基底12中，以及一通道(channel)區(qū)26定義于源極摻雜區(qū)22以及漏極摻雜區(qū)24之間的半導(dǎo)體基底12中。雖然各種閃存存儲(chǔ)單元詳細(xì)的結(jié)構(gòu)與物理機(jī)制或有差異，但就一般而言，當(dāng)閃存存儲(chǔ)器單元10要進(jìn)行存儲(chǔ)數(shù)據(jù)(program)時(shí)，都是將電荷(通常就是電子)注入浮置柵極16中，以改變閃存存儲(chǔ)器單元10的臨限電壓(thresholdvoltage);而臨限電壓的高低，就代表了閃存存儲(chǔ)器單元10所存儲(chǔ)的數(shù)據(jù)將是O或I。例如，浮置柵極16與半導(dǎo)體基底12之間的介電層20可作為一穿隧氧化(tunneling oxide)層，熱電子(hot electron)即經(jīng)由此穿隧氧化層隧穿(tunneling)進(jìn)出浮置柵極16,而達(dá)到閃存存儲(chǔ)器單元10存儲(chǔ)數(shù)據(jù)的功能。
[0004]此外，當(dāng)閃存存儲(chǔ)器單元10被選取進(jìn)行抹除(erase)操作時(shí)，需先將閃存存儲(chǔ)器單元10中原來(lái)存儲(chǔ)的數(shù)據(jù)抹除，也就是將各閃存存儲(chǔ)器單元10中浮動(dòng)?xùn)艠O16的存儲(chǔ)電荷移除。浮動(dòng)?xùn)艠O16的電荷可經(jīng)由浮動(dòng)?xùn)艠O16至通道區(qū)26的路徑28 ;浮動(dòng)?xùn)艠O16至源極摻雜區(qū)22的路徑30 ;或是浮動(dòng)?xùn)艠O16至漏極摻雜區(qū)24的路徑32移出。在閃存存儲(chǔ)器單元10中多次沿同一上述路徑抹除數(shù)據(jù)后，路徑上的穿隧氧化層會(huì)逐漸遭到破壞并產(chǎn)生阻陷(trap)，使電荷陷入其中無(wú)法被移除，造成閃存存儲(chǔ)器單元10的失效。因此，如何改善浮動(dòng)?xùn)艠O的電荷的抹除方式以提升閃存存儲(chǔ)器單元的數(shù)據(jù)處理速度且增加閃存存儲(chǔ)器單元的使用壽命(endurance)實(shí)為相關(guān)技術(shù)者所欲改進(jìn)的課題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的之一在于提供一種將具有突出部的柵極設(shè)置于淺溝槽隔離中的半導(dǎo)體裝置，以改善半導(dǎo)體裝置的效能。
[0006]本發(fā)明的一較佳實(shí)施例是提供一種半導(dǎo)體裝置，包括一半導(dǎo)體基底、至少一第一柵極、一淺溝槽隔離以及一第三柵極。第一柵極設(shè)置于半導(dǎo)體基底上，且第一柵極部分重疊第三柵極與淺溝槽隔離。此外，第三柵極設(shè)置于淺溝槽隔離中，且第三柵極包括至少一突出部。
[0007]本發(fā)明的另一較佳實(shí)施例是提供一種半導(dǎo)體裝置，包括一半導(dǎo)體基底、至少二第一柵極、一第一淺溝槽隔離以及一第三柵極。二第一柵極設(shè)置于半導(dǎo)體基底上，且二第一柵極均部分重疊第三柵極。此外，第三柵極設(shè)置于第一淺溝槽隔離中，且第三柵極包括至少一突出部。
[0008]本發(fā)明通過(guò)第三柵極的突出部的設(shè)置增加第一柵極與第三柵極的重疊面積，以增加第一柵極中的存儲(chǔ)電荷的移除路徑，此外，第三柵極的突出部的設(shè)置也可使第一柵極中的存儲(chǔ)電荷經(jīng)由第一柵極與第三柵極之間的轉(zhuǎn)角排出，以縮短抹除電荷的所需時(shí)間。據(jù)此，具有突出部的第三柵極的設(shè)置有助于增加半導(dǎo)體裝置的使用壽命(endurance)以及改善半導(dǎo)體裝置的數(shù)據(jù)處理效率。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0009]圖1繪示了一現(xiàn)有閃存存儲(chǔ)單元的剖面示意圖；
[0010]圖2繪示本發(fā)明第一較佳實(shí)施例的一半導(dǎo)體裝置的布局示意圖； [0011]圖3繪示本發(fā)明第一較佳實(shí)施例的一半導(dǎo)體裝置沿圖2A-A’線(xiàn)段的剖面示意圖；
[0012]圖4繪示本發(fā)明第一較佳實(shí)施例的一半導(dǎo)體裝置沿圖2B-B’線(xiàn)段的剖面示意圖；
[0013]圖5繪示本發(fā)明第二較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖；
[0014]圖6繪示本發(fā)明第三較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖；
[0015]圖7繪示本發(fā)明第四較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖；
[0016]圖8繪示本發(fā)明第五較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖；
[0017]圖9至圖11繪示本發(fā)明一較佳實(shí)施例的形成第三柵極的示意圖。
[0018]符號(hào)說(shuō)明
[0019]10存儲(chǔ)器單元
[0020]12，102，122半導(dǎo)體基底
[0021]14柵極堆疊16 浮置柵極
[0022]18控制柵極
[0023]20，134介電層
[0024]22源極摻雜區(qū)24 漏極摻雜區(qū)
[0025]26通道區(qū)
[0026]28,30,32, Rl, R2路徑
[0027]100，200，300，400，500 半導(dǎo)體裝置
[0028]104第一介電層
[0029]106,106A, 106B第一柵極
[0030]107間隙壁108 第二介電層
[0031]110，118，120第二柵極[0032]111摻雜區(qū)
[0033]112,124第一淺溝槽隔離
[0034]114，126第二淺溝槽隔離
[0035]116，136，202，302，402 第三柵極
[0036]128圖案化掩模層130導(dǎo)電層
[0037]132圖案化間隙壁
[0038]01，02 凹槽
[0039]P，P’ 突出部
【具體實(shí)施方式】
[0040]為使熟習(xí)本發(fā)明所屬【技術(shù)領(lǐng)域】的一般技術(shù)者能更進(jìn)一步了解本發(fā)明，下文特列舉本發(fā)明的較佳實(shí)施例 ，并配合所附附圖，詳細(xì)說(shuō)明本發(fā)明的構(gòu)成內(nèi)容及所欲達(dá)成的功效。
[0041]本發(fā)明提供一種半導(dǎo)體裝置，請(qǐng)參考圖2、圖3以及圖4。圖2繪示本發(fā)明第一較佳實(shí)施例的一半導(dǎo)體裝置的布局示意圖。圖3繪示本發(fā)明第一較佳實(shí)施例的一半導(dǎo)體裝置沿圖2A-A’線(xiàn)段的剖面示意圖。圖4繪示本發(fā)明第一較佳實(shí)施例的一半導(dǎo)體裝置沿圖2B-B’線(xiàn)段的剖面示意圖。其中，圖2為上視示意圖，為明確表達(dá)各主要元件的相對(duì)關(guān)系，部分標(biāo)示于圖3以及圖4的元件未標(biāo)示于圖2中。
[0042]如圖2、圖3以及圖4所示，半導(dǎo)體裝置100包含一第一介電層104、至少二第一柵極106、一第二介電層108以及至少一第二柵極110依序設(shè)置于一半導(dǎo)體基底102上，一間隙壁107以及一摻雜區(qū)111。半導(dǎo)體基底102可包含例如一由硅、砷化鎵、硅覆絕緣(SOI)層、外延層、硅鍺層或其他半導(dǎo)體基底材料所構(gòu)成的基底。第一介電層104以及第二介電層108可由介電材料所構(gòu)成，包括硅氧化物、氮氧化物或介電常數(shù)大于4的高介電常數(shù)介電層，且第一介電層104可通過(guò)熱氧化制作工藝或沉積制作工藝?yán)缁瘜W(xué)氣相沉積(chemical vapor deposition, CVD)制作工藝形成。其中，第一介電層104設(shè)置于各第一柵極106與半導(dǎo)體基底102之間，可作為穿隧氧化層，熱電子即經(jīng)由第一介電層104隧穿進(jìn)出第一柵極106，而達(dá)到半導(dǎo)體裝置100的數(shù)據(jù)存取的功能。第二介電層108設(shè)置于二第一柵極106與第二柵極110之間，其可是單層結(jié)構(gòu)或多層結(jié)構(gòu)例如:由氧化物-氮化物-氧化物(oxide-nitride-oxide,0N0)疊層組成的多層結(jié)構(gòu),或是一復(fù)晶娃層間氧化層(inter-polyoxide, IPO)，以作為閘間氧化層提供電性絕緣效果。間隙壁107由介電材料組成，以提供絕緣效果。第一柵極106以及第二柵極110均可由導(dǎo)電材料所構(gòu)成，包括多晶硅、金屬硅化物或具有特定功函數(shù)的金屬材料。當(dāng)半導(dǎo)體裝置100以非揮發(fā)性(non-volatile)存儲(chǔ)器單元為例，第一柵極106可作為浮置柵極(floating gate)用于存儲(chǔ)熱電子，而第二柵極110可作為控制柵極(control gate)用于控制半導(dǎo)體裝置100的數(shù)據(jù)存取的功能。在本實(shí)施例中，第二柵極110可同時(shí)覆蓋相鄰的二第一柵極106，但不以此為限。
[0043]半導(dǎo)體裝置100另包含淺溝槽隔離(shallow trench isolation, STI)環(huán)繞摻雜區(qū)111。淺溝槽隔離包含一第一淺溝槽隔離(shallow trench isolation, STI) 112設(shè)置于第一柵極106 —側(cè)的半導(dǎo)體基底102中，以及至少一第二淺溝槽隔離114設(shè)置于相對(duì)第一淺溝槽隔離112，亦即第一柵極106的另一側(cè)的半導(dǎo)體基底102中，其中各第一柵極106可同時(shí)部分重疊第一淺溝槽隔離112與第二淺溝槽隔離114。第一淺溝槽隔離112與第二淺溝槽隔離114通常包含介電材料，例如硅氧化物，而形成淺溝槽隔離的方法為現(xiàn)有該項(xiàng)技術(shù)者與通常知識(shí)者所熟知，在此不多加贅述，此外，第一淺溝槽隔離112與第二淺溝槽隔離114的尺寸、形狀與位置也不以此為限。
[0044]此外，一具有非平面狀的頂面的第三柵極116設(shè)置于半導(dǎo)體基底102中，更詳細(xì)地說(shuō)，第三柵極116設(shè)置于第一淺溝槽隔離112中。第三柵極116可由導(dǎo)電材料所構(gòu)成，包括多晶硅、金屬硅化物或具有特定功函數(shù)的金屬材料。各第一柵極106均部分重疊第三柵極116，也就是說(shuō)，部分第三柵極116位于各第一柵極106下方，而部分第三柵極116位于二第一柵極106之間。第二柵極110覆蓋相鄰的二第一柵極106，以及二第一柵極106之間的第三柵極116。
[0045]值得注意的是，第三柵極116包含至少一突出部P，且突出部P的一頂面將介于第一淺溝槽隔離112的一頂面與第一柵極106的一底面之間，且較佳是高于半導(dǎo)體基底102的一原始表面亦即第一淺溝槽隔離112與第二淺溝槽隔離114之間的半導(dǎo)體基底102的表面，也就是說(shuō)，摻雜區(qū)111的丨頂面。其中第一柵極106的至少一者部分重疊突出部P，且同一第三柵極116的突出部P可被多個(gè)不同的第一柵極106所覆蓋。各第一柵極106與第三柵極116重疊的部分包含突出部P的頂面、突出部P的部分側(cè)面以及突出部P的兩頂角。與現(xiàn)有技術(shù)中，第一柵極中的電荷僅通過(guò)沿水平方向延伸的第一介電層亦即穿隧氧化層導(dǎo)出相比，本實(shí)施例的突出部P的兩頂角可在第一柵極106與第三柵極116重疊的部分中額外形成轉(zhuǎn)角(corner)，使第一柵極106中的存儲(chǔ)電荷可經(jīng)由轉(zhuǎn)角迅速排出至第三柵極116，以縮短半導(dǎo)體裝置100進(jìn)行抹除操作的所需時(shí)間且更有效率。此外，當(dāng)半導(dǎo)體裝置100以非揮發(fā)性(non-volatile)存儲(chǔ)器單元為例,第三柵極116可作為抹除柵極(erase gate)。
[0046]在如圖3以及圖4所示的實(shí)施例中，第三柵極116具有二突出部P分別設(shè)置于二第一柵極106的下方,各第一柵極106分別部分覆蓋相對(duì)應(yīng)的突出部P,且位于第一柵極106與第三柵極116之間的第一介電層104順應(yīng)性覆蓋突出部P。此外，第三柵極116僅設(shè)置于二第一柵極106之間的半導(dǎo)體基底102的表面下方的第一淺溝槽隔離112中，而未設(shè)置于二第一柵極106的兩側(cè)的半導(dǎo)體基底102的表面下方的第二淺溝槽隔離114中，其中，沿平行A-A’線(xiàn)段方向，第二淺溝槽隔離114的一寬度實(shí)質(zhì)上小于第一淺溝槽隔離112的一寬度。
[0047]本發(fā)明的突出部P的設(shè)置方式并不以上述實(shí)施例為限，下文將依序介紹本發(fā)明的其它較佳實(shí)施例，且為了便于比較各實(shí)施例的相異處并簡(jiǎn)化說(shuō)明，在下文的各實(shí)施例中使用相同的符號(hào)標(biāo)注相同的元件，且主要針對(duì)各實(shí)施例的相異處進(jìn)行說(shuō)明，而不再對(duì)重復(fù)部分進(jìn)行贅述。
[0048]請(qǐng)參考圖5，圖5繪示本發(fā)明第二較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖。如圖5所示，半導(dǎo)體裝置200包含第一淺溝槽隔離112與第二淺溝槽隔離114設(shè)置于半導(dǎo)體基底102中，第一柵極106A/106B與第二柵極110依序設(shè)置于半導(dǎo)體基底102上，以及第三柵極202設(shè)置于第一淺溝槽隔離112中。與第一較佳實(shí)施例不同之處在于,第三柵極202僅具有一突出部P設(shè)置于第一柵極106A下方，而未設(shè)置于第一柵極106B下方，使相鄰的二第一柵極106A/106B可具有不同的電荷抹除效率。
[0049]請(qǐng)參考圖6，圖6繪示本發(fā)明第三較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖。如圖6所示，半導(dǎo)體裝置300包含設(shè)置于第一淺溝槽隔離112中的第三柵極302，與前述較佳實(shí)施例不同之處在于，第三柵極302的突出部P’設(shè)置于各第一柵極106的一側(cè)，更明確地說(shuō)，設(shè)置于二第一柵極106之間，因此，位于二第一柵極106之間的第二柵極110將重疊突出部P’。此外，突出部P’的一頂面高于半導(dǎo)體基底102的原始表面，且較佳是低于各第一柵極106的一頂面，也就是說(shuō)，第三柵極302將部分位于半導(dǎo)體基底102中，且部分(突出部P’ )位于半導(dǎo)體基底102上。具有突出部P’的第三柵極302的設(shè)置使第一柵極106中的存儲(chǔ)電荷除了可通過(guò)沿水平方向延伸的第一介電層104導(dǎo)出例如:圖4所示的路徑Rl之夕卜，也可額外通過(guò)沿垂直方向延伸的第一介電層104導(dǎo)出例如:圖6所示的路徑R2，將有助于增加第一柵極106中的存儲(chǔ)電荷的移除路徑。
[0050]請(qǐng)參考圖7，圖7繪示本發(fā)明第四較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖。如圖7所示，半導(dǎo)體裝置400包含設(shè)置于第一淺溝槽隔離112中的第三柵極402，與前述較佳實(shí)施例不同之處在于，各第一柵極106均分別覆蓋相對(duì)應(yīng)的第三柵極402的多個(gè)突出部P，在本實(shí)施例中，多個(gè)突出部P沿平行A-A’線(xiàn)段方向呈梳狀分布，但不以此為限，被同一個(gè)第一柵極106覆蓋的第三柵極402的多個(gè)突出部P也可以沿平行B-B’線(xiàn)段方向(即垂直A-A’線(xiàn)段方向)呈梳狀分布。同樣地，突出部P的設(shè)置可增加第一柵極106中的存儲(chǔ)電荷的移除路徑，且進(jìn)一步改善半導(dǎo)體裝置400的數(shù)據(jù)處理速度。
[0051]在其他實(shí)施例中，也可參考如圖5所示的第二較佳實(shí)施例，將多個(gè)突出部?jī)H設(shè)置于一第一柵極下方，而未設(shè)置突出部或設(shè)置較少數(shù)目的突出部于相鄰的另一第一柵極下方；或是參考如圖6所示的第三較佳實(shí)施，沿平行B-B’線(xiàn)段方向設(shè)置多個(gè)突出部于二第一柵極之間；或是將多個(gè)突出部沿平行B-B’線(xiàn)段方向呈梳狀分布設(shè)置于至少一第一柵極下方；或是將多個(gè)突出部分別沿平行A-A’線(xiàn)段方向與平行B-B’線(xiàn)段方向設(shè)置于至少一第一柵極下方。簡(jiǎn)言之，本發(fā)明所指設(shè)置于第一淺溝槽隔離中的第三柵極所具有的突出部的尺寸、形狀、數(shù)量與排列方式，均可依制作工藝需求調(diào)整。
[0052]請(qǐng)參考圖8，圖8繪示本發(fā)明第五較佳實(shí)施例的一半導(dǎo)體裝置的剖面示意圖。如圖8所示，在此實(shí)施例中，第二柵極118/120分別僅覆蓋相對(duì)應(yīng)的第一柵極106，，而未重疊二第一柵極106之間的部分第三柵極116以及半導(dǎo)體基底102。據(jù)此，不同的操作電壓可分別提供至各第二柵極118/120，使相對(duì)應(yīng)的第一柵極106具有不同的耦合電壓，增加半導(dǎo)體裝置500的操作條件的彈性。在本實(shí)施例中，第三柵極116具有的突出部P分別設(shè)置于各第一柵極106下方,第一介電層104設(shè)置于半導(dǎo)體基底102與各第一柵極106之間以及各第一柵極106與第三柵極116之間，使第一介電層104順應(yīng)性覆蓋突出部P。同樣地，突出部的尺寸、形狀、數(shù)量與排列方式，均可依制作工藝需求進(jìn)一步調(diào)整。
[0053]請(qǐng)參考圖9至圖11，圖9至圖11繪示本發(fā)明一較佳實(shí)施例的形成第三柵極的示意圖。如圖9所示，首先，提供一半導(dǎo)體基底122，且半導(dǎo)體基底122具有至少一淺溝槽隔離設(shè)置于其中，在本實(shí)施例中，淺溝槽隔離包含寬度不同的第一淺溝槽隔離124與第二淺溝槽隔離126。之后，形成一圖案化掩模層128于半導(dǎo)體基底122上，且圖案化掩模層128覆蓋住第二淺溝槽隔離126，僅部分暴露第一淺溝槽隔離124。
[0054]隨后，進(jìn)行一蝕刻制作工藝去除部分第一淺溝槽隔離124以形成一凹槽01于第一淺溝槽隔離124中。接著，進(jìn)行一沉積制作工藝，填入一導(dǎo)電材料層(圖未示)例如多晶硅層于凹槽01中，并進(jìn)行一回蝕刻制作工藝，去除部分導(dǎo)電材料層以形成導(dǎo)電層130于第一淺溝槽隔離124中。導(dǎo)電層130的厚度可通過(guò)改變回蝕刻制作工藝的蝕刻時(shí)間進(jìn)行調(diào)整，在本實(shí)施例中，導(dǎo)電層130的一頂面高于半導(dǎo)體基底122的一原始表面，但不以此為限，導(dǎo)電層130的頂面也可與半導(dǎo)體基底122的原始表面共平面。接下來(lái)，再于圖案化掩模層128的側(cè)壁形成圖案化間隙壁132以覆蓋部分導(dǎo)電層130，圖案化間隙壁132可用于定義出突出部的所需圖案。
[0055]如圖10所示，利用圖案化掩模層128與圖案化間隙壁132作為掩模進(jìn)行一蝕刻步驟去除部分導(dǎo)電層130以形成凹槽02。接著，進(jìn)行一沉積制作工藝，填入一介電材料層(圖未示)例如氧化層于凹槽02中，且進(jìn)行一回蝕刻制作工藝去除部分介電材料層以形成介電層134。之后，移除圖案化掩模層128與圖案化間隙壁132。在本實(shí)施例中，介電層134的表面較佳與半導(dǎo)體基底122的原始表面共平面，但不以此為限。至此，完成具有突出部的第三柵極136。
[0056]此外，視實(shí)際制作工藝需要，也可再選擇性進(jìn)行下列步驟。如圖11所示，形成一圖案化掩模層(圖未示)于半導(dǎo)體基底122上，其中圖案化掩模層覆蓋第二淺溝槽隔離126且暴露第一淺溝槽隔離124亦即暴露第一淺溝槽隔離124、介電層134以及第三柵極136。接著，進(jìn)行一蝕刻制作工藝，且蝕刻液較佳為對(duì)第一淺溝槽隔離124的材料與介電層134的材料具選擇比，以去除部分第一淺溝槽隔離124與部分介電層134，使第三柵極136突出部的頂面可更加突出于第一淺溝槽隔離124的頂面。
[0057]隨后，形成第一介電層104于半導(dǎo)體基底122上,形成第一介電層104的方法包括熱氧化制作工藝或沉積制作工藝?yán)缁瘜W(xué)氣相沉積(chemical vapor deposition, CVD)制作工藝。接著，形成一第一柵極材料層于第一介電層104上，其中第一柵極材料層可由低壓化學(xué)氣相沉積(low pressure chemical vapor deposition, LPCVD)制作工藝所形成的導(dǎo)電材料層。之后，在第一柵極材料層上方形成一圖案化掩模層(圖未不)例如一圖案化光致抗蝕劑層，并進(jìn)行一蝕刻制作工藝步驟以去除部分第一柵極材料層，以形成彼此分開(kāi)的至少二第一柵極106，并移除圖案化掩模層。接下來(lái)，再依序形成一第二介電層108以及至少一第二柵極110于第一柵極106上，以完成如圖2所示的半導(dǎo)體裝置100的半導(dǎo)體裝置結(jié)構(gòu)。在此實(shí)施例中，第一柵極106可作為浮置柵極(floating gate)，第二柵極110可作為控制柵極(control gate),且第三柵極136可作為抹除柵極(erase gate)。
[0058]綜上所述，本發(fā)明通過(guò)第三柵極的突出部的設(shè)置增加第一柵極與第三柵極的重疊面積，以增加第一柵極中的存儲(chǔ)電荷的移除路徑，此外，第三柵極的突出部的設(shè)置也使第一柵極中的存儲(chǔ)電荷可經(jīng)由第一柵極與第三柵極之間的轉(zhuǎn)角排出，以縮短抹除電荷的所需時(shí)間。據(jù)此，具有突出部的第三柵極的設(shè)置有助于增加半導(dǎo)體裝置的使用壽命(endurance)以及改善半導(dǎo)體裝置的數(shù)據(jù)處理效率。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 至少一第一柵極設(shè)置于一半導(dǎo)體基底上；以及 第三柵極，設(shè)置于一淺溝槽隔離中，其中該第一柵極部分重疊該第三柵極與該淺溝槽隔離，且該第三柵極包括至少一突出部。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該第三柵極的該突出部的一頂面實(shí)質(zhì)上高于該淺溝槽隔離的一頂面。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該淺溝槽隔離設(shè)置于該半導(dǎo)體基底中，該突出部位于該第一柵極下方，且該第一柵極部分重疊該突出部。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該突出部位于該第一柵極的一側(cè)。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其中該突出部的一頂面實(shí)質(zhì)上介于該半導(dǎo)體基底的一原始表面與該第一柵極的一頂面。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，另包括: 第二柵極； 第一介電層設(shè)置于該半導(dǎo)體基底與該第一柵極之間；以及 第二介電層設(shè)置 于該第一柵極與該第二柵極之間。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其中該第一介電層位于該第一柵極與該第三柵極之間，且該第一介電層順應(yīng)性覆蓋該突出部。
8.如權(quán)利要求6所述的半導(dǎo)體裝置，其中該第一柵極包括浮置柵極(floatinggate),該第二柵極包括控制柵極(control gate),且該第三柵極包括抹除柵極(erase gate)。
9.一種半導(dǎo)體裝置，包括: 至少二第一柵極設(shè)置于一半導(dǎo)體基底上；以及 第三柵極設(shè)置于一第一淺溝槽隔離中，二該第一柵極均部分重疊該第三柵極，且該第三柵極包括至少一突出部。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，另包括至少一第二淺溝槽隔離設(shè)置于該半導(dǎo)體基底中。
11.如權(quán)利要求10所述的半導(dǎo)體裝置，其中各該第一柵極分別部分重疊該第一淺溝槽隔離與該第二淺溝槽隔離。
12.如權(quán)利要求10所述的半導(dǎo)體裝置，其中該第三柵極未設(shè)置于該第二淺溝槽隔離中。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其中該第二淺溝槽隔離的一寬度實(shí)質(zhì)上小于該第一淺溝槽隔離的一寬度。
14.如權(quán)利要求9所述的半導(dǎo)體裝置，其中該第三柵極的該突出部的一頂面高于該第一淺溝槽隔離的一頂面。
15.如權(quán)利要求9所述的半導(dǎo)體裝置，其中該第一淺溝槽隔離設(shè)置于該半導(dǎo)體基底中，且二該第一柵極的至少一者部分重疊該突出部。
16.如權(quán)利要求9所述的半導(dǎo)體裝置，其中該突出部位于二該第一柵極之間，且該突出部的一頂面實(shí)質(zhì)上介于該半導(dǎo)體基底的一原始表面與各該第一柵極的一頂面。
17.如權(quán)利要求9所述的半導(dǎo)體裝置，另包括: 第二柵極；第一介電層設(shè)置于該半導(dǎo)體基底與各該第一柵極之間；以及 第二介電層設(shè)置于各該第一柵極與該第二柵極之間。
18.如權(quán)利要求17所述的半導(dǎo)體裝置，其中該第二柵極覆蓋二該第一柵極以及該第三柵極。
19.如權(quán)利要求17所述的半導(dǎo)體裝置,其中該第一介電層位于各該第一柵極與該第三柵極之間，且該第一介電層順應(yīng)性覆蓋該突出部。
20.如權(quán)利要求17所述的半導(dǎo)體裝置，其中各該第一柵極包括浮置柵極(floatinggate),該第二柵極包括控制 柵極(control gate),且該第三柵極包括抹除柵極(erasegate)。
【文檔編號(hào)】H01L27/115GK103943623SQ201310022369
【公開(kāi)日】2014年7月23日 申請(qǐng)日期:2013年1月22日 優(yōu)先權(quán)日:2013年1月22日
【發(fā)明者】李召兵, 許正源, 任馳 申請(qǐng)人:聯(lián)華電子股份有限公司