一種半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件及其制造方法，涉及半導(dǎo)體【技術(shù)領(lǐng)域】。本發(fā)明提供的半導(dǎo)體器件包括垂直MOS晶體管，所述垂直MOS晶體管的漏極與主體之間設(shè)置有介電層。本發(fā)明提供的半導(dǎo)體器件的制造方法，包括制造位于垂直MOS晶體管的漏極與主體之間的介電層的步驟。本發(fā)明提供的半導(dǎo)體器件，由于在垂直MOS晶體管的漏極與主體之間設(shè)置了介電層，可以有效抑制由于寄生雙極型晶體管導(dǎo)致的漏電流，并可以改善閾值電壓。本發(fā)明提供的半導(dǎo)體器件的制造方法制造的半導(dǎo)體器件，同樣具有上述優(yōu)點(diǎn)。
【專利說明】一種半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，具體而言涉及一種半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]在半導(dǎo)體【技術(shù)領(lǐng)域】中，隨著半導(dǎo)體器件制造技術(shù)的不斷發(fā)展，垂直MOS晶體管(vertical MOSFET,簡(jiǎn)稱VMOS)由于其自身的優(yōu)良器件性能而具備越來越廣闊的應(yīng)用前景。
[0003]然而，在實(shí)際應(yīng)用中，傳統(tǒng)的垂直MOS晶體管(VMOS)往往由于器件內(nèi)的寄生雙極型晶體管的存在而很容易產(chǎn)生大的漏電流。此外，傳統(tǒng)的垂直MOS晶體管由于柵極長(zhǎng)度(gate length)的影響,還比較容易導(dǎo)致閾值電壓(Vth)較小。傳統(tǒng)的VMOS的上述問題,導(dǎo)致了其在應(yīng)用時(shí)將不可避免地在一定程度上影響半導(dǎo)體器件的性能。
[0004]因此，需要提出一種新的半導(dǎo)體器件及其制造方法，以解決現(xiàn)有技術(shù)中存在的上述問題。

【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導(dǎo)體器件及其制造方法。
[0006]一方面，本發(fā)明提供一種半導(dǎo)體器件的制造方法，其中所述半導(dǎo)體器件包括垂直MOS晶體管，所述方法包括制造位于所述垂直MOS晶體管的漏極與主體之間的介電層的步驟。
[0007]進(jìn)一步的，所述方法包括:
[0008]步驟SlOl:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上依次形成包括第一絕緣層、第一犧牲層和第二犧牲層的疊層結(jié)構(gòu)；
[0009]步驟S102:刻蝕形成貫穿所述疊層結(jié)構(gòu)的凹槽；
[0010]步驟S103:在所述凹槽內(nèi)形成所述垂直MOS晶體管的主體，其中，所述主體的高度低于所述疊層結(jié)構(gòu)；
[0011]步驟S104:在所述主體的上方、所述凹槽的內(nèi)側(cè)形成相對(duì)的第一側(cè)壁和第二側(cè)壁；
[0012]步驟S105:在所述第一側(cè)壁和第二側(cè)壁之間、所述主體之上形成低于所述疊層結(jié)構(gòu)的介電層。
[0013]其中，所述介電層的材料為二氧化硅。形成所述介電層的方法為熱氧化法。
[0014]其中，形成所述垂直MOS晶體管的主體的方法為硅外延生長(zhǎng)。
[0015]進(jìn)一步的，在所述步驟S105之后還包括如下步驟:
[0016]步驟S106:去除所述第一側(cè)壁和第二側(cè)壁，并在所述凹槽內(nèi)形成填充材料層；
[0017]步驟S107:去除所述第二犧牲層，并在所述填充材料層的頂部及側(cè)壁形成第二絕
緣層；
[0018]步驟S108:去除所述第一犧牲層；
[0019]步驟S109:在所述主體的兩側(cè)依次形成所述垂直MOS晶體管的第一柵介電層和第二柵介電層以及位于所述第一柵介電層外側(cè)的第一柵極和位于所述第二柵介電層外側(cè)的第二柵極；
[0020]步驟SllO:通過離子注入在所述半導(dǎo)體襯底位于所述主體兩側(cè)的區(qū)域形成所述垂直MOS晶體管的第一源極和第二源極，在所述介電層的上方形成所述垂直MOS晶體管的漏極。
[0021]其中，在所述步驟S108和步驟S109之間還包括如下步驟:
[0022]進(jìn)行輕摻雜處理，以在所述半導(dǎo)體襯底位于所述主體兩側(cè)的區(qū)域形成第一輕摻雜區(qū)和第二輕摻雜區(qū)、在所述填充材料層內(nèi)形成第三輕摻雜區(qū)。
[0023]另一方面，本發(fā)明提供一種半導(dǎo)體器件，其中所述半導(dǎo)體器件包括垂直MOS晶體管，所述垂直MOS晶體管的漏極與主體之間設(shè)置有介電層。
[0024]進(jìn)一步的,所述垂直MOS晶體管包括:
[0025]半導(dǎo)體襯底；
[0026]位于所述半導(dǎo)體襯底上且高于所述半導(dǎo)體襯底的主體；
[0027]位于所述半導(dǎo)體襯底在所述主體兩側(cè)的區(qū)域的第一源極和第二源極；
[0028]位于所述主體兩側(cè)的第一柵極和第二柵極；以及
[0029]位于所述主體上方的漏極。
[0030]進(jìn)一步的,所述垂直MOS晶體管還包括:
[0031]位于所述第一源極與所述第一柵極之間、以及所述第二源極與所述第二柵極之間
的第一絕緣層；
[0032]位于所述第一柵極與所述主體之間且垂直于所述半導(dǎo)體襯底的第一柵介電層以及位于所述第二柵極與所述主體之間且垂直于所述半導(dǎo)體襯底的第二柵介電層；
[0033]位于所述第一柵極與所述主體之間、以及所述第二柵極與所述主體之間的第二絕緣層。
[0034]其中，所述介電層的寬度小于所述主體的寬度。
[0035]其中，所述介電層的材料為二氧化硅。
[0036]其中，所述主體的材料為硅。
[0037]本發(fā)明的半導(dǎo)體器件，由于在垂直MOS晶體管的漏極與主體之間設(shè)置了介電層，可以有效抑制由于寄生雙極型晶體管導(dǎo)致的漏電流，并且可以改善閾值電壓(Vth)。本發(fā)明的半導(dǎo)體器件的制造方法，可以用于制造上述結(jié)構(gòu)的半導(dǎo)體器件，因而其制造的半導(dǎo)體器件同樣具有上述優(yōu)點(diǎn)。
【專利附圖】

【附圖說明】
[0038]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0039]附圖中:
[0040]圖1A-圖10為本發(fā)明提出的一種半導(dǎo)體器件的制造方法各步驟的示意性剖面圖；
[0041]其中，圖10為本發(fā)明提出的一種半導(dǎo)體器件的結(jié)構(gòu)的示例性剖面圖。【具體實(shí)施方式】
[0042]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0043]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對(duì)尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0044]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r(shí)，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個(gè)元件、部件、區(qū)、層或部分與另一個(gè)元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0045]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之
上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個(gè)元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向?yàn)樵谄渌蛱卣鳌吧稀?。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個(gè)取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。
[0046]在此使用的術(shù)語的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該規(guī)格書中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。
[0047]這里參考作為本發(fā)明的理想實(shí)施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實(shí)施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實(shí)施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進(jìn)行時(shí)所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實(shí)質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實(shí)際形狀且并不意圖限定本發(fā)明的范圍。
[0048]除非另外定義，在此使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與本發(fā)明領(lǐng)域的普通技術(shù)人員所通常理解的相同的含義。還將理解，諸如普通使用的字典中所定義的術(shù)語應(yīng)當(dāng)理解為具有與它們?cè)谙嚓P(guān)領(lǐng)域和/或本規(guī)格書的環(huán)境中的含義一致的含義，而不能在理想的或過度正式的意義上解釋，除非這里明示地這樣定義。
[0049]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的半導(dǎo)體器件及其制造方法。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0050]實(shí)施例一
[0051]本發(fā)明實(shí)施例提供一種半導(dǎo)體器件，該半導(dǎo)體器件可以為垂直MOS晶體管(VM0S)，也可以為使用了 VMOS的半導(dǎo)體器件(如半導(dǎo)體集成電路等)。其中，垂直MOS晶體管，是指具有垂直溝道的晶體管。
[0052]本發(fā)明實(shí)施例的半導(dǎo)體器件，在垂直MOS晶體管的漏極一側(cè)(具體而言，在晶體管的漏極與主體之間)設(shè)置有介電層(dielectric layer)。其中，該介電層的材料,可以為二氧化硅(Si02)或其他介電材料。優(yōu)選的，介電層的材料為二氧化硅。
[0053]示例性地，本發(fā)明實(shí)施例的半導(dǎo)體器件，可以如圖10所示。圖10中的半導(dǎo)體器件示出了一個(gè)垂直MOS晶體管(VM0S)，該VMOS包括半導(dǎo)體襯底100，位于半導(dǎo)體襯底100上且高于半導(dǎo)體襯底100上表面的晶體管的主體(body) 105，位于主體105兩側(cè)的第一源極1151和第二源極1152、第一柵極1131和第二柵極1132、以及位于主體105上方的漏極114。位于第一源極1151與第一柵極1131之間、以及第二源極1152與第二柵極1132之間的第一絕緣層101 ;位于第一柵極1131與主體105之間的垂直于半導(dǎo)體襯底100的第一柵介電層1121以及位于第二柵極1132與主體105之間的垂直于半導(dǎo)體襯底100的第二柵介電層1122 ;位于第一柵極1131與主體105之間、以及第二柵極1132與主體105之間的第二絕緣層109。其中，第一絕緣層101、第二絕緣層109以及第一柵介電層1121、第二柵介電層1122，實(shí)際上起的均為柵極絕緣的作用，可以統(tǒng)稱為柵介電層。本實(shí)施例的半導(dǎo)體器件中的VMOS的特別之處主要在于，還包括位于主體105與漏極114之間的介電層107。其中，介電層107的寬度小于等于主體105的寬度(所述寬度的方向，指平行于半導(dǎo)體襯底100、連接第一源極1151與第二源極1152的方向)。優(yōu)選的，介電層107的寬度小于主體105的寬度且介電層107設(shè)置于主體105的中間，如圖10所示。此時(shí)，可以保證漏極114延伸至第一柵介電層1121和第二柵介電層1122，進(jìn)而使晶體管具有更好的電學(xué)性能。在本發(fā)明中，介電層107也可稱之為介電口袋(dielectric pocket)。
[0054]其中，晶體管的主體105的材料一般為硅，可以與半導(dǎo)體襯底100的材料相同。柵極(包括第一柵極1131和第二柵極1132)的材料可以為多晶硅或其他材料。第一絕緣層
101、第二絕緣層109以及第一柵介電層1121、第二柵介電層1122的材料均可以為二氧化硅或其他合適的絕緣材料。源極(包括第一源極1151和第二源極1152)和漏極114均可以通過離子注入的方式形成。
[0055]在本實(shí)施例中，圖10示出的本發(fā)明實(shí)施例的一種示例性半導(dǎo)體器件中的VM0S，顯然為雙極型晶體管。關(guān)于該VMOS的各組成部分的具體位置關(guān)系，本領(lǐng)域的技術(shù)人員參照?qǐng)D10即可知曉，此處不再贅述。
[0056]雖然圖10只示出了一個(gè)VM0S，然而，本發(fā)明實(shí)施例的半導(dǎo)體器件，還可以包括多個(gè)晶體管或其他器件，且該多個(gè)晶體管可以僅其中的一部分為如上所述的VM0S。當(dāng)半導(dǎo)體器件中包括多個(gè)晶體管或其他器件時(shí)，器件之間還可以包括隔離結(jié)構(gòu)。[0057]本發(fā)明實(shí)施例的半導(dǎo)體器件，由于在垂直MOS晶體管的漏極與主體之間設(shè)置有介電層，可以有效抑制由于半導(dǎo)體器件中的寄生器件(比如寄生雙極型晶體管)導(dǎo)致的漏電流，并且，可以在一定程度上起到增大閾值電壓(Vth)的作用，即改善了晶體管的閾值電壓。因而，提高了整個(gè)半導(dǎo)體器件的性能。
[0058]實(shí)施例二
[0059]本發(fā)明實(shí)施例的半導(dǎo)體器件的制造方法，用于制造實(shí)施例一所述的半導(dǎo)體器件。本實(shí)施例的半導(dǎo)體器件的制造方法，用于制造包括垂直MOS晶體管的半導(dǎo)體器件，其包括制造位于垂直MOS晶體管的漏極與主體之間的介電層的步驟。
[0060]下面，參照?qǐng)D1A-圖10來描述本發(fā)明實(shí)施例提出的半導(dǎo)體器件的制造方法一個(gè)示例性方法的詳細(xì)步驟。其中，圖1A-圖10示出了該示例性方法的各步驟的示意性剖面圖。該方法具體如下:
[0061]步驟1:提供半導(dǎo)體襯底100，在半導(dǎo)體襯底100上依次形成(比如沉積)包括第一絕緣層101、第一犧牲層102和第二犧牲層103的疊層結(jié)構(gòu)。形成的圖形，如圖1A所示。
[0062]其中，第一絕緣層101的材料可以為二氧化硅，第一犧牲層102的材料可以為氮化硅、第二犧牲層103的材料可以為二氧化硅。
[0063]作為示例，在本實(shí)施例中，所述半導(dǎo)體襯底100選用單晶硅材料構(gòu)成。在所述半導(dǎo)體襯底中還可以形成有隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)將半導(dǎo)體襯底分為NMOS區(qū)和PMOS區(qū)。所述半導(dǎo)體襯底中還可以形成有各種阱(well)結(jié)構(gòu)及襯底表面的溝道層，為了簡(jiǎn)化，圖示中予以省略。一般來說，形成阱(well)結(jié)構(gòu)的離子摻雜導(dǎo)電類型與溝道層離子摻雜導(dǎo)電類型相同，但是濃度較柵極溝道層低，離子注入的深度泛圍較廣，同時(shí)需達(dá)到大于隔離結(jié)構(gòu)的深度。上述形成阱(well)結(jié)構(gòu)、隔離結(jié)構(gòu)、柵極結(jié)構(gòu)的工藝步驟已經(jīng)為本領(lǐng)域技術(shù)人員所熟習(xí)，在此不再詳細(xì)加以描述。
[0064]步驟2:對(duì)所述疊層結(jié)構(gòu)進(jìn)行刻蝕，以形成貫穿所述疊層結(jié)構(gòu)的凹槽104，形成的圖形如圖1B所示。
[0065]具體地，對(duì)包括第一絕緣層101、第一犧牲層102和第二犧牲層103的疊層結(jié)構(gòu)進(jìn)行刻蝕，在擬形成晶體管的主體的位置形成凹槽104，凹槽104位于所述疊層結(jié)構(gòu)內(nèi)且貫穿所述疊層結(jié)構(gòu)。
[0066]優(yōu)選的，凹槽104的側(cè)壁垂直于半導(dǎo)體襯底100的表面。
[0067]步驟3:在凹槽104內(nèi)形成晶體管的主體105，其中，主體105的高度低于所述疊層結(jié)構(gòu)的高度。形成的圖形，如圖1C所示。
[0068]其中，晶體管的主體105的材料可以為硅；形成晶體管的主體105的方法，可以為外延生長(zhǎng)法。
[0069]步驟4:在主體105的上方、凹槽104的內(nèi)側(cè)形成相對(duì)的第一側(cè)壁(spacer) 1061和第二側(cè)壁1062。其中，第一側(cè)壁1061靠近擬形成的晶體管的第一柵極，第二側(cè)壁1062靠近擬形成的晶體管的第二柵極。形成的圖形如圖1E所示。
[0070]示例性地，步驟4可以包括如下步驟:
[0071]步驟401，在半導(dǎo)體襯底100上形成第三犧牲層106，形成的圖形如圖1D所示。其中，第三犧牲層106的材料可以為氮化硅；形成第三犧牲層106的方法可以為沉積。[0072]步驟402:對(duì)第三犧牲層106進(jìn)行刻蝕，在凹槽104的內(nèi)側(cè)形成相對(duì)的第一側(cè)壁(spacer) 1061和第二側(cè)壁1062，如圖1E所示。
[0073]步驟5:在所述第一側(cè)壁1061和第二側(cè)壁1062之間、主體105的上方形成低于所述疊層結(jié)構(gòu)的介電層107，形成的圖形如圖1F所示。
[0074]其中，介電層107的材料可以為二氧化硅。形成介電層107的方法，優(yōu)選為熱氧化法。
[0075]由于本步驟的存在，可以在制得的晶體管(為垂直MOS晶體管)的漏極與主體之間形成介電層，進(jìn)而有效抑制由于寄生雙極型晶體管導(dǎo)致的漏電流，并且可以改善閾值電壓(Vth)0
[0076]完成步驟5之后，可以按照現(xiàn)有技術(shù)中的各種方式實(shí)施形成晶體管的源極、漏極、柵極等部件的步驟。示例性地，在本發(fā)明實(shí)施例中，完成步驟5之后，該半導(dǎo)體器件的制造方法還包括如下步驟:
[0077]步驟6:去除第一側(cè)壁1061和第二側(cè)壁1062，并在凹槽104內(nèi)形成填充材料層108。形成的圖形,如圖1H所示。
[0078]其中，填充材料層108的材料，優(yōu)選為硅。
[0079]具體地，步驟6可以通過如下步驟實(shí)現(xiàn):
[0080]步驟601、通過刻蝕或其他方式去除第一側(cè)壁1061和第二側(cè)壁1062，形成的圖形如圖1G所示。
[0081]步驟602、通過外延生長(zhǎng)法在凹槽104中形成硅材料，并通過CMP去除多余的硅以形成填充材料層108。形成的圖形，如圖1H所示。
[0082]步驟7:去除第二犧牲層103，如圖1I所示；然后，在填充材料層108的頂部及側(cè)壁形成第二絕緣層109,如圖1J所示。
[0083]其中，示例性地，第二絕緣層109的材料為二氧化硅，形成第二絕緣層109的方法為熱氧化法。
[0084]步驟8:去除第一犧牲層102。形成的圖形，如圖1K所示。
[0085]其中，去除第一犧牲層102的方法，可以為刻蝕或其他常用方法。
[0086]步驟9:對(duì)所述半導(dǎo)體襯底100進(jìn)行輕摻雜(LDD)處理，進(jìn)行輕摻雜處理，以在所述半導(dǎo)體襯底100位于所述主體105兩側(cè)的區(qū)域形成第一輕摻雜區(qū)1101和第二輕摻雜區(qū)1102、在所述介電層107上方的所述填充材料層108內(nèi)形成第三輕摻雜區(qū)111 ;即，在晶體管的第一源極區(qū)域形成第一輕摻雜區(qū)1101、第二源極區(qū)域形成第二輕摻雜區(qū)1102、漏極區(qū)域形成第三輕摻雜區(qū)111，形成的圖形如圖1L所示。
[0087]在本發(fā)明實(shí)施例中，可以省略步驟9所述的輕摻雜的步驟。而保留這一步驟，將在一定程度上防止短溝道效應(yīng)，具有更好的技術(shù)效果。
[0088]步驟10:在晶體管的主體105的兩側(cè)依次形成第一柵介電層1121、第二柵介電層1122,以及位于第一柵介電層1121外側(cè)的第一柵極1131和位于第二柵介電層1122外側(cè)的第二柵極1132，形成的圖形如圖1N所示。
[0089]其中，第一柵介電層1121、第二柵介電層1122的材料可以為二氧化娃。第一柵極1131和第二柵極1132的材料可以為多晶硅。
[0090]示例性地，步驟10可以包括如下步驟:[0091]步驟1001、在晶體管的主體105的兩側(cè)依次形成第一柵介電層1121和第二柵介電層1122，并在所述半導(dǎo)體襯底100上形成(比如沉積)一層?xùn)艠O材料層1130。形成的圖形，如圖1M所示。
[0092]其中，柵極材料層1130可以為多晶硅。
[0093]步驟1002、對(duì)所述柵極材料層1130進(jìn)行刻蝕，形成位于第一柵介電層1121外側(cè)的第一柵極1131和位于第二柵介電層1122外側(cè)的第二柵極1132，如圖1N所示。
[0094]步驟11:對(duì)半導(dǎo)體襯底100進(jìn)行離子注入，形成晶體管的第一源極1151、第二源極1152和漏極114。形成的圖形，如圖10所示。
[0095]至此，完成了本發(fā)明實(shí)施例的半導(dǎo)體器件的制造方法的關(guān)鍵步驟。接下來，可以根據(jù)傳統(tǒng)的半導(dǎo)體器件的制造工藝，來完成本發(fā)明實(shí)施例的半導(dǎo)體器件的制造，此處不再贅述。
[0096]本發(fā)明實(shí)施例的半導(dǎo)體器件的制造方法，在晶體管的漏極與主體之間形成了介電層(dielectric layer)，因而可以有效抑制由于寄生雙極型晶體管導(dǎo)致的漏電流，并且可以改善閾值電壓(Vth)，即可以起到增大閾值電壓的作用。
[0097]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種半導(dǎo)體器件的制造方法，其特征在于，所述半導(dǎo)體器件包括垂直MOS晶體管，所述方法包括制造位于所述垂直MOS晶體管的漏極與主體之間的介電層的步驟。
2.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，所述方法包括: 步驟SlOl:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上依次形成包括第一絕緣層、第一犧牲層和第二犧牲層的疊層結(jié)構(gòu)； 步驟S102:刻蝕形成貫穿所述疊層結(jié)構(gòu)的凹槽； 步驟S103:在所述凹槽內(nèi)形成所述垂直MOS晶體管的主體，其中，所述主體的高度低于所述疊層結(jié)構(gòu)； 步驟S104:在所述主體的上方、所述凹槽的內(nèi)側(cè)形成相對(duì)的第一側(cè)壁和第二側(cè)壁；步驟S105:在所述第一側(cè)壁和第二側(cè)壁之間、所述主體之上形成低于所述疊層結(jié)構(gòu)的介電層。
3.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于，所述介電層的材料為二 氧化硅。
4.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于，形成所述介電層的方法為:熱氧化法。
5.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于，形成所述垂直MOS晶體管的主體的方法為硅外延生長(zhǎng)。
6.如權(quán)利要求2飛任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，在所述步驟S105之后還包括如下步驟: 步驟S106:去除所述第一側(cè)壁和第二側(cè)壁，并在所述凹槽內(nèi)形成填充材料層； 步驟S107:去除所述第二犧牲層，并在所述填充材料層的頂部及側(cè)壁形成第二絕緣層； 步驟S108:去除所述第一犧牲層； 步驟S109:在所述主體的兩側(cè)依次形成所述垂直MOS晶體管的第一柵介電層和第二柵介電層以及位于所述第一柵介電層外側(cè)的第一柵極和位于所述第二柵介電層外側(cè)的第二柵極； 步驟SllO:通過離子注入在所述半導(dǎo)體襯底位于所述主體兩側(cè)的區(qū)域形成所述垂直MOS晶體管的第一源極和第二源極，在所述介電層的上方形成所述垂直MOS晶體管的漏極。
7.如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于，在所述步驟S108和步驟S109之間還包括如下步驟: 進(jìn)行輕摻雜處理，以在所述半導(dǎo)體襯底位于所述主體兩側(cè)的區(qū)域形成第一輕摻雜區(qū)和第二輕摻雜區(qū)、在所述填充材料層內(nèi)形成第三輕摻雜區(qū)。
8.一種半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件包括垂直MOS晶體管，所述垂直MOS晶體管的漏極與主體之間設(shè)置有介電層。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述垂直MOS晶體管包括: 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底上且高于所述半導(dǎo)體襯底的主體； 位于所述半導(dǎo)體襯底在所述主體兩側(cè)的區(qū)域的第一源極和第二源極； 位于所述主體兩側(cè)的第一柵極和第二柵極；以及位于所述主體上方的漏極。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，所述垂直MOS晶體管還包括: 位于所述第一源極與所述第一柵極之間、以及所述第二源極與所述第二柵極之間的第一絕緣層； 位于所述第一柵極與所述主體之間且垂直于所述半導(dǎo)體襯底的第一柵介電層以及位于所述第二柵極與所述主體之間且垂直于所述半導(dǎo)體襯底的第二柵介電層； 位于所述第一柵極與所述主體之間、以及所述第二柵極與所述主體之間的第二絕緣層。
11.如權(quán)利要求8~10任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述介電層的寬度小于所述主體的寬度。
12.如權(quán)利要求8~10任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述介電層的材料為二氧化硅。
13.如權(quán)利要求8~10任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述主體的材料為硅。
【文檔編號(hào)】H01L29/78GK103943505SQ201310026101
【公開日】2014年7月23日 申請(qǐng)日期:2013年1月22日 優(yōu)先權(quán)日:2013年1月22日
【發(fā)明者】劉金華 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司