專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
在此說明的實施方式涉及半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在半導(dǎo)體裝置中，為了實現(xiàn)大容量化、低成本化，推進(jìn)了配線的間距尺寸的微型化。若推進(jìn)了這樣的微型化，則在鄰接的配線彼此之間，容易產(chǎn)生泄漏。因此，提出了一種技術(shù)，在鄰接的配線彼此之間設(shè)置空隙(空氣隙)，實現(xiàn)鄰接的配線彼此之間的泄漏的抑制。但是，由于若在鄰接·的配線彼此之間設(shè)置空隙，則在空隙的頂部附近容易產(chǎn)生應(yīng)力集中，因此具有機械強度降低的危險。

發(fā)明內(nèi)容
本發(fā)明要解決的問題，是提供一種半導(dǎo)體裝置及其制造方法，即使在鄰接的配線彼此之間設(shè)置空隙，也不容易在空隙的頂部附近產(chǎn)生應(yīng)力集中，能夠抑制機械強度的降低。根據(jù)一個實施方式，半導(dǎo)體裝置具有:基板，含有硅；多個配線，設(shè)置在上述基板的上方；以及，多個空隙控制部，設(shè)置在上述多個配線的各自的上面，具有比上述多個配線的寬度尺寸長的寬度尺寸。并且，在鄰接的上述多個配線彼此之間分別設(shè)置有空隙，上述空隙的頂部設(shè)置在鄰接的上述多個空隙控制部彼此之間、且上述多個空隙控制部的下表面位置和上表面位置之間。發(fā)明效果本發(fā)明是能夠?qū)崿F(xiàn)能夠抑制鄰接的配線彼此之間的泄漏、及機械強度的降低的半導(dǎo)體裝置及其制造方法。


圖1是用于舉例示出第I實施方式的半導(dǎo)體裝置的示意圖。圖2是用于舉例示出其他實施方式的空隙控制部的示意剖面圖。圖3是用于舉例示出第2實施方式的半導(dǎo)體裝置的制造方法的示意工序剖面圖。
具體實施例方式下面，參照附圖，舉例示出實施方式。此外，在各附圖中，對同樣的結(jié)構(gòu)要素標(biāo)注了相同的符號而適當(dāng)省略了詳細(xì)的說明。并且，半導(dǎo)體裝置中具有，非易失性半導(dǎo)體存儲裝置等半導(dǎo)體存儲裝置、微處理器等邏輯半導(dǎo)體裝置等，但在此，作為一個實例，舉例說明了半導(dǎo)體裝置是作為非易失性半導(dǎo)體存儲裝置的一種的閃存器的情況。圖1是用于舉例示出第I實施方式的半導(dǎo)體裝置的示意圖。此外，圖1A是用于舉例示出半導(dǎo)體裝置的示意剖面圖，圖1B是圖1A中的A部的模式放大圖。在作為閃存器的半導(dǎo)體裝置I中設(shè)置有:存儲區(qū)域，形成有存儲數(shù)據(jù)的存儲單元；以及，周邊電路區(qū)域，形成有驅(qū)動存儲區(qū)域的存儲單元的周邊電路。在此，作為一個實例，舉例示出存儲區(qū)域。如圖1A所示，半導(dǎo)體裝置I具有含有硅的基板11、及設(shè)置在基板11的上面的多個存儲單兀。存儲單元設(shè)置在周圍用未圖示的元件分離絕緣膜圍起的有效區(qū)域(元件形成區(qū)域；活性區(qū)域)的上面。在基板11的上面，隧道(tunnel)絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極
5、阻擋膜6、配線7、空隙控制部8、絕緣膜9、及層間絕緣膜10被層疊地設(shè)置。在本實施方式中，由 于半導(dǎo)體裝置I是閃存器，因此隧道絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極5構(gòu)成存儲單元。隧道絕緣膜2設(shè)置在基板11的上面。在這種情況下，隧道絕緣膜2設(shè)置在有效區(qū)域的上面。隧道絕緣膜2能夠使用例如厚度尺寸為3nm 15nm左右的氧化硅膜或氧氮化
硅膜等。浮置柵極3設(shè)置在隧道絕緣膜2的上面。浮置柵極3能夠使用例如厚度尺寸為IOnm 500nm左右的多晶硅膜等。在這種情況下，為了得到導(dǎo)電性，能夠例如以成為1018atmos / cm3 1021atmos / cm3左右濃度的方式摻雜磷或砷等。柵極間絕緣膜4設(shè)置在浮置柵極3的上面。柵極間絕緣膜4能夠使用例如厚度尺寸為5nm 30nm左右的絕緣膜。在這種情況下，柵極間絕緣膜4能夠使用,例如，氧化娃膜或氧氮化硅膜等。并且，柵極間絕緣膜4也能夠使用例如，氧化硅膜/氮化硅膜/氧化硅膜(0N0膜)等層疊膜?？刂茤艠O5設(shè)置在柵極間絕緣膜4的上面?？刂茤艠O5能夠使用例如厚度尺寸為IOnm 500nm左右的多晶硅膜等。在這種情況下，為了得到導(dǎo)電性，能夠例如以成為1018atoms / cm3 1021atoms / cm3左右濃度的方式摻雜磷、砷、硼等。或者，在形成的多晶硅膜的上面形成W、N1、Mo、T1、Co等的金屬膜，此后，進(jìn)行熱處理成為硅化物膜，由此能夠成為具有硅化物膜和多晶硅膜層疊的層疊構(gòu)造的控制柵極5。阻擋膜6設(shè)置在控制柵極5的上面。阻擋膜6是為了防止形成配線7的材料在控制柵極5中等擴散而設(shè)置的。阻擋膜6能夠使用例如厚度尺寸為5nm 15nm左右的金屬膜或金屬氮化膜等。阻擋膜6能夠使用例如氮化鎢膜。配線7分別設(shè)置在多個存儲單元的上方。配線7能夠成為例如字線(wordline)。配線7能夠使用例如厚度尺寸為IOnm 500nm左右的鶴I旲等?？障犊刂撇?設(shè)置在配線7的上面?？障犊刂撇?能夠使用例如氮化硅膜。空隙控制部8是為了抑制鄰接的配線7彼此之間的泄漏而設(shè)置的。并且，空隙控制部8是為了緩和在空隙12的頂部12a附近產(chǎn)生的應(yīng)力而設(shè)置的。并且，空隙控制部8是為了控制空隙12的頂部12a的位置而設(shè)置的。此外，關(guān)于由空隙控制部8進(jìn)行的泄漏的抑制、在空隙12的頂部12a附近產(chǎn)生的應(yīng)力的緩和、以及空隙12的頂部12a的位置的控制的詳細(xì)情況如后所述。以覆蓋包括隧道絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極5、阻擋膜6、配線7、空隙控制部8的層疊體20的方式設(shè)置有絕緣膜9。絕緣膜9能夠使用例如厚度尺寸為2nm 20nm左右的氧化硅膜等。以覆蓋層疊體20的上方的方式設(shè)置有層間絕緣膜10。層間絕緣膜10能夠使用例如氧化硅膜或氮化硅膜等。在這種情況下，在鄰接的存儲單元彼此之間、及鄰接的配線7彼此之間設(shè)置有空隙12。并且，空隙12的頂部12a設(shè)置在鄰接的空隙控制部8彼此之間、且空隙控制部8的下表面位置和上表面位置之間。
此外，關(guān)于頂部12a的位置的詳細(xì)情況如后所述。在層疊體20的兩側(cè)，設(shè)置有使用了 η形擴散層的源極-漏極區(qū)域13。源極-漏極區(qū)域13由鄰接的層疊體20所共有。并且，是層疊體20的下方，源極-漏極區(qū)域13彼此之間成為溝道區(qū)域14。另外，在存儲區(qū)域，能夠設(shè)置未圖示的保護(hù)膜或接點等要素，但由于這些要素中能夠適用已知的技術(shù)，因此省略詳細(xì)的說明。接著，進(jìn)一步舉例示出空隙控制部8和空隙12。若配線7的間距尺寸變短，則在鄰接的配線7彼此之間容易產(chǎn)生泄漏。因此，借助在鄰接的配線7彼此之間設(shè)置空隙12，以便抑制鄰接的配線7彼此之間的泄漏。但是，若配線7的間距尺寸變得更短，則具有鄰接的配線7彼此之間的泄漏的抑制變得不充分的情況。在這種情況下，如圖1B所示，考慮到泄漏電流L是沿著設(shè)置在鄰接的配線7彼此之間的空隙12、和層間絕緣膜10的界面流動的。S卩，考慮到泄漏電流L以在空隙12的頂部12a的上方繞進(jìn)去的方式流動。因此，若空隙12的頂部12a的位置比配線7的上表面靠上方，則泄漏電流L流動的距離變長，電阻增加，因此能夠抑制泄漏電流L。在此，空隙12的頂部12a成為尖的形狀。因此，在空隙12的頂部12a中容易產(chǎn)生應(yīng)力集中，具有機械強度降低的危險。例如，在半導(dǎo)體裝置I的制造工序中，若進(jìn)行使用CMP(Chemical MechanicalPolishing)法的平坦化等，則在頂部12a附近應(yīng)力容易集中。并且，若進(jìn)行各種熱處理等，則在頂部12a附近熱應(yīng)力容易集中。因此，在半導(dǎo)體裝置I中，借助設(shè)置空隙控制部8，以便緩和頂部12a附近產(chǎn)生的應(yīng)力。在這種情況下，若空隙12的頂部12a設(shè)置得比空隙控制部8的上表面靠上方，則能夠更有效地進(jìn)行泄漏電流L的抑制。但是，若空隙12的頂部12a設(shè)置得比空隙控制部8的上表面靠上方，則難以緩和在頂部12a附近產(chǎn)生的應(yīng)力。
因此，在半導(dǎo)體裝置I中，空隙12的頂部12a設(shè)置在鄰接的空隙控制部8彼此之間、且空隙控制部8的下表面位置和上表面位置之間。S卩，借助在空隙控制部8的下表面位置(配線7的上表面位置)的上方設(shè)置空隙12的頂部12a，以便抑制泄漏電流L。并且，借助在空隙控制部8的上表面位置的下方設(shè)置空隙12的頂部12a，以便緩和在頂部12a附近產(chǎn)生的應(yīng)力。在此，空隙12能夠在設(shè)置層間絕緣膜10時鄰接的層疊體20彼此之間不被埋入地形成。例如，借助調(diào)整成膜條件，能夠進(jìn)行埋入性差的成膜而形成空隙12。但是，若僅通過調(diào)整成膜條件而形成空隙12，則空隙12的頂部12a的位置偏移。因此，在半導(dǎo)體裝置I中，空·隙控制部8的寬度尺寸Wl比配線7的寬度尺寸W2長。這樣一來，鄰接的空隙控制部8彼此之間的尺寸SI比鄰接的配線7彼此之間的尺寸S2短。因此，由于在設(shè)置層間絕緣膜10時鄰接的層疊體20彼此之間變得難以被埋入，因此空隙12的頂部12a的位置控制變得容易。其結(jié)果，能夠抑制空隙12的頂部12a的位置的偏移，能夠有效地抑制鄰接的配線7彼此之間的泄漏、及機械強度的降低。在此，若空隙控制部8的寬度尺寸Wl和配線7的寬度尺寸W2的差過小，則空隙12的頂部12a的位置控制變難。根據(jù)本發(fā)明者們得到的見解，空隙控制部8的寬度尺寸Wl最好為配線7的寬度尺寸W2的1.05倍以上。這樣一來，空隙12的頂部12a的位置控制變得容易。并且，若使空隙控制部8的厚度尺寸H過短，則難以在空隙控制部8的下表面位置和上表面位置之間設(shè)置空隙12的頂部12a。若空隙控制部8的厚度尺寸H過長，則由于縱橫比變大，因此具有層疊體20的加工變得困難的危險。根據(jù)本發(fā)明者們得到的見解，空隙控制部8的厚度尺寸H最好在5nm以上，50nm以下。這樣一來，能夠使空隙12的頂部12a的位置控制、和層疊體20的加工容易。空隙控制部8的截面形狀并不限定于是矩形。例如，空隙控制部的截面形狀可以是梯形或六邊形等其他多邊形。圖2是用于舉例示出其他實施方式的空隙控制部的示意剖面圖。圖2A是空隙控制部18的截面形狀為等腰梯形的情況。在這種情況下，空隙控制部18的寬度尺寸Wll比配線7的寬度尺寸W2長。因此，鄰接的空隙控制部18彼此之間的尺寸SI比鄰接的配線7彼此之間的尺寸短。圖2B是空隙控制部28的截面形狀為六邊形的情況。在這種情況下，空隙控制部28的寬度尺寸W12比配線7的寬度尺寸W2長。因此，鄰接的空隙控制部28彼此之間的尺寸SI比鄰接的配線7彼此之間的尺寸S2短。在此，根據(jù)本發(fā)明者們得到的見解，空隙12的頂部12a容易形成在鄰接的空隙控制部彼此之間的尺寸最短的位置的附近。例如，在圖2A中舉例示出的情況中，空隙12的頂部12a容易形成在角部18a的位置的附近。在圖2B中舉例示出的情況中，空隙12的頂部12a容易形成在角部28a的位置的附近。在這種情況下，由于空隙控制部28的角部28a的位置在上方，因此空隙12的頂部12a容易形成在更上方。在這種情況下，若在更上方·形成空隙12的頂部12a，則能夠進(jìn)一步抑制泄漏電流L0另一方面，若在空隙控制部的下表面位置和上表面位置之間形成空隙12的頂部12a，則與能夠緩和在頂部12a附近產(chǎn)生的應(yīng)力并無大異。因此，更好的是，如空隙控制部28那樣，成為在下表面位置和上表面位置之間具有角部的截面形狀。并且，空隙控制部可以像空隙控制部8、18這樣由單一的層構(gòu)成，也可以像空隙控制部28這樣層疊有多個層。并且，在層疊有多個層的空隙控制部的情況下，能夠考慮將空隙控制部的截面加工為規(guī)定的形狀時的加工性。例如，空隙控制部可以成為具有蝕刻速率不同的多個層。在此，所謂“蝕刻速率” “不同”，意味著至少特定的蝕刻的蝕刻速度不同。由此，例如，即使某蝕刻方法或者蝕刻條件的蝕刻速度在兩層之間相同，其他蝕刻方法或者蝕刻條件的蝕刻速度在兩層之間也不同的情況下，該兩層“蝕刻速率” “不同”。在這種情況下，多個層可以是鄰接層的蝕刻速率相互不同的層。例如，如圖2B中舉例示出那樣，空隙控制部28可以層疊有層28b (相當(dāng)于第I層的一例)、層28c (相當(dāng)于第2的層的一例)、層28d (相當(dāng)于第3的層的一例)。并且，例如，層28b和層28d的蝕刻速率相等，而層28c的蝕刻速率比層28b和層28d的蝕刻速率低。這樣一來，由于層28b和層28d易于被蝕刻，因此易于將空隙控制部28的截面加工為六邊形。并且，空隙控制部18的情況也可以是層疊有多個層的空隙控制部。在這種情況下，若越下方的層蝕刻速率越低，則易于將空隙控制部18的截面加工為等腰梯形。此外，蝕刻速率能夠根據(jù)將成膜各層時的材料變化等而變化。并且，在使空隙控制部的截面形狀成為梯形、或六邊形等多邊形的情況下，空隙控制部的側(cè)面(與鄰接的空隙控制部面對的一側(cè)的面)相對于空隙控制部的下表面所成的角度最好在規(guī)定的范圍內(nèi)。此外，在空隙控制部的側(cè)面具有多個面的情況下，在最上方的面相對于空隙控制部的下表面所成的角度最好在規(guī)定的范圍內(nèi)。
例如，如圖2A、B中舉例示出的面18b、28e相對于空隙控制部18、28的下表面所成的角度Θ最好在86°以下。這樣一來，空隙12的頂部12a更易形成在角部18a、28a的位置的附近。接著，舉例示出第2實施方式的半導(dǎo)體裝置的制造方法。圖3是用于舉例示出第2實施方式的半導(dǎo)體裝置的制造方法的示意工序剖面圖。此外，圖3是制造上述半導(dǎo)體裝置I的情況。并且，在半導(dǎo)體裝置I的制造中，也形成有源極-漏極區(qū)域13、保護(hù)膜、接點、周邊電路等，但這些的形成能夠適用已知的技術(shù)。因此，在此，省略這些的說明，而主要舉例示出存儲單元部分的形成。
首先，在含有硅、并摻雜有所期望的雜質(zhì)的基板11的上面，形成成為隧道絕緣膜2的膜。成為隧道絕緣膜2的膜的形成，能夠使用例如熱氧化法等進(jìn)行。成為隧道絕緣膜2的膜能夠是例如厚度尺寸為3nm 15nm左右的氧化硅膜或氧
氮化硅膜等。接著，在成為隧道絕緣膜2的膜的上面，形成成為浮置柵極3的膜。成為浮置柵極3的膜的形成能夠使用例如LPCVD(Low Pressure Chemical VaporDeposition)法等進(jìn)行。成為浮置柵極3的膜能夠是例如厚度尺寸為IOnm 500nm左右的多晶硅膜等。在這種情況下，為了得到導(dǎo)電性，能夠例如以成為1018atoms / cm3 1021atoms /cm3左右濃度的方式摻雜磷或砷等。并且，在形成了成為浮置柵極3的膜之后，能夠進(jìn)行所期望的退火處理。接著，在成為浮置柵極3的膜的上面，形成成為柵極間絕緣膜4的膜。成為柵極間絕緣膜4的膜的形成能夠使用例如LPCVD法等進(jìn)行。成為柵極間絕緣膜4的膜能夠是例如厚度尺寸為5nm 30nm左右的氧化硅膜、氧
氮化硅膜、ONO膜等。接著，在成為柵極間絕緣膜4的膜的上面，形成成為控制柵極5的膜。成為控制柵極5的膜的形成能夠使用例如LPCVD法等進(jìn)行。成為控制柵極5的膜能夠是例如厚度尺寸為IOnm 500nm左右的多晶硅膜等。在這種情況下，為了得到導(dǎo)電性，例如，能夠以成為1018atoms / cm3 1021atoms / cm3左右的濃度的方式摻雜磷、砷、硼等。接著，在成為控制柵極5的膜的上面，形成成為阻擋膜6的膜。成為阻擋膜6的膜的形成能夠使用例如CVD (Chemical Vapor Deposition)法等進(jìn)行。成為阻擋膜6的膜能夠是例如厚度尺寸為5nm 15nm左右的氮化鎢膜等。接著，在成為阻擋膜6的膜的上面，形成成為配線7 (例如，字線)的膜。成為配線7的膜的形成能夠使用例如濺射法等進(jìn)行。成為配線7的膜能夠是例如厚度尺寸為IOnm 500nm左右的鶴I旲等。接著，在成為配線7的膜的上面，形成成為空隙控制部8的膜。成為空隙控制部8的膜的形成能夠例如使用CVD法等進(jìn)行。
空隙控制部8的膜能夠是例如厚度尺寸為5nm以上、50nm以下的氮化硅膜。接著，形成在蝕刻加工成為空隙控制部8的膜、蝕刻加工設(shè)置在成為空隙控制部8的膜的下方的各層的膜時所使用的掩模8a。如后所述，掩模8a成為空隙控制部8。成為空隙控制部8的膜的蝕刻加工能夠使用例如RIE (Reactive 1n Etching)法進(jìn)行。在蝕刻加工成為空隙控制部8的膜時，將設(shè)置在成為空隙控制部8的膜的上面的抗蝕掩模作為蝕刻掩模，蝕刻加工成為空隙控制部8的膜，形成掩模8a?；蛘?，也可以蝕刻加工設(shè)置在成為空隙控制部8的膜的上面的膜，形成掩模，使用該掩模，蝕刻加工成為空隙控制部8的膜。若蝕刻加工設(shè)置在成為空隙控制部8的膜的上面的膜而形成掩模，則掩模8a的尺寸控制變得容易。接著，將掩模8a作·為蝕刻掩模，使用RIE法依次蝕刻加工設(shè)置在掩模8a的下方的各層的膜。這樣一來，能夠形成如圖3A所示的層疊體20a。即，能夠形成包括隧道絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極5、阻擋膜6、配線7、掩模8a的層疊體20a。S卩，本實施方式的半導(dǎo)體裝置I的制造方法具有在含有硅的基板11的上方形成多個配線7的工序。接著，如圖3B所示，縮短包括隧道絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極
5、阻擋膜6、配線7的層疊體的寬度尺寸。此時，以掩模8a成為具有寬度尺寸Wl的空隙控制部8的方式進(jìn)行加工。并且，以配線7具有寬度尺寸W2的方式進(jìn)行加工。借助進(jìn)行這樣的加工，形成層疊了隧道絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極5、阻擋膜6、配線7、空隙控制部8的層疊體20。此外，由于關(guān)于寬度尺寸W1、W2，能夠與上述相同，因此省略了這些的說明。這樣的加工能夠使用例如濕法蝕刻法等進(jìn)行。作為濕法蝕刻法，能夠舉例示出例如作為濕法蝕刻劑使用過氧化氫水的方法。此外，在上述的空隙控制部18的情況下，將空隙控制部8進(jìn)一步地進(jìn)行蝕刻加工。在上述的空隙控制部28的情況下，層28c的蝕刻速率比層28b和層28d的蝕刻速率低。因此，在將隧道絕緣膜2、浮置柵極3、柵極間絕緣膜4、控制柵極5、阻擋膜6、配線7濕法蝕刻時，空隙控制部28的截面成為六邊形。S卩，本實施方式的半導(dǎo)體裝置I的制造方法具有，在多個配線7的上面，形成具有比配線7的寬度尺寸長的寬度尺寸的空隙控制部的工序。在這種情況下，本實施方式的半導(dǎo)體裝置I的制造方法還具備將蝕刻速率不同的多個層層疊的工序，在形成上述的空隙控制部的工序中，能夠從層疊的多個層形成空隙控制部。接著，如圖3C所示，以覆蓋層疊體20的方式而形成絕緣膜9。絕緣膜9的形成能夠使用例如ALD (Atomic Layer Deposition)法等進(jìn)行。絕緣膜9能夠使用例如厚度尺寸為2nm 20nm左右的氧化硅膜等。接著，如圖3D所示，以覆蓋層疊體20的上方的方式而形成層間絕緣膜10。
層間絕緣膜10能夠使用例如氧化硅膜或氮化硅膜等。層間絕緣膜10 的形成能夠使用例如，PECVD (Plasma-Enhanced Chemical VaporDeposition)法進(jìn)行。在這種情況下，由于空隙控制部8的寬度尺寸Wl比配線7的寬度尺寸W2長，因此在形成層間絕緣膜10時，鄰接的層疊體20彼此之間變得難以被埋入。因此，能夠在層疊體20彼此之間形成空隙12。并且，空隙12的頂部12a的位置控制變得容易。因此，容易在空隙控制部8的下表面位置和上表面位置之間設(shè)置空隙12的頂部12a。并且，若使空隙控制部的截面形狀為梯形或六邊形等，則容易在角部的位置的附近形成空隙12的頂部12a。因此，空隙12的頂部12a的位置控制變得更加容易。此外，由于關(guān)于空隙12的頂部12a的位置控制等的詳細(xì)情況也與上述相同，因此省略詳細(xì)的說明。S卩，本實施方式的半導(dǎo)體裝置I的制造方法具有以覆蓋空隙控制部8的上方的方式形成層間絕緣膜10的工序。 并且，在以覆蓋空隙控制部8的上方的方式形成層間絕緣膜10的工序中，在鄰接的多個配線7彼此之間形成有空隙12，空隙12的頂部12a形成在鄰接的空隙控制部8彼此之間、且空隙控制部8的下表面位置和上表面位置之間。在此，在形成層間絕緣膜10時，也能夠在埋入性變差的條件下成膜。埋入性的控制能夠例如借助調(diào)整PECVD法中的工藝條件(例如，氣體的成分比、溫度等)來進(jìn)行。若在形成層間絕緣膜10時埋入性變差，則更加容易在層疊體20彼此之間形成空隙12。此外，舉例示出了利用掩模8a形成空隙控制部8的情況，但并不限定于此。例如，也可以除去掩模8a，之后再形成空隙控制部8。如上所述地，能夠制造半導(dǎo)體裝置I。以上，作為一個實例，舉例示出了半導(dǎo)體裝置是作為非易失性半導(dǎo)體存儲裝置的一種的閃存器的情況，但并不限定于此。能夠在具有鄰接的配線的半導(dǎo)體裝置中廣泛適用。根據(jù)以上舉例示出的實施方式，能夠?qū)崿F(xiàn)能夠抑制鄰接的配線彼此之間的泄漏、及機械強度的降低的半導(dǎo)體裝置及其制造方法。以上，舉例示出了本發(fā)明的一些實施方式，但這些實施方式是作為例子提示的，并不打算限定發(fā)明的范圍。這些新穎的實施方式，可以以其他各種各樣的方式來實施，在不脫離發(fā)明的主旨的范圍內(nèi)，能夠進(jìn)行各種省略、置換，變更等。這些實施方式或其變形例，包含在發(fā)明的范圍及要旨內(nèi)，且包含在專利申請范圍中所記載的發(fā)明和其相等的范圍內(nèi)。并且，上述的各實施方式能夠相互組合實施。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備: 基板，含有娃; 多個配線，設(shè)置在上述基板的上方；以及， 多個空隙控制部，設(shè)置在上述多個配線的各自的上面，具有比上述多個配線的寬度尺寸長的寬度尺寸， 在鄰接的上述多個配線彼此之間，分別設(shè)置有空隙， 上述空隙的頂部設(shè)置在鄰接的上述多個空隙控制部彼此之間、且上述多個空隙控制部的下表面位置和上表面位置之間。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部的側(cè)面相對于上述多個空隙控制部的下表面所成的角度是86°以下。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部的厚度尺寸是5nm以上、50nm以下。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部的寬度尺寸為上述多個配線的寬度尺寸的1.05倍以上。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部分別具有蝕刻速率不同的多個層。
6.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 上述多個層的鄰接的層的蝕刻速率相互不同。
7.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 上述多個層的越下方的層蝕刻速率越低。
8.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 上述多個層的材料相互不同。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部分別具有第I層、設(shè)置在上述第I層的上面的第2層、以及設(shè)置在上述第2層的上面的第3層， 上述第I層的蝕刻速率與上述第3層的蝕刻速率相等， 上述第2層的蝕刻速率比上述第I層及上述第3層的蝕刻速率低。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于， 上述第I層的材料與上述第3層的材料相同， 上述第2層的材料與上述第I層及上述第3層的材料不同。
11.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部的截面形狀為多邊形。
12.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述多個空隙控制部在上述下表面位置和上述上表面位置之間分別具有角部。
13.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 還具備分別設(shè)置在上述基板和上述多個配線之間的多個存儲單元。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于， 上述多個配線是字線。
15.如權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于， 上述多個存儲單元分別具有:隧道絕緣膜；設(shè)置在上述隧道絕緣膜的上面的浮置柵極；設(shè)置在上述浮置柵極的上面的柵極間絕緣膜；以及設(shè)置在上述柵極間絕緣膜的上面的控制柵極。
16.如權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于， 上述多個存儲單元的各自還具有設(shè)置在上述控制柵極和上述配線之間的阻擋膜。
17.一種半導(dǎo)體裝置的制造方法，其特征在于， 在含有硅的基板的上方形成多個配線的工序； 在上述多個配線的上面，分別形成具有比上述多個配線的寬度尺寸長的寬度尺寸的多個空隙控制部的工序；以及， 以覆蓋上述多個空隙控制部的上方的方式形成層間絕緣膜的工序， 在以覆蓋上述多個空隙控制部的上方的方式形成層間絕緣膜的工序中， 在鄰接的上述多個配線彼此之間分別形成空隙， 使上述空隙的頂部形成在鄰接的上述多個空隙控制部彼此之間、且上述多個空隙控制部的下表面位置和上表面位置之間。
18.如權(quán)利要求17所述的半導(dǎo)體裝置的制造方法，其特征在于， 還具備層疊蝕刻速率不同的多個層的工序， 在上述多個配線的上面形成具有比上述多個配線的寬度尺寸長的寬度尺寸的多個空隙控制部的工序中， 由上述層疊的多個層形成上述多個空隙控制部。
19.如權(quán)利要求18所述的半導(dǎo)體裝置的制造方法，其特征在于， 上述多個層的越下方的層蝕刻速率越低。
20.如權(quán)利要求18所述的半導(dǎo)體裝置的制造方法，其特征在于， 在層疊上述蝕刻速率不同的多個層的工序中，形成第I層，在上述第I層的上面形成第2層，在上述第2層的上面形成第3層， 上述第I層的蝕刻速率與上述第3層的蝕刻速率相等， 上述第2層的蝕刻速率比上述第I層及上述第3層的蝕刻速率低。
全文摘要
本發(fā)明提供半導(dǎo)體裝置及其制造方法。根據(jù)一個實施方式，半導(dǎo)體裝置具備含有硅的基板、設(shè)置在上述基板的上方的多個配線、以及設(shè)置在上述多個配線的各自的上面且具有比上述多個配線的寬度尺寸長的寬度尺寸的多個空隙控制部。并且，在鄰接的上述多個配線彼此之間分別設(shè)置有空隙，上述空隙的頂部設(shè)置在鄰接的上述多個空隙控制部彼此之間、且上述多個空隙控制部的下表面位置和上表面位置之間。
文檔編號H01L21/8247GK103227176SQ201310035390
公開日2013年7月31日 申請日期2013年1月30日 優(yōu)先權(quán)日2012年1月30日
發(fā)明者木下繁, 伊藤祥代, 梅澤裕介 申請人:株式會社東芝