專利名稱：靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于靜電放電(electrostatic discharge, ESD)保護(hù)電路,特別是有關(guān)于一種用于低電壓過程的靜電放電保護(hù)電路。
背景技術(shù)：
靜電放電現(xiàn)象將引起半導(dǎo)體元件的損害以及影響集成電路的正常功能。因此，在設(shè)計(jì)階段，提高集成電路的靜電放電保護(hù)以增加靜電放電靈敏度是集成電路設(shè)計(jì)的必要目標(biāo)。近來，由于低電壓制造技術(shù)的快速發(fā)展，越來越多的集成電路操作于低操作電壓，例如，標(biāo)準(zhǔn)邏輯電路的操作電壓(即1.8￥等)。然而，對(duì)某些具有特定應(yīng)用需求的產(chǎn)品，集成電路的某些引腳需操作于較高電壓(即3V、3.3V等)。對(duì)于集成電路來說，當(dāng)較高電壓施加于低電壓元件時(shí)，低電壓元件可能會(huì)失靈。在此情況下，由于低電壓靜電放電保護(hù)電路不能保護(hù)操作于較高電壓的引腳，低電壓元件的功能將會(huì)出錯(cuò)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提出一種靜電放電保護(hù)電路。依據(jù)本發(fā)明一實(shí)施 方式，提供一種靜電放電保護(hù)電路。該靜電放電保護(hù)電路包括第一 NMOS晶體管、第二 NMOS晶體管、檢測(cè)單元以及觸發(fā)單元。其中，該第一 NMOS晶體管，耦接于電源線；該第二 NMOS晶體管的漏極耦接于該第一 NMOS晶體管以及該第二 NMOS晶體管的源極耦接于地；該檢測(cè)單元，用于當(dāng)靜電放電事件發(fā)生于該電源線時(shí)提供檢測(cè)信號(hào)；該觸發(fā)單元，用于按順序?qū)ㄔ摰诙?NMOS晶體管和該第一 NMOS晶體管以響應(yīng)該檢測(cè)信號(hào)，使得通過該第一 NMOS晶體管和該第二 NMOS晶體管形成從該電源線到地的放電路徑。依據(jù)本發(fā)明另一實(shí)施方式，提供一種靜電放電保護(hù)電路。該靜電放電保護(hù)電路包括第一二極管、第一 NMOS晶體管、第二 NMOS晶體管、檢測(cè)單元以及觸發(fā)單元。其中，該第一二極管，具有耦接于焊盤的陽極和耦接于電源線的陰極；該第一 NMOS晶體管耦接于該焊盤；該第二 NMOS晶體管，該第二 NMOS晶體管的漏極耦接于第一晶體管的源極以及該第二NMOS晶體管的源極耦接于地；該檢測(cè)單元，耦接于該電源線和地之間，用于當(dāng)靜電放電事件在該焊盤處發(fā)生時(shí)提供檢測(cè)信號(hào)；該觸發(fā)單元，耦接于該電源線和地之間，用于按順序?qū)ㄔ摰诙?NMOS晶體管和該第一 NMOS晶體管以響應(yīng)該檢測(cè)信號(hào)，使得形成從該焊盤到地的通過該第一 NMOS晶體管和第二 NMOS晶體管的第一放電路徑。本發(fā)明所提出的靜電放電保護(hù)電路，可使集成電路的電子元件避免靜電放電損害。


圖1為根據(jù)本發(fā)明實(shí)施方式的靜電放電保護(hù)電路的示意圖。
圖2為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路的示意圖。圖3為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路的示意圖。圖4為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路的示意圖。圖5為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路的示意圖。圖6為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路的示意圖。
具體實(shí)施例方式以下為執(zhí)行本發(fā)明的最佳實(shí)施方式，其目的是解釋本發(fā)明的基本原理，不應(yīng)將其作為本發(fā)明的限制條件。本發(fā)明涵蓋的范圍應(yīng)以權(quán)利要求所界定的范圍為準(zhǔn)。圖1為根據(jù)本發(fā)明實(shí)施方式的靜電放電保護(hù)電路100的示意圖。其中靜電放電保護(hù)電路100實(shí)現(xiàn)于集成電路(integrated circuit, IC)中。靜電放電保護(hù)電路100包括NMOS晶體管NUNMOS晶體管N2、檢測(cè)單元10以及觸發(fā)單元20。檢測(cè)單元10用于當(dāng)靜電放電事件發(fā)生于電源線VDD時(shí)提供檢測(cè)信號(hào)DET。檢測(cè)單元10包括電阻R1、電阻R2、電阻R3以及二極管D1。電阻Rl耦接于電源線VDD和NMOS晶體管NI的柵極之間；電阻R2耦接于地GND和NMOS晶體管NI的柵極之間。電阻R3耦接于電源線VDD和二極管Dl之間，其中二極管Dl的陰極耦接于電阻R3并且二極管Dl的陽極耦接于地GND。進(jìn)一步地，二極管Dl可以是任意元件類型(P-N 二極管，MOS連接的二極管等)。觸發(fā)單元20用于按順序?qū)∟MOS晶體管N2和NMOS晶體管NI以響應(yīng)檢測(cè)信號(hào)DET，使得通過NMOS晶體管NI和NMOS晶體管N2形成從電源線VDD到地的放電路徑。觸發(fā)單元20包括PMOS晶體管PU PMOS晶體管P2以及電阻R4，電 阻R4耦接于NMOS晶體管N2的柵極和地GND之間。PMOS晶體管Pl的源極耦接于電源線VDD以及PMOS晶體管Pl的漏極耦接于NMOS晶體管N2的柵極。PMOS晶體管P2的源極耦接于NMOS晶體管NI的柵極以及PMOS晶體管P2的漏極耦接于NMOS晶體管N2的柵極。PMOS晶體管Pl的柵極和PMOS晶體管P2的柵極耦接于二極管Dl的陰極以用于接收檢測(cè)信號(hào)DET，以及PMOS晶體管Pl和PMOS晶體管P2的襯底(bulk)均耦接于電源線VDD。在此實(shí)施方式中，為求可靠性，NMOS晶體管NI和NMOS晶體管N2為堆疊(stacked)NMOS晶體管，其中NMOS晶體管NI的漏極耦接于電源線VDD以及NMOS晶體管NI的源極耦接于NMOS晶體管N2的漏極，并且NMOS晶體管N2的源極耦接于地GND。NMOS晶體管NI的柵極通過控制信號(hào)CTRLl控制，并且NMOS晶體管N2的柵極通過控制信號(hào)CTRL2控制，其中NMOS晶體管NI和NMOS晶體管N2的襯底耦接于地GND。在圖1中，NMOS晶體管NI和NMOS晶體管N2以及PMOS晶體管Pl和PMOS晶體管P2為低壓元件(例如，1.8V)，以及高固定電壓(例如，3.3V)通過集成電路的電源焊盤施加于電源線VDD。在正常模式中(即不發(fā)生靜電放電事件時(shí))，控制信號(hào)CTRLl根據(jù)在電阻Rl和電阻R2之間的分壓電壓來確定，例如若R1=R2，則CTRLl=VDD/2。因此，NMOS晶體管NI被導(dǎo)通。此外，由于二極管Dl被截止，檢測(cè)信號(hào)DET根據(jù)電源線的電壓VDD來確定。因此，PMOS晶體管Pl和PMOS晶體管P2被截止，然后控制信號(hào)CTRL2通過電阻R4被下拉至地GND。因此，NMOS晶體管N2被截止。當(dāng)靜電放電事件在電源線VDD處發(fā)生時(shí)，檢測(cè)單元10提供檢測(cè)信號(hào)DET以響應(yīng)靜電放電事件來導(dǎo)通PMOS晶體管Pl和PMOS晶體管P2。接下來，如標(biāo)號(hào)SI所示，靜電放電事件能量的一部分從電源線VDD通過PMOS晶體管Pl以導(dǎo)通NMOS晶體管N2，然后通過PMOS晶體管P2以導(dǎo)通NMOS晶體管NI，即靜電放電事件能量的一部分通過PMOS晶體管Pl以及PMOS晶體管P2導(dǎo)通NMOS晶體管NI。因此，在靜電放電模式中通過NMOS晶體管NI和NMOS晶體管N2形成從電源線VDD至地GND的放電路徑，以使得耦接于電源線VDD的集成電路的電子元件避免靜電放電損害。此外，寄生雙極型晶體管(parasiticbipolar transistor)BJT和寄生電阻(parasitic resistor)RP可以進(jìn)一步提供額外的放電路徑，以用于靜電放電保護(hù)電路100。圖2為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路200的示意圖。其中靜電放電保護(hù)電路200實(shí)現(xiàn)于集成電路(integrated circuit, IC)中。靜電放電保護(hù)電路200包括NMOS晶體管N1、NMOS晶體管N2、檢測(cè)單元30以及觸發(fā)單元40。檢測(cè)單元30包括電阻R1、電阻R2、電阻R3、電阻R5以及電容C，其中電容C通過匪OS晶體管形成。電阻Rl耦接于電源線VDD和NMOS晶體管NI的柵極之間；電阻R2耦接于地GND和NMOS晶體管NI的柵極之間。電阻R3耦接于電源線VDD和電阻R5之間。電阻R5耦接于電阻R3和地GND之間。電容C與電阻R5并聯(lián)。觸發(fā)單元40包括PMOS晶體管PU PMOS晶體管P2、NMOS晶體管N3和二極管鏈50。二極管鏈50耦接于電源線VDD以及PMOS晶體管Pl的源極之間，并且二極管鏈50包括多個(gè)二極管D2。每一個(gè)二極管D2以正向傳導(dǎo)方向從電源線耦接至PMOS晶體管Pl的源極。此外，每一個(gè)二極管D2可以是任意元件類型(P-N 二極管，MOS連接的二極管等)。二極管D2數(shù)量根據(jù)實(shí)際應(yīng)用來確定。舉例來說，二極管鏈50的正向偏置電壓加上PMOS晶體管Pl的閾值電壓等于檢測(cè)信號(hào)DET的電壓。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，二極管鏈50可以僅包含單一二極管D2。此外，根據(jù)本發(fā)明的另一個(gè)實(shí)施方式，二極管鏈50可以由其他等效裝置代替，例如，二極管鏈50可以由PMOS晶體管鏈代替，PMOS晶體管鏈以正向傳導(dǎo)方向從電源線耦接至PMOS晶體管Pl的源極，其中PMOS晶體管鏈中的每一個(gè)PMOS晶體管的柵極和漏極彼此耦接。PMOS晶體管鏈可以僅包含單一 PMOS晶體管。PMOS晶體管Pl的源極耦接于二極管鏈50，以及PMOS晶體管Pl的漏極耦接于NMOS晶體管N2的柵極。PMOS晶體管P2的源極耦接于NMOS晶體管NI的柵極，以及PMOS晶體管P2的漏極耦接于NMOS晶體管N2的柵極。PMOS晶體管Pl的柵極和PMOS晶體管P2的柵極耦接于電容C并用于接收檢測(cè)信號(hào)DET，并且PMOS晶體管Pl的襯底和PMOS晶體管P2的襯底分別耦接于二極管鏈50和電源線VDD。NMOS晶體管N3的漏極耦接于PMOS晶體管Pl的漏極，以及NMOS晶體管N3的源極耦接于地，其中NMOS晶體管N3的柵極耦接于電容C以用于接收檢測(cè)信號(hào)DET。相似的，為求可靠性，NMOS晶體管NI和NMOS晶體管N2為堆疊NMOS晶體管。其中NMOS晶體管NI的漏極耦接于電源線VDD，以及NMOS晶體管NI的源極耦接于NMOS晶體管N2的漏極，并且NMOS晶體管N2的源極耦接于地GND。NMOS晶體管NI的柵極通過控制信號(hào)CTRLl控制，并且NMOS晶體管N2的柵極通過控制信號(hào)CTRL2控制，其中NMOS晶體管NI和NMOS晶體管N2的襯底耦接于地GND。在圖2中，NMOS晶體管NUNMOS晶體管N2和NMOS晶體管N3以及PMOS晶體管Pl和PMOS晶體管P2為低壓元件(例如，1.8V)，以及高固定電壓(例如，3.3V)通過集成電路的電源焊盤施加于電源線VDD。在正常模式中(即不發(fā)生靜電放電事件時(shí))，控制信號(hào)CTRLl根據(jù)在電阻Rl和電阻R2之間的分壓電壓來確定，例如若R1=R2，則CTRLl=VDD/2。因此，NMOS晶體管NI被導(dǎo)通。此外，檢測(cè)信號(hào)DET根據(jù)電阻R3和電阻R5之間的分壓電壓確定，例如若R3=R5，則DE T=VDD/2。因此，PMOS晶體管Pl和PMOS晶體管P2被截止并且NMOS晶體管N3被導(dǎo)通，然后控制信號(hào)CTRL2通過NMOS晶體管N3被下拉至地GND。因此，NMOS晶體管N2被截止。當(dāng)靜電放電事件在電源線VDD處發(fā)生時(shí)，檢測(cè)單元30提供檢測(cè)信號(hào)DET以響應(yīng)靜電放電事件來導(dǎo)通PMOS晶體管Pl和PMOS晶體管P2并截止NMOS晶體管N3。接下來，如標(biāo)號(hào)S2所示，靜電放電事件能量的一部分從電源線VDD通過二極管鏈50和PMOS晶體管Pl以導(dǎo)通NMOS晶體管N2，然后通過PMOS晶體管P2以導(dǎo)通NMOS晶體管NI，即靜電放電事件能量的一部分通過PMOS晶體管Pl以及PMOS晶體管P2導(dǎo)通NMOS晶體管NI。因此，在靜電放電模式中通過NMOS晶體管NI和NMOS晶體管N2形成從電源線VDD至地GND的放電路徑，以使得耦接于電源線VDD的集成電路的電子元件避免靜電放電損害。此外，寄生雙極型晶體管BJT和寄生電阻RP可以進(jìn)一步提供額外的放電路徑用于靜電放電保護(hù)電路200。圖3為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路300的示意圖。其中靜電放電保護(hù)電路300實(shí)現(xiàn)于集成電路中。與圖1所示的靜電放電保護(hù)電路100相比，靜電放電保護(hù)電路300為集成電路的輸入/輸出焊盤(input/output pad)60提供靜電放電保護(hù)。靜電放電保護(hù)電路300包括二極管D3、NMOS晶體管N4、NMOS晶體管N5、檢測(cè)單元10以及觸發(fā)單元20，其中檢測(cè)單元10和觸發(fā)單元20的實(shí)現(xiàn)細(xì)節(jié)與圖1描述的檢測(cè)單元10和觸發(fā)單元20的實(shí)施方式的實(shí)現(xiàn)細(xì)節(jié)大致相同。檢測(cè)單元10，耦接于電源線VDD和地之間，用于當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)提供檢測(cè)信號(hào)。觸發(fā)單元20，耦接于電源線VDD和地之間，用于按順序?qū)∟MOS晶體管N5和NMOS晶體管N4以響應(yīng)檢測(cè)信號(hào)，使得形成從輸入/輸出焊盤60到地GND的通過NMOS晶體管N4和NMOS晶體管N5的第一放電路徑。晶體管D3的陽極耦接于輸入/輸出焊盤60并且二極管D3的陰極耦接于電源線VDD。此外，二極管D3可以是任意元件類型(P-N 二極管，MOS連接的二極管等)。NMOS晶體管N4的漏極耦接于二極管D3的陽極，以及NMOS晶體管N4的源極耦接于NMOS晶體管N5的漏極，NMOS晶體管N4的柵極耦接于電阻R1、電阻R2和PMOS晶體管P2的源極，并用于接收控制信號(hào)CTRLl。NMOS晶體管N5的漏極耦接于NMOS晶體管N4的源極，以及NMOS晶體管N5的源極耦接于地GND，NM0S晶體管N5的柵極耦接于電阻R4、PM0S晶體管Pl的漏極和PMOS晶體管P2的漏極并用于接收控制信號(hào)CTRL2。NMOS晶體管N4和NMOS晶體管N5的襯底耦接于地GND。在圖3中，NMOS晶 體管N4、NM0S晶體管N5以及PMOS晶體管Pl和PMOS晶體管P2為低壓元件(例如，1.8V)，以及高固定電壓(例如，3.3V)通過集成電路的電源焊盤施加于電源線VDD。在正常模式中(即不發(fā)生靜電放電事件時(shí))，控制信號(hào)CTRLl根據(jù)在電阻Rl和電阻R2之間的分壓電壓來確定，例如若R1=R2，則CTRLl=VDD/2。因此，NMOS晶體管N4被導(dǎo)通。此外，由于二極管Dl截止，檢測(cè)信號(hào)DET根據(jù)電源線VDD的電壓來確定。因此，PMOS晶體管Pl和PMOS晶體管P2被截止，然后控制信號(hào)CTRL2通過電阻R4被下拉至地GND。因此，NMOS晶體管N5被截止。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)，靜電放電事件能量的一部分從輸入/輸出焊盤60通過二極管D3至電源線VDD。因此，檢測(cè)單元10提供檢測(cè)信號(hào)DET以響應(yīng)靜電放電事件，來導(dǎo)通PMOS晶體管Pl和PMOS晶體管P2。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)，如標(biāo)號(hào)S3所示，靜電放電事件能量的一部分從而通過二極管D3、電源線VDD以及PMOS晶體管Pl，以導(dǎo)通NMOS晶體管N5，然后通過PMOS晶體管P2以導(dǎo)通NMOS晶體管N4，即靜電放電事件能量的一部分通過二極管D3、電源線VDD、PMOS晶體管Pl以及PMOS晶體管P2導(dǎo)通NMOS晶體管N4。因此，在靜電放電模式中通過NMOS晶體管N4和NMOS晶體管N5形成從輸入/輸出焊盤60至地GND的放電路徑，以使得耦接于電源線VDD的集成電路的電子元件避免靜電放電損害。相似地，寄生雙極型晶體管BJT和寄生電阻RP可以進(jìn)一步提供額外的放電路徑用于靜電放電保護(hù)電路300 (為求簡(jiǎn)潔，圖3未繪示寄生雙極型晶體管BJT和寄生電阻RP)。圖4為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路400的示意圖。其中靜電放電保護(hù)電路400實(shí)現(xiàn)于集成電路中。與圖3所示的靜電放電保護(hù)電路300相比，靜電放電保護(hù)電路400進(jìn)一步包括NMOS晶體管NI和NMOS晶體管N2。NMOS晶體管NI的漏極耦接于電源線VDD，以及NMOS晶體管NI的源極耦接于NMOS晶體管N2，其中NMOS晶體管NI的柵極耦接于NMOS晶體管N4的柵極。NMOS晶體管N2的漏極耦接于NMOS晶體管NI的源極，以及NMOS晶體管N2的源極耦接于地GND，其中NMOS晶體管N2的柵極耦接于NMOS晶體管N5的柵極。在圖4中，NMOS晶體管N1、NMOS晶體管N2、NMOS晶體管N4和NMOS晶體管N5以及PMOS晶體管Pl和PMOS晶體管P2為低壓元件(例如，1.8V)，以及高固定電壓(例如，3.3V)通過集成電路的電源焊盤施加于電源線VDD。在正常模式中(即不發(fā)生靜電放電事件時(shí))，控制信號(hào)CTRLl根據(jù)在電阻Rl和電阻R2之間的分壓電壓來確定，例如若R1=R2，則CTRLl=VDD/2。因此，NMOS晶體管NI和NMOS晶體管N4被導(dǎo)通。此外，由于二極管Dl被截止，檢測(cè)信號(hào)DET根據(jù)電源線VDD的電壓來確定。因此，PMOS晶體管Pl和PMOS晶體管P2被截止，然后控制信號(hào)CTRL2通過電阻R4被下拉至地GND。因此，NMOS晶體管N2和NMOS晶體管N5被截止 。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)，靜電放電事件能量的一部分從輸入/輸出焊盤60通過二極管D3至電源線VDD。因此，檢測(cè)單元10提供檢測(cè)信號(hào)DET以響應(yīng)靜電放電事件，來導(dǎo)通PMOS晶體管Pl和PMOS晶體管P2。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí),如標(biāo)號(hào)S4所不，來自輸入/輸出焊盤60靜電放電事件能量的一部分從而通過二極管D3、電源線VDD以及PMOS晶體管Pl，以導(dǎo)通NMOS晶體管N2和NMOS晶體管N5，然后通過PMOS晶體管P2以導(dǎo)通NMOS晶體管NI和NMOS晶體管N4，即靜電放電事件能量的一部分通過二極管D3、電源線VDD、PM0S晶體管Pl以及PMOS晶體管P2導(dǎo)通NMOS晶體管NI和NMOS晶體管N4。在靜電放電模式中，通過NMOS晶體管N4和NMOS晶體管N5形成從輸入/輸出焊盤60至地GND的第一放電路徑，和通過二極管D3、NMOS晶體管NI和NMOS晶體管N2形成從輸入/輸出焊盤60至地的GND的第二放電路徑。因此，可使耦接于電源線VDD的集成電路的電子元件避免靜電放電的損害。相似地，寄生雙極型晶體管BJT和寄生電阻RP可以進(jìn)一步提供額外的放電路徑用于靜電放電保護(hù)電路400 (為求簡(jiǎn)潔，圖4未繪示寄生雙極型晶體管BJT和寄生電阻RP)。圖5為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路500的示意圖。其中靜電放電保護(hù)電路500實(shí)現(xiàn)于集成電路中。與圖2所示的靜電放電保護(hù)電路200相比，靜電放電保護(hù)電路500為集成電路的輸入/輸出焊盤(input/output pad)60提供靜電放電保護(hù)。靜電放電保護(hù)電路500包括二極管D3、NMOS晶體管N4、NMOS晶體管N5、檢測(cè)單元30以及觸發(fā)單元40，其中檢測(cè)單元30和觸發(fā)單元40的實(shí)現(xiàn)細(xì)節(jié)與圖2描述的檢測(cè)單元30和觸發(fā)單元40的實(shí)施方式的實(shí)現(xiàn)細(xì)節(jié)大致相同。和圖2描述的二極管鏈50的結(jié)構(gòu)相似，圖5中的二極管鏈50中的每一個(gè)二極管D2可以是任意元件類型(P-N 二極管，MOS連接的二極管等)。舉例來說，二極管鏈50可以由其他等效裝置代替，例如，二極管鏈50可以由PMOS晶體管鏈代替，PMOS晶體管鏈以正向傳導(dǎo)方向從電源線耦接至PMOS晶體管Pl的源極，其中PMOS晶體管鏈中的每一個(gè)PMOS晶體管的柵極和漏極彼此耦接。PMOS晶體管鏈可以僅包含單一 PMOS晶體管。晶體管D3的陽極耦接于輸入/輸出焊盤60并且二極管D3的陰極耦接于電源線VDD。NMOS晶體管N4的漏極耦接于二極管D3的陽極，以及NMOS晶體管N4的源極耦接于匪OS晶體管N5的漏極。NMOS晶體管N4的柵極耦接于電阻R1、電阻R2和PMOS晶體管P2的源極，并用于接收控制信號(hào)CTRLl。NMOS晶體管N5的漏極耦接于NMOS晶體管N4的源極，以及NMOS晶體管N5的源極耦接于地GND。NMOS晶體管N5的柵極耦接于NMOS晶體管N3的漏極、PMOS晶體管Pl的漏極和PMOS晶體管P2的漏極，并用于接收控制信號(hào)CTRL2。在圖5中，NMOS晶體管N4、NMOS晶體管N5以及PMOS晶體管Pl和PMOS晶體管P2為低壓元件(例如，1.8V)，以及高固定電壓(例如，3.3V)通過集成電路的電源焊盤施加于電源線VDD。在正常模式中(即不發(fā)生靜電放電事件時(shí))，控制信號(hào)CTRLl根據(jù)在電阻Rl和電阻R2之間的分壓電壓來確定，例如若R1=R2，則CTRLl=VDD/2。因此，NMOS晶體管N4被導(dǎo)通。此外，檢測(cè)信號(hào)DET根據(jù)電阻R3和電阻R5之間的分壓電壓確定，例如若R3=R5，則DET=VDD/2。因此，PMOS晶體管Pl和PMOS晶體管P2被截止并且NMOS晶體管N3被導(dǎo)通，然后控制信號(hào)CTRL2通過NMOS晶體管N3被下拉至地GND。因此，NMOS晶體管N5被截止。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)，靜電放電事件能量的一部分從輸入/輸出焊盤60通過二極管D3至電源線VDD。因此，檢測(cè)單元30提供檢測(cè)信號(hào)DET以響應(yīng)靜電放電事件，來導(dǎo)通PMOS晶體管Pl和PMOS晶體管P2并關(guān)閉NMOS晶體管N3。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)，如標(biāo)號(hào)S5所示，靜電放電事件能量的一部分從而通過二極管D3、電源線VDD，二極管鏈50以及PMOS晶體管Pl，以導(dǎo)通NMOS晶體管N5，然后通過PMOS晶體管P2來導(dǎo)通NMOS晶體管N4，即靜電放電事件能量的一部分通過二極管D3、電源線VDD、PMOS晶體管Pl以及PMOS晶體管P2導(dǎo)通NMOS晶體管N4。因此，在靜電放電模式中通過NMOS晶體管N4和NMOS晶體管N5形成從輸入/輸出焊盤60至地GND的放電路徑，以使得耦接于電源線VDD的集成電路的電子元件避免靜電放電損害。相似地，寄生雙極型晶體管BJT和寄生電阻RP可以進(jìn)一步提供額外的放電路徑用于靜電放電保護(hù)電路500(為求簡(jiǎn)潔，圖5未繪示寄生雙極型晶體管BJT和寄生電阻RP)。圖6為根據(jù)本發(fā)明另一個(gè)實(shí)施方式的靜電放電保護(hù)電路600的示意圖。其中靜電放電保護(hù)電路600實(shí)現(xiàn)于集成電路(integrated circuit, IC)中。與圖5所示的靜電放電保護(hù)電路500相比，靜電放電保護(hù)電路600進(jìn)一步包括NMOS晶體管NUNMOS晶體管N2。NMOS晶體管NI的漏極耦接于電源線VDD，以及NMOS晶體管NI的源極耦接于NMOS晶體管N2的漏極，NMOS晶體管NI的柵極耦接于NMOS晶體管N4的柵極。NMOS晶體管N2的漏極耦接于NMOS晶體管NI的源極，以及NMOS晶體管N2的源極耦接于地GND，NMOS晶體管N2的柵極耦接于NMOS晶體管N5的柵極。在圖6中，NMOS晶體管NUNMOS晶體管N2、NM0S晶體管N4和NMOS晶體管N5以及PMOS晶體管Pl和PMOS晶體管P2為低壓元件(例如，1.8V),以及高固定電壓(例如，3.3V)通過集成電路的電源焊盤施加于電源線VDD。在正常模式中(即不發(fā)生靜電放電事件時(shí))，控制信號(hào)CTRLl根據(jù)在電阻Rl和電阻R2之間的分壓電壓來確定，例如若R1=R2，則CTRLl=VDD/2。因此，NMOS晶體管NI和NMOS晶體管N4被導(dǎo)通。此外，檢測(cè)信號(hào)DET根據(jù)電阻R3和電阻R5之間的分壓電壓確定，例如若R3=R5，則DET=VDD/2。因此，PMOS晶體管Pl和PMOS晶體管P2被截止并且NMOS晶體管N3被導(dǎo)通，然后控制信號(hào)CTRL2通過NMOS晶體管N3被下 拉至地GND。因此，NMOS晶體管N2和匪OS晶體管N5被截止。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí)，靜電放電事件能量的一部分從輸入/輸出焊盤60通過二極管D3至電源線VDD。因此，檢測(cè)單元30提供檢測(cè)信號(hào)DET以響應(yīng)靜電放電事件，來導(dǎo)通PMOS晶體管Pl和PMOS晶體管P2并關(guān)閉NMOS晶體管N3。當(dāng)靜電放電事件在輸入/輸出焊盤60處發(fā)生時(shí),如標(biāo)號(hào)S6所不，來自輸入/輸出焊盤60的靜電放電事件能量的一部分從而通過二極管D3、電源線VDD、二極管鏈50以及PMOS晶體管P1，以導(dǎo)通NMOS晶體管N2和晶體管N5，然后通過PMOS晶體管P2來導(dǎo)通NMOS晶體管NI和NMOS晶體管N4，即靜電放電事件能量的一部分通過二極管D3、電源線VDD、PMOS晶體管Pl以及PMOS晶體管P2導(dǎo)通NMOS晶體管NI和NMOS晶體管N4。在靜電放電模式中通過NMOS晶體管N4和NMOS晶體管N5形成從輸入/輸出焊盤60至地GND的第一放電路徑，并且通過二極管D3、NM0S晶體管NI和NMOS晶體管N2形成從輸入/輸出焊盤60至地GND的第二放電路徑。因此，使得耦接于電源線VDD的集成電路的電子元件避免靜電放電損害。相似地，寄生雙極型晶體管BJT和寄生電阻RP可以進(jìn)一步提供額外的放電路徑用于靜電放電保護(hù)電路600 (為求簡(jiǎn)潔，圖6未繪示寄生雙極型晶體管BJT和寄生電阻RP)。雖然本發(fā)明以較佳實(shí)施方式揭露如上，然而此較佳實(shí)施方式并非用以限定本發(fā)明，本領(lǐng)域技術(shù)人員不脫離本發(fā)明的精神和范圍內(nèi)，凡依本發(fā)明申請(qǐng)專利范圍所做的均等變化與修飾，都應(yīng)屬本 發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種靜電放電保護(hù)電路，其特征在于，包括: 第一 NMOS晶體管，耦接于電源線； 第二 NMOS晶體管，該第二 NMOS晶體管的漏極耦接于該第一 NMOS晶體管以及該第二NMOS晶體管的源極耦接于地； 檢測(cè)單元，用于當(dāng)靜電放電事件發(fā)生于該電源線時(shí)提供檢測(cè)信號(hào)；以及觸發(fā)單元，用于按順序?qū)ㄔ摰诙?NMOS晶體管和該第一 NMOS晶體管以響應(yīng)該檢測(cè)信號(hào)，使得通過該第一 NMOS晶體管和該第二 NMOS晶體管形成從該電源線到地的放電路徑。
2.根據(jù)權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，該檢測(cè)單元包括: 第一電阻，耦接于該電源線和該第一 NMOS晶體管的柵極之間； 第二電阻，耦接于該第一 NMOS晶體管的柵極和地之間； 第三電阻，耦接于該電源線；以及 二極管，該二極管的陽極耦接于地，以及該二極管的陰極耦接于該第三電阻。
3.根據(jù)權(quán)利要求2所述的靜電放電保護(hù)電路，其特征在于，該觸發(fā)單元包括: 第一 PMOS晶體管，該第一 PMOS晶體管的源極耦接于該電源線，以及該第一 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，并且該第一 PMOS晶體管的柵極耦接于該二極管的陰極用于接收該檢測(cè)信號(hào)； 第四電阻，耦接于該第二 NOMS晶體管的柵極和地之間；以及 第二 PMOS晶體管，該第二 PMOS晶體管的源極耦接于該第一 NMOS晶體管的柵極，以及該第二 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，并且該第二 PMOS晶體管的柵極耦接于該二極管的陰極用于接收該檢測(cè)信號(hào)， 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)截止； 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 NMOS晶體管通過位于該第一電阻和該第二電阻之間的分壓電壓導(dǎo)通，并且該第二 NMOS晶體管通過該第四電阻截止。
4.根據(jù)權(quán)利要求3所述的靜電放電保護(hù)電路，其特征在于，當(dāng)該靜電放電事件發(fā)生時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過檢測(cè)信號(hào)導(dǎo)通；其中，來自該電源線的靜電放電能量通過該第一 PMOS晶體管從而導(dǎo)通該第二 NMOS晶體管，以及來自該電源線的靜電放電能量通過該第一 PMOS晶體管以及該第二 PMOS晶體管從而導(dǎo)通該第一 NMOS晶體管。
5.根據(jù)權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，該檢測(cè)單元包括: 第一電阻，耦接于該電源線和該第一 NMOS晶體管的柵極之間； 第二電阻，耦接于該第一 NMOS晶體管的柵極和地之間； 第三電阻，耦接于該電源線； 第四電阻，耦接于該第三電阻和地之間；以及 電容，與該第四電阻并聯(lián)。
6.根據(jù)權(quán)利要求5所述的靜電放電保護(hù)電路，其特征在于，該觸發(fā)單元包括: 第一 PMOS晶體管，該第一 PMOS晶體管的源極耦接于該電源線，以及該第一 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，該第一 PMOS晶體管的柵極耦接于該電容用于接收該檢測(cè)信號(hào)； 第三NMOS晶體管，該第三NMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，以及該第三NMOS晶體管的源極耦接于地，該第三NMOS晶體管的柵極耦接于該電容并用于接收該檢測(cè)信號(hào)； 至少一個(gè)二極管，以正向傳導(dǎo)方向從該電源線耦接至該第一 PMOS晶體管；以及第二 PMOS晶體管，該第二 PMOS晶體管的源極耦接于該第一 NMOS晶體管的柵極，以及該第二 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，并且該第二 PMOS晶體管的柵極耦接于該電容以用于接收該檢測(cè)信號(hào)， 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)截止； 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 NMOS晶體管通過位于該第一電阻和該第二電阻之間的分壓電壓導(dǎo)通，并且該第二 NMOS晶體管通過該第三NMOS晶體管截止。
7.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)電路，其特征在于，當(dāng)該靜電放電事件發(fā)生時(shí)，該第一PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)導(dǎo)通；其中，來自該電源線的靜電放電能量通過該第一 PMOS晶體管從而導(dǎo)通該第二 NMOS晶體管，以及來自該電源線的靜電放電能量通過該第一 PMOS晶體管以及該第二 PMOS晶體管從而導(dǎo)通該第一 NMOS晶體管。
8.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)電路，其特征在于，該至少一個(gè)二極管由至少一個(gè)PMOS晶體管代替。
9.一種靜電放電保護(hù)電路，其特征在于，包括: 第一二極管，該第一二極管的陽極耦接于焊盤，以及該第一二極管的陰極耦接于電源線.第一 NMOS晶體管稱接于該焊盤； 第二 NMOS晶體 管，該第二 NMOS晶體管的漏極耦接于第一晶體管的源極，以及該第二NMOS晶體管的源極耦接于地； 檢測(cè)單元，耦接于該電源線和地之間，用于當(dāng)靜電放電事件在該焊盤處發(fā)生時(shí)提供檢測(cè)信號(hào)； 觸發(fā)單元，耦接于該電源線和地之間，用于按順序?qū)ㄔ摰诙?NMOS晶體管和該第一NMOS晶體管以響應(yīng)該檢測(cè)信號(hào)，使得形成從該焊盤到地的通過該第一 NMOS晶體管和第二NMOS晶體管的第一放電路徑。
10.根據(jù)權(quán)利要求9所述的靜電放電保護(hù)電路，其特征在于，該檢測(cè)單元包括: 第一電阻，耦接于該電源線和該第一 NMOS晶體管的柵極之間； 第二電阻，耦接于該第一 NMOS晶體管的柵極和地之間； 第三電阻，耦接于該電源線；以及 第二二極管，該第二二極管的陽極耦接于地，以及該二二極管的陰極耦接于該第三電阻。
11.根據(jù)權(quán)利要求10所述的靜電放電保護(hù)電路，其特征在于，該觸發(fā)單元包括: 第一 PMOS晶體管，該第一 PMOS晶體管的源極耦接于該電源線，以及該第一 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，并且該第一 PMOS晶體管的柵極耦接于該二二極管的陰極并用于接收該檢測(cè)信號(hào)； 第四電阻，耦接于該第二 NOMS晶體管的柵極和地之間；以及 第二 PMOS晶體管，該第二 PMOS晶體管的源極耦接于該第一 NMOS晶體管的柵極，以及該第二 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，并且該第二 PMOS晶體管的柵極耦接于該二極管的陰極并用于接收該檢測(cè)信號(hào)， 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)截止； 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 NMOS晶體管通過位于該第一電阻和該第二電阻之間的分壓電壓導(dǎo)通，并且該第二 MOS晶體管通過該第四電阻截止。
12.根據(jù)權(quán)利要求11所述的靜電放電保護(hù)電路，其特征在于，當(dāng)該靜電放電事件發(fā)生時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)導(dǎo)通；其中，來自該焊盤的靜電放電能量通過該第一二極管、該電源線、該第一 PMOS晶體管從而導(dǎo)通該第二 NMOS晶體管，以及來自該焊盤的靜電放電能量通過該第一二極管、該電源線、該第一 PMOS晶體管以及該第二 PMOS晶體管從而導(dǎo)通該第一 NMOS晶體管。
13.根據(jù)權(quán)利要求11所述的靜電放電保護(hù)電路，其特征在于，進(jìn)一步包括: 第三NMOS晶體管，耦接于該電源線，并且該第三NMOS晶體管的柵極耦接于該第一NMOS晶體管的柵極；以及 第四NMOS晶體管，該第四NMOS晶體管的漏極耦接于該第三NMOS晶體管的源極，以及該第四NMOS晶體管的源極耦接于地，并且該第四NMOS晶體管的柵極耦接于該第二 NMOS晶體管的柵極； 其中，該第四NMOS晶體管和該第三NMOS晶體管被順序?qū)ㄒ皂憫?yīng)該檢測(cè)信號(hào)，使得形成從焊盤到地的通過該第一二極管，該第三NMOS晶體管以及該第四NMOS晶體管的第二放電路徑。
14.根據(jù)權(quán)利要求·9所述的靜電放電保護(hù)電路，其特征在于，該偵測(cè)單元包括: 第一電阻，耦接于該電源線和該第一 NMOS晶體管的柵極之間； 第二電阻，耦接于第一 NMOS晶體管的柵極和地之間； 第三電阻，耦接于該電源線； 第四電阻，耦接于該第三電阻和地之間；以及 電容，與該第四電阻并聯(lián)。
15.根據(jù)權(quán)利要求14所述的靜電放電保護(hù)電路，其特征在于，該觸發(fā)單元包括: 第一 PMOS晶體管，該第一 PMOS晶體管的源極耦接于該電源線，以及該第一 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，該第一 PMOS晶體管的柵極耦接于該電容用于接收該檢測(cè)信號(hào)； 第三NMOS晶體管，該第三NMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極以及該第三NMOS晶體管的源極耦接于地，該第三NMOS晶體管的柵極耦接于該電容，用于接收該檢測(cè)信號(hào)； 至少一個(gè)二極管，以正向傳導(dǎo)方向從該電源線耦接至該第一 PMOS晶體管；以及第二 PMOS晶體管，該第二 PMOS晶體管的源極耦接于該第一 NMOS晶體管的柵極，以及該第二 PMOS晶體管的漏極耦接于該第二 NMOS晶體管的柵極，并且該第二 PMOS晶體管的柵極耦接于該電容以用于接收該檢測(cè)信號(hào)， 其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)截止；其中，當(dāng)不發(fā)生該靜電放電事件時(shí)，該第一 NMOS晶體管通過位于該第一電阻和該第二電阻之間的分壓電壓導(dǎo)通，并且該第二 NMOS晶體管通過該第三NMOS晶體管截止。
16.根據(jù)權(quán)利要求15所述的靜電放電保護(hù)電路，其特征在于，當(dāng)該靜電放電事件發(fā)生時(shí)，該第一 PMOS晶體管和該第二 PMOS晶體管通過該檢測(cè)信號(hào)導(dǎo)通；其中，來自該焊盤的靜電放電能量通過該第一二極管、該電源線以及該第一 PMOS晶體管從而導(dǎo)通該第二 NMOS晶體管，以及來自該焊盤的靜電放電能量通過該第一二極管、該電源線、該第一 PMOS晶體管以及該第二 PMOS晶體管從而導(dǎo)通該第一 NMOS晶體管。
17.根據(jù)權(quán)利要求15所述的靜電放電保護(hù)電路，其特征在于，進(jìn)一步包括: 第四NMOS晶體管耦接于該電源線，并且該第四NMOS晶體管的柵極耦接于該第一 NMOS晶體管的柵極；以及 第五NMOS晶體管,該第五NMOS晶體管的漏極稱接于該第四NMOS晶體管的源極，以及該第五NMOS晶體管的源極耦接于地，并且該第五NMOS晶體管的柵極耦接于該第二 NMOS晶體管的柵極， 其中，該第五NMOS晶體管以及該第四NMOS晶體管被順序?qū)ㄒ皂憫?yīng)該檢測(cè)信號(hào)，使得形成從焊盤到地的通過第一二極管，第四NMOS晶體管以及該第五NMOS晶體管的第二放電路徑。
18.根據(jù)權(quán)利要求15所述的靜電放電保護(hù)電路，其特征在于，該至少一個(gè)二極管由至少一個(gè)PMOS晶體管代替。
全文摘要
本發(fā)明提供一種靜電放電保護(hù)電路。該靜電放電保護(hù)電路包括第一NMOS晶體管、第二NMOS晶體管、檢測(cè)單元以及觸發(fā)單元。其中，該第一NMOS晶體管，耦接于電源線；該第二NMOS晶體管的漏極耦接于該第一NMOS晶體管以及該第二NMOS晶體管的源極耦接于地；該檢測(cè)單元，用于當(dāng)靜電放電事件發(fā)生于該電源線時(shí)提供檢測(cè)信號(hào)；該觸發(fā)單元，用于按順序?qū)ㄔ摰诙﨨MOS晶體管和該第一NMOS晶體管以響應(yīng)該檢測(cè)信號(hào)，使得通過該第一NMOS晶體管和該第二NMOS晶體管形成從該電源線到地的放電路徑。本發(fā)明提出的靜電放電保護(hù)電路，可使集成電路的電子元件避免靜電放電損害。
文檔編號(hào)H01L27/02GK103247621SQ20131004488
公開日2013年8月14日 申請(qǐng)日期2013年2月5日 優(yōu)先權(quán)日2012年2月7日
發(fā)明者莊健暉 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司