專利名稱：多柵鰭式場效應(yīng)管的制備方法
技術(shù)領(lǐng)域：
本發(fā)明實施例涉及半導(dǎo)體技術(shù)，尤其涉及一種多柵鰭式場效應(yīng)管的制備方法。
背景技術(shù)：
隨著集成電路(Integrated Circuit,簡稱IC)的廣泛應(yīng)用和快速發(fā)展,鰭式場效應(yīng)管(Fin Field-Effect Transistor,簡稱FinFET)作為一種新興場效應(yīng)管(Field EffectTransistor，簡稱FET)，由于其具有器件小、柵控能力強和功耗低等特點，且與現(xiàn)有的硅工藝相兼容的優(yōu)勢，被廣泛應(yīng)用到各類IC中。FinFET的制備方法的好壞直接影響著FinFET的器件性能，現(xiàn)有技術(shù)制備FinFET的方法是在襯底上形成鰭條后，在襯底上生長柵極材料，再采用如光刻等構(gòu)圖工藝刻蝕柵極材料形成柵極圖案，完成柵極的制備。但該方法所采用的構(gòu)圖工藝由于受到構(gòu)圖工藝精度的限制，導(dǎo)致柵極很難與鰭條沿長度方向的中心位置對齊，從而使漏極和源極之間的串聯(lián)電阻不平衡，造成漏極電流不穩(wěn)定，嚴重影響FinFET器件的穩(wěn)定性。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種多柵鰭式場效應(yīng)管的制備方法，以實現(xiàn)漏極和源極之間的串聯(lián)電阻平衡，使漏極電流穩(wěn)定，保證FinFET的器件性能。第一方面，本發(fā)明實施例提供一種多柵鰭式場效應(yīng)管的制備方法，包括:在襯底上形成溝道層和柵介質(zhì)層；在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條；沿所述至少一個鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽；在所述襯底上形成柵極層，對所述柵極層進行平坦化處理以露出所述第一保護層，并采用刻蝕工藝刻蝕掉所述第一保護層，以形成柵極；在所述襯底上形成源漏極。在第一方面的第一種可能的實現(xiàn)方式中，所述襯底為深度耗盡溝道襯底或全耗盡絕緣襯底上的硅襯底。在第一方面的第二種可能的實現(xiàn)方式中，在襯底上形成溝道層包括:在所述襯底上采用外延工藝形成第一硅層和第二硅層，作為所述溝道層。在第一方面的第三種可能的實現(xiàn)方式中，所述襯底的晶向為〈100〉。在第一方面的第四種可能的實現(xiàn)方式中，在所述襯底上形成所述非晶硅層，并采用刻蝕工藝刻蝕非晶硅層，形成至少一個鰭條包括:在所述襯底上采用外延工藝形成第二保護層，采用構(gòu)圖工藝刻蝕所述第二保護層，以形成鰭條圖案；在所述襯底上采用外延工藝形成鰭條邊墻層，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層，且采用刻蝕工藝刻蝕掉所述鰭條圖案，以形成鰭條邊墻；在所述襯底上采用外延工藝形成非晶硅層，并采用各向異性刻蝕工藝刻蝕所述非晶娃層;在所述襯底上采用刻蝕工藝刻蝕掉鰭條邊墻，形成偶數(shù)個鰭條，或采用刻蝕工藝刻蝕掉鰭條邊墻及最外側(cè)的一個鰭條，形成奇數(shù)個鰭條。根據(jù)第一方面的第四種可能的實現(xiàn)方式，在第五種可能的實現(xiàn)方式中，所述鰭條邊墻和鰭條滿足公式:DSpacer=2XffFin+ffSpacer ；其中，Dspacer為相鄰所述鰭條邊墻的間距，Wpin為每個所述鰭條的寬度，Wspacer為所述鰭條邊墻的寬度。在第一方面的第六種可能的實現(xiàn)方式中，所述采用刻蝕工藝刻蝕掉所述第一保護層的刻蝕工藝為選擇性刻蝕工藝。在第一方面的第七種可能的實現(xiàn)方式中，所述溝槽沿所述至少一個鰭條長度方向的寬度為:W=2XHFin+WFin，其中，W為溝槽沿所述至少一個鰭條長度方向的寬度，HFin為所述鰭條的高度，WFin為所述鰭條的寬度。第二方面，本發(fā)明實施例提供一種多柵鰭式場效應(yīng)管的制備方法，包括:在襯底上形成溝道層和柵介質(zhì)層；在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕非晶硅層，形成至少一個鰭條;在所述襯底上形成柵極層，平坦化處理柵極層，并沿鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽；在所述襯底上形成第三保護層，對所述第三保護層進行平坦化處理以露出所述第一保護層，并采用刻蝕工藝刻蝕掉所述第一保護層；采用各向異性刻蝕工藝刻蝕掉露出的所述柵極層，采用刻蝕工藝刻蝕掉所述第三保護層，以形成柵極；在所述襯底上形成源漏極。在第二方面的第一種可能的實現(xiàn)方式中，所述襯底為深度耗盡溝道襯底或全耗盡絕緣襯底上的硅襯底。在第二方面的第二種可能的實現(xiàn)方式中，在襯底上形成溝道層包括:在所述襯底上采用外延工藝形成第一硅層和第二硅層，作為所述溝道層。在第二方面的第三種可能的實現(xiàn)方式中，所述襯底的晶向為〈100〉。在第二方面的第四種可能的實現(xiàn)方式中，在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條包括:在所述襯底上采用外延工藝形成第二保護層，并采用構(gòu)圖工藝刻蝕所述第二保護層，以形成鰭條圖案；在所述襯底上采用外延工藝形成鰭條邊墻層，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層，且采用刻蝕工藝刻蝕掉所述鰭條圖案，以形成鰭條邊墻；在所述襯底上采用外延工藝形成非晶硅層，并采用各向異性刻蝕工藝刻蝕所述非晶娃層;在所述襯底上采用刻蝕工藝刻蝕掉鰭條邊墻，形成偶數(shù)個鰭條，或采用刻蝕工藝刻蝕掉鰭條邊墻及最外側(cè)的一個鰭條，形成奇數(shù)個鰭條。根據(jù)第二方面的第四種可能的實現(xiàn)方式，在第五種可能的實現(xiàn)方式中，所述鰭條邊墻和鰭條滿足公式:DSpacer=2XffFin+ffSpacer ；其中，Dspacer為相鄰所述鰭條邊墻的間距，Wpin為每個所述鰭條的寬度，Wspacer為所述鰭條邊墻的寬度。在第二方面的第六種可能的實現(xiàn)方式中，所述采用刻蝕工藝刻蝕掉所述第一保護層和所述采用刻蝕工藝刻蝕掉所述第三保護層的刻蝕工藝均為選擇性刻蝕工藝。根據(jù)第二方面的第六種可能的實現(xiàn)方式，在第七種可能的實現(xiàn)方式中，所述第一保護層與第三保護層為不同材料。在第二方面的第八種可能的實現(xiàn)方式中，所述溝槽沿所述至少一個鰭條長度方向的寬度為:W=2XHFin+WFin，其中，W為溝槽沿所述至少一個鰭條長度方向的寬度，HFin為所述鰭條的高度，WFin為所述鰭條的寬度。本發(fā)明實施例多柵鰭式場效應(yīng)管的制備方法，通過采用外延工藝和刻蝕工藝來形成FinFET的柵極，實現(xiàn)柵極與鰭條沿長度方向的中心位置對齊，解決漏極和源極之間的串聯(lián)電阻不平衡的問題，使漏極電流穩(wěn)定，保證FinFET的器件性能。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1a 圖1g為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例一的工藝流程圖；圖2為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例二的工藝流程圖；圖3a 圖3e為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例三的工藝流程圖；圖4為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例三的局部放大圖；圖5a 圖5f為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例四的工藝流程圖。
具體實施例方式為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。實施例一圖1a 圖1g為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例一的工藝流程圖，所述方法適用于制作多柵FinFET，本實施例的方法可以包括:步驟11、在襯底上形成溝道層和柵介質(zhì)層；
具體地，如圖1a所示，在襯底101上形成溝道層102，再在溝道層102上形成柵介質(zhì)層103。其中，所述溝道層102可以在襯底上淀積一硅層，采用離子注入的方式形成FinFET的溝道區(qū)域，也可以直接在硅襯底上采用離子注入的方式形成溝道層102，可根據(jù)實際工藝要求進行選擇。所述柵介質(zhì)層103可以采用熱氧化工藝在溝道層102上生長二氧化娃(SiO2)形成柵介質(zhì),也可以采用化學(xué)氣相淀積(Chemical Vapor Deposition, CVD)工藝在溝道層102上淀積如氧化鋁(Al2O3)等高K材料形成所述柵介質(zhì)層103，但不以此為限。步驟12、在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條；具體地，如圖1b所示，圖1b為制作多柵FinFET過程中沿XZ平面的截面圖，在所述柵介質(zhì)層103上淀積工藝形成非晶硅層，采用曝光掩膜等構(gòu)圖刻蝕工藝形成至少一個鰭條(Fin) 104，圖中以4個鰭條為例說明，但不以此為限。步驟13、沿所述至少一個鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽；具體地，如圖1c及圖1d所示，圖1c為制作多柵FinFET過程中沿YZ平面的截面圖，圖1d為圖1c的俯視圖，沿所述至少一個鰭條104長度方向從所述襯底的兩側(cè)向中間(圖中箭頭方向)采用如選擇性外延(Selective Epitaxial Growth,簡稱SEG)工藝等的外延工藝形成第一保護層105，直至在沿所述至少一個鰭條104長度方向的中間位置形成如圖所示溝槽106。其中，所述第一保護層105可以為二氧化硅、氮化硅等起保護作用的材料，但不以此為限。所述外延工藝由于其具有工藝精度高及可控性強等優(yōu)點，所形成的溝槽106的尺寸可以精確控制，其中溝槽106的厚度即第一保護層的厚度，可由下一步要形成的柵極的厚度預(yù)先設(shè)定；同時為了滿足下一步形成的柵極能夠位于鰭條沿長度方向的中心位置，則要求從襯底兩側(cè)外延的第一保護層105具有相同的工藝條件以形成兩側(cè)尺寸一致的第一保護層105，而使溝槽106位于襯底表面的中心位置，如圖1c所示，并且溝槽106的寬度(SP溝槽沿所述至少一個鰭條104長度方向的寬度W)要大于等于FinFET的有效溝道長度以保證柵控能力。步驟14、在所述襯底上形成柵極層，對所述柵極層進行平坦化處理以露出所述第一保護層，并采用刻蝕工藝刻蝕掉所述第一保護層，以形成柵極；具體地，圖1e為制作多柵FinFET過程中沿YZ平面的截面圖，圖1f為制作多柵FinFET過程中沿XZ平面的截面圖，如圖1e所示，在整個襯底上淀積一柵極層107，其厚度要大于所述溝槽106的深度，來保證下一步平坦化處理后的柵極厚度可以達到預(yù)先設(shè)計的要求。對所述柵極層107進行平坦化處理以露出所述第一保護層105，然后采用刻蝕工藝刻蝕掉第一保護層105，最終形成如圖1f所示的結(jié)構(gòu)。其中，所述平坦化處理可以采用化學(xué)機械拋光(Chemical MechanicalPlanarization,CMP)工藝,但不以此為限。所述刻蝕工藝可以采用等離子刻蝕、光刻蝕等。步驟15、在所述襯底上形成源漏極。具體地，如圖1g所示，圖1g為制作多柵FinFET過程中沿YZ平面的截面圖，可以在襯底上的源漏區(qū)域采用離子注入的工藝形成源區(qū)108及漏區(qū)109，但不以此為限，也可采用其他工藝形成源漏區(qū)域。在源漏區(qū)制作完成后通過互補金屬氧化物半導(dǎo)體(ComplementaryMetal Oxide Semiconductor, CMOS)工藝進行淀積鈍化層,刻蝕接觸孔以及金屬化等,最終形成多柵FinFET。所述多柵FinFET可以為N型FET，也可以為P型FET，可根據(jù)實際制作要求而定。本實施例，通過采用外延第一保護層形成溝槽，以實現(xiàn)柵極與鰭條沿長度方向的中心位置對齊，解決漏極和源極之間的串聯(lián)電阻不平衡的問題，使漏極電流穩(wěn)定，保證FinFET的器件性能。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述襯底可以為深度耗盡溝道(De印IyDepleted Channel，DDC)襯底，這樣做的好處在于，DDC襯底可通過一般常規(guī)的CMOS工藝實現(xiàn)；與傳統(tǒng)的晶體管技術(shù)相比，襯底為DDC襯底的晶體管即DDC晶體管更利于低功耗工作，通過減少50%的閾值電壓(Vt)變異，DDC晶體管可以實現(xiàn)30%或更多的電源電壓降低，同時保持相同的系統(tǒng)時鐘速度并減少整體泄漏。通過增加通道的載流子遷移率，DDC晶體管可以增加驅(qū)動電流10%以上。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述襯底還可以為全耗盡絕緣襯底上的硅(Fully Depleted Silicon-On-1nsulator, FD-S0I)襯底。這樣做的好處在于，襯底為FD-SOI的晶體管具有較大電流驅(qū)動能力，陡直的亞閾值斜率，較小的短溝道效應(yīng)、窄溝道效應(yīng)及完全消除翅曲效應(yīng)(Kink effect)等優(yōu)點。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述襯底的晶向為〈100〉。這樣做的好處在于，采用〈100〉晶向能夠提高襯底的電子或空穴的遷移率，以空穴為例，采用〈100〉晶向可以使空穴遷移率增加62°/Γ78%。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述采用刻蝕工藝刻蝕掉所述第一保護層的刻蝕工藝為選擇性刻蝕工藝。這樣做的好處在于，由于選擇性刻蝕工藝可以對所述第一保護層進行選擇刻蝕，而不刻蝕所述柵極層材料，這樣可以保證準確刻蝕所述第一保護層的同時不破壞柵極層圖案，進一步保證柵極與鰭條沿長度方向的中心位置對齊，并且可以省去一步掩膜工藝，減少工藝步驟且降低工藝成本。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述溝槽沿所述至少一個鰭條長度方向的寬度為:W=2XHFin+WFin，其中，W為溝槽沿所述至少一個鰭條長度方向的寬度，HFin為所述鰭條的高度，WFin為所述鰭條的寬度。具體地，所述溝槽沿鰭條長度方向的寬度W即為圖1c中所述溝槽106的寬度(圖中已標出)，所述鰭條的高度HFin及所述鰭條的寬度WFin可參照圖1b中的鰭條的高度和寬度。這樣做的好處在于，可以準確控制溝槽106的寬度使其大于等于制作的多柵FinFET的有效溝道長度，確保柵極寬度，保證所述多柵FinFET的柵控能力。實施例二圖2為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例二的工藝流程圖，本實施例在上述實施例的基礎(chǔ)上，在襯底上形成溝道層包括:在所述襯底上采用外延工藝形成第一硅層和第二硅層，作為所述溝道層。如圖2所不,在所述襯底101上米用外延工藝形成第一娃層201,所述第一娃層201為具有離子濃度的硅層，以制作P型FinFET為例，第一硅層201可以為具有硼離子B+的硅層，用于進行閾值電壓調(diào)整；在第一硅層201上再采用外延工藝外延具有離子濃度的第二硅層202，以P型FinFET為例，所述第二硅層202的離子可以為B+， 其摻雜濃度可以為
IX IO15CnT3 I X IO16CnT3,外延厚度可以為0.3 μ πΓθ.5 μ m,但不以此為限。第一娃層201和第二硅層202構(gòu)成所述溝道層102。本實施例，通過采用外延工藝生長溝道層，解決了由離子注入工藝形成溝道所帶來界面粗糙、高晶格損傷、低激活率等一系列問題。優(yōu)選地，所述第一硅層和第二硅層之間可以設(shè)置一層薄的犧牲層，所述犧牲層可以為如二氧化硅等起保護作用的材料。這樣做的好處在于，能夠保證溝道層摻雜的均勻性，提高FinFET的溝道導(dǎo)電性能。實施例三圖3a 圖3e為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例三的工藝流程圖，本實施例在上述實施例的基礎(chǔ)上，在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條包括:步驟31、在所述襯底上采用外延工藝形成第二保護層，采用構(gòu)圖工藝刻蝕所述第二保護層，以形成鰭條圖案；具體地，如圖3a所示，圖3a為制作多柵FinFET過程中沿XZ平面的截面圖，在形成所述柵介質(zhì)層103的襯底上外延形成第二保護層，采用構(gòu)圖工藝刻蝕第二保護層，形成如圖3a所示的鰭條圖案301。其中，所述構(gòu)圖工藝刻蝕可以為采用掩膜版刻蝕，如光刻、等離子刻蝕等，但不以此為限。步驟32、在所述襯底上采用外延工藝形成鰭條邊墻層，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層，且采用刻蝕工藝刻蝕掉所述鰭條圖案，以形成鰭條邊墻；具體地，如圖3b及圖3c所示，圖3b及圖3c為制作多柵FinFET過程中沿XZ平面的截面圖，在所述襯底上外延鰭條邊墻層302，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層302，留下所述鰭條圖案301側(cè)墻處的鰭條邊墻層302材料，再采用如選擇性刻蝕的刻蝕工藝刻蝕掉所述鰭條圖案301，但不以此為限，在所述柵介質(zhì)層103的表面只剩下所述鰭條圖案301側(cè)墻處的鰭條邊墻層302材料，即所述鰭條邊墻303。其中，所述各向異性的刻蝕(anisotropic etching)工藝為沿著不同的結(jié)晶學(xué)平面呈現(xiàn)不同腐蝕速率的腐蝕方法。其具有工藝開發(fā)水平高、結(jié)構(gòu)幾何尺寸能夠精確控制等優(yōu)點，被使用于對精度要求高的制作工藝中；所述各向異性的刻蝕可以為干法各向異性的刻蝕，也可以為濕法各向異性的刻蝕，可根據(jù)實際制作工藝而定。步驟33、在所述襯底上采用外延工藝形成非晶硅層，并采用各向異性刻蝕工藝刻蝕所述非晶硅層；具體地，如圖3d及圖3e所示，圖3d及圖3e為制作多柵FinFET過程中沿XZ平面的截面圖，在所述襯底上外延生長非晶硅層304，采用各向異性刻蝕工藝刻蝕所述非晶硅層304，形成如圖3e所示的只有所述鰭條邊墻303側(cè)墻位置處的非晶硅。步驟34、在所述襯底上采用刻蝕工藝刻蝕掉鰭條邊墻，形成偶數(shù)個鰭條，或采用刻蝕工藝刻蝕掉鰭條邊墻及最外側(cè)的一個鰭條，形成奇數(shù)個鰭條。具體地，如圖3e及圖1b所示，如果需要制作偶數(shù)個鰭條104，則在所述襯底上采用刻蝕工藝，如選擇性刻蝕工藝刻蝕掉所述鰭條邊墻303，形成偶數(shù)個鰭條104，如圖1b中的四個鰭條104 ;如果需要制作奇數(shù)個鰭條104，則在所述襯底上采用刻蝕工藝刻蝕掉所述鰭條邊墻303，然后再刻蝕掉最外側(cè)的一個鰭條104，形成奇數(shù)個鰭條104。本實施例，通過采用三次外延工藝精確生長形成多鰭條，實現(xiàn)鰭條尺寸的精確控制，提高了 FinFET的溝道控制能力。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述鰭條邊墻和鰭條滿足公式:DSpacer=2XWFin+ffSpacer ;其中，DSpa_為相鄰所述鰭條邊墻的間距，Wpin為每個所述鰭條的寬度，Wspacer為所述鰭條邊墻的寬度。具體地，圖4為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例三的局部放大圖，如圖4所示，以四個鰭條104為例說明，為了保證鰭條104等間距，則必須使中間兩個鰭條104的間距DFin與所述鰭條邊墻303的寬度Wspa_相同，即DFin=WSpacOT，為了滿足這個條件，只要滿足公式:DSpa_=2XWFin+WSpacOT即可。所以在制作多鰭條之前可以利用所述公式預(yù)先設(shè)計鰭條邊墻303和鰭條104的寬度及間距，保證多鰭條等間距。實施例四圖5a 圖5f為本發(fā)明多柵鰭式場效應(yīng)管的制備方法實施例四的工藝流程圖，所述方法適用于制作多柵FinFET，本實施例的方法可以包括:步驟51、在襯底上形成溝道層和柵介質(zhì)層；本實施例步驟51的具體工藝實現(xiàn)與步驟11的工藝實現(xiàn)過程類似，此處不再贅述。步驟52、在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條；本實施例步驟52的具體工藝實現(xiàn)與步驟12的工藝實現(xiàn)過程類似，此處不再贅述。步驟53、在所述襯底上形成柵極層，平坦化處理柵極層，并沿鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽；具體地，如圖5a及圖5b所示，圖5a為制作多柵FinFET過程中沿XZ平面的截面圖，圖5b為制作多柵FinFET過程中沿YZ平面的截面圖，在所述襯底上形成柵極層107，平坦化處理柵極層107，并保證柵極層107厚度滿足制作多柵FinFET的預(yù)先設(shè)計要求，再在襯底上沿所述至少一個鰭條長度方向從所述襯底的兩側(cè)向中間(圖中箭頭方向)采用外延工藝形成第一保護層105，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽106 ；步驟54、在所述襯底上形成第三保護層，對所述第三保護層進行平坦化處理以露出所述第一保護層，并采用刻蝕工藝刻蝕掉所述第一保護層；具體地，如圖5c及5d所示，圖5c及圖5d為制作多柵FinFET過程中沿YZ平面的截面圖，在所述襯底上采用如CVD工藝形成第三保護層501，采用如CMP工藝的平坦化處理露出第一保護層105，之后可以采用等離子刻蝕、光刻蝕等刻蝕工藝蝕掉所述第一保護層105，形成圖5d所示的結(jié)構(gòu)。步驟55、采用各向異性刻蝕工藝刻蝕掉露出的所述柵極層，采用刻蝕工藝刻蝕掉所述第三保護層，以形成柵極；具體地，如圖5e、圖5f及圖1f所示，圖5e為制作多柵FinFET過程中沿YZ平面的截面圖，圖5f為圖5e所示結(jié)構(gòu)圖沿XZ平面的截面圖，在所述襯底上采用各向異性刻蝕工藝刻蝕掉露出的所述柵極層107，然后采用如等離子刻蝕、光刻蝕等刻蝕工藝或CMP工藝刻蝕掉所述第三保護層501，以形成柵極，如圖1f所示。步驟56、在所述襯底上形成源漏極。本實施例步驟56的具體工藝實現(xiàn)與步驟15的工藝實現(xiàn)過程類似，此處不再贅述。
本實施例，通過采用外延第一保護層形成溝槽，以實現(xiàn)柵極與鰭條沿長度方向的中心位置對齊，解決漏極和源極之間的串聯(lián)電阻不平衡的問題，使漏極電流穩(wěn)定，保證FinFET的器件性能。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述襯底可以為深度耗盡溝道(De印IyDepleted Channel，DDC)襯底，這樣做的好處在于，DDC襯底可通過一般常規(guī)的CMOS工藝實現(xiàn)；與傳統(tǒng)的晶體管技術(shù)相比，襯底為DDC襯底的晶體管即DDC晶體管更利于低功耗工作，通過減少50%的閾值電壓(Vt)變異，DDC晶體管可以實現(xiàn)30%或更多的電源電壓降低，同時保持相同的系統(tǒng)時鐘速度并減少整體泄漏。通過增加通道的載流子遷移率，DDC晶體管可以增加驅(qū)動電流10%以上。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述襯底還可以為全耗盡絕緣襯底上的硅(Fully Depleted Silicon-On-1nsulator, FD-SOI)襯底。這樣做的好處在于，襯底為FD-SOI的晶體管具有較大電流驅(qū)動能力，陡直的亞閾值斜率，較小的短溝道效應(yīng)、窄溝道效應(yīng)及完全消除翅曲效應(yīng)(Kink effect)等優(yōu)點。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述襯底的晶向為〈100〉。這樣做的好處在于，采用〈100〉晶向能夠提高襯底的電子或空穴的遷移率，以空穴為例，采用〈100〉晶向可以使空穴遷移率增加62°/Γ78%。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述采用刻蝕工藝刻蝕掉所述第一保護層和所述采用刻蝕工藝刻蝕掉所述第三保護層的刻蝕工藝均為選擇性刻蝕工藝。這樣做的好處在于，由于選擇性刻蝕工藝可以對所述第一保護層和所述第三保護層進行選擇刻蝕，而不刻蝕所述柵極層材料，這樣可以保證準確刻蝕所述第一保護層和所述第三保護層的同時不破壞柵極層圖案及柵極，進一步保證柵極與鰭條沿長度方向的中心位置對齊，并且可以省去掩膜工藝，減少工藝步驟且降低工藝成本。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述溝槽沿所述至少一個鰭條長度方向的寬度為:W = 2XHFin+WFin， 其中，W為溝槽沿所述至少一個鰭條長度方向的寬度，HFin為所述鰭條的高度，WFin為所述鰭條的寬度。具體地，所述溝槽沿鰭條長度方向的寬度W即為圖1c中所述溝槽106的寬度(圖中已標出)，所述鰭條的高度HFin及所述鰭條的寬度WFin可參照圖1b中的鰭條的高度和寬度。這樣做的好處在于，可以準確控制溝槽106的寬度使其大于等于制作的多柵FinFET的有效溝道長度，確保柵極寬度，保證所述多柵FinFET的柵控能力。優(yōu)選地，在上述實施例的基礎(chǔ)上，在襯底上形成溝道層包括:在所述襯底上采用外延工藝形成第一硅層和第二硅層，作為所述溝道層。具體工藝實現(xiàn)與實施例二類似，此處不再贅述。這樣做的好處在于，通過采用外延工藝生長溝道層，解決了由離子注入工藝形成溝道所帶來界面粗糙、高晶格損傷、低激活率等一系列問題。同時，優(yōu)選地，所述第一硅層和第二硅層之間可以設(shè)置一層薄的犧牲層，所述犧牲層可以為如二氧化硅等起保護作用的材料。這樣做的好處在于，能夠保證溝道層摻雜的均勻性，提高FinFET的溝道導(dǎo)電性能。優(yōu)選地，在上述實施例的基礎(chǔ)上，在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條包括:在所述襯底上采用外延工藝形成第二保護層，采用構(gòu)圖工藝刻蝕所述第二保護層，以形成鰭條圖案；在所述襯底上采用外延工藝形成鰭條邊墻層，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層，且采用刻蝕工藝刻蝕掉所述鰭條圖案，以形成鰭條邊墻；在所述襯底上采用外延工藝形成非晶硅層，并采用各向異性刻蝕工藝刻蝕所述非晶硅層；在所述襯底上采用刻蝕工藝刻蝕掉鰭條邊墻，形成偶數(shù)個鰭條，或采用刻蝕工藝刻蝕掉鰭條邊墻及最外側(cè)的一個鰭條，形成奇數(shù)個鰭條。具體工藝實現(xiàn)與實施例三類似，此處不再贅述。這樣做的好處在于，通過采用三次外延工藝精確生長形成多鰭條，實現(xiàn)鰭條尺寸的精確控制，提高了 FinFET的溝道控制能力。優(yōu)選地，在上述實施例的基礎(chǔ)上，所述第一保護層與第三保護層為不同材料。這樣做的好處在于，在采用選擇性刻蝕工藝，尤其是無掩膜版的選擇性刻蝕工藝，刻蝕所述第一保護層時，第三保護層可以不受影響，保證了對柵極層的保護且可以減少工藝步驟。優(yōu)選地，在所述實施例的基礎(chǔ)上，所述鰭條邊墻和鰭條滿足公式:DSpacer=2XWFin+ffSpacer ;其中，DSpa_為相鄰所述鰭條邊墻的間距，Wpin為每個所述鰭條的寬度，Wspacer為所述鰭條邊墻的寬度。具體工藝實現(xiàn)與圖4所示的工藝過程類似，此處不再贅述。這樣做的好處在于，在制作多鰭條之前可以利用所述公式預(yù)先設(shè)計鰭條邊墻和鰭條的寬度及間距，保證多鰭條等間距。最后應(yīng)說明的是:以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解:其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。
權(quán)利要求
1.一種多柵鰭式場效應(yīng)管的制備方法，其特征在于，包括: 在襯底上形成溝道層和柵介質(zhì)層； 在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條; 沿所述至少一個鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽； 在所述襯底上形成柵極層，對所述柵極層進行平坦化處理以露出所述第一保護層，并采用刻蝕工藝刻蝕掉所述第一保護層，以形成柵極； 在所述襯底上形成源漏極。
2.根據(jù)權(quán)利要求1所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述襯底為深度耗盡溝道襯底或全耗盡絕緣襯底上的硅襯底。
3.根據(jù)權(quán)利要求1所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，在襯底上形成溝道層包括: 在所述襯底上采用外延工藝形成第一硅層和第二硅層，作為所述溝道層。
4.根據(jù)權(quán)利要求1所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述襯底的晶向為〈100〉。
5.根據(jù)權(quán)利要求1所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條包括: 在所述襯底上采用外延工藝形成第二保護層，采用構(gòu)圖工藝刻蝕所述第二保護層，以形成鰭條圖案； 在所述襯底上采用外延工藝形成鰭條邊墻層，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層，且采用刻蝕工藝刻蝕掉所述鰭條圖案，以形成鰭條邊墻； 在所述襯底上采用外延工藝形成非晶硅層，并采用各向異性刻蝕工藝刻蝕所述非晶硅層； 在所述襯底上采用刻蝕工藝刻蝕掉鰭條邊墻，形成偶數(shù)個鰭條，或采用刻蝕工藝刻蝕掉鰭條邊墻及最外側(cè)的一個鰭條，形成奇數(shù)個鰭條。
6.根據(jù)權(quán)利要求5所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述鰭條邊墻和鰭條滿足公式: ^Spacer 2 X Wp^-1-Wgpacer ； 其中，Dspacer為相鄰所述鰭條邊墻的間距，Wpin為每個所述鰭條的寬度，Wspacer為所述鰭條邊墻的寬度。
7.根據(jù)權(quán)利要求1所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述采用刻蝕工藝刻蝕掉所述第一保護層的刻蝕工藝為選擇性刻蝕工藝。
8.根據(jù)權(quán)利要求1所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述溝槽沿所述至少一個鰭條長度方向的寬度為:W=2XHFin+WFin，其中，W為溝槽沿所述至少一個鰭條長度方向的寬度，Hpin為所述鰭條的高度，Wpin為所述鰭條的寬度。
9.一種多柵鰭式場效應(yīng)管的制備方法,其特征在于,包括: 在襯底上形成溝道層和柵介質(zhì)層； 在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條; 在所述襯底上形成柵極層，平坦化處理柵極層，并沿鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽； 在所述襯底上形成第三保護層，對所述第三保護層進行平坦化處理以露出所述第一保護層，并采用刻蝕工藝刻蝕掉所述第一保護層； 采用各向異性刻蝕工藝刻蝕掉露出的所述柵極層，采用刻蝕工藝刻蝕掉所述第三保護層，以形成柵極； 在所述襯底上形成源漏極。
10.根據(jù)權(quán)利要求9所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述襯底為深度耗盡溝道襯底或全耗盡絕緣襯底上的硅襯底。
11.根據(jù)權(quán)利要求9所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，在襯底上形成溝道層包括: 在所述襯底上采用外延工藝形成第一硅層和第二硅層，作為所述溝道層。
12.根據(jù)權(quán)利要求9所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述襯底的晶向為〈100〉。
13.根據(jù)權(quán)利要求9所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層，形成至少一個鰭條包括: 在所述襯底上采用外延工藝形成第二保護層，并采用構(gòu)圖工藝刻蝕所述第二保護層，以形成鰭條圖案； 在所述襯底上采用外延工藝形成鰭條邊墻層，采用各向異性的刻蝕工藝刻蝕所述鰭條邊墻層，且采用刻蝕工藝刻蝕掉所述鰭條圖案，以形成鰭條邊墻； 在所述襯底上采用外延工藝形成非晶硅層，并采用各向異性刻蝕工藝刻蝕所述非晶硅層； 在所述襯底上采用刻蝕工藝刻蝕掉鰭條邊墻，形成偶數(shù)個鰭條，或采用刻蝕工藝刻蝕掉鰭條邊墻及最外側(cè)的一個鰭條，形成奇數(shù)個鰭條。
14.根據(jù)權(quán)利要求13所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述鰭條邊墻和鰭條滿足公式: ^Spacer 2 X Wp^-1-Wgpacer ； 其中，Dspacer為相鄰所述鰭條邊墻的間距，Wpin為每個所述鰭條的寬度，Wspacer為所述鰭條邊墻的寬度。
15.根據(jù)權(quán)利要求9所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述采用刻蝕工藝刻蝕掉所述第一保護層和所述采用刻蝕工藝刻蝕掉所述第三保護層的刻蝕工藝均為選擇性刻蝕工藝。
16.根據(jù)權(quán)利要求15所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述第一保護層與第三保護層為不同材料。
17.根據(jù)權(quán)利要求9所述的多柵鰭式場效應(yīng)管的制備方法，其特征在于，所述溝槽沿所述至少一個鰭條長度方向的寬度為:W=2XHFin+WFin，其中，W為溝槽沿所述至少一個鰭條長度方向的寬度，Hpin為所述鰭條的高度，Wpin為所述鰭條的寬度。
全文摘要
本發(fā)明實施例提供一種多柵鰭式場效應(yīng)管FinFET的制備方法，包括在襯底上形成溝道層和柵介質(zhì)層；在所述襯底上形成非晶硅層，并采用刻蝕工藝刻蝕所述非晶硅層形成至少一個鰭條；沿至少一個鰭條長度方向從所述襯底的兩側(cè)向中間采用外延工藝形成第一保護層，直至在沿所述至少一個鰭條長度方向的中間位置形成溝槽；在所述襯底上形成柵極層，對柵極層進行平坦化處理以露出第一保護層，并采用刻蝕工藝刻蝕掉第一保護層，以形成柵極；在所述襯底上形成源漏極。本發(fā)明實施例通過采用外延工藝和刻蝕工藝形成FinFET的柵極，實現(xiàn)柵極與鰭條沿長度方向的中心位置對齊，解決漏源之間的串聯(lián)電阻不平衡的問題，保證FinFET的器件性能。
文檔編號H01L21/336GK103117227SQ20131004613
公開日2013年5月22日 申請日期2013年2月5日 優(yōu)先權(quán)日2013年2月5日
發(fā)明者趙靜 申請人:華為技術(shù)有限公司