集成電路的制作方法
【專利摘要】本發(fā)明提供一種集成電路，包括高速信號(hào)輸入引腳、共同節(jié)點(diǎn)、高速信號(hào)輸出引腳以及核心電路。高速信號(hào)輸入引腳與高速信號(hào)輸出引腳配置于集成電路的封裝上。共同節(jié)點(diǎn)與核心電路配置于該集成電路中。共同節(jié)點(diǎn)直接電性耦接至高速信號(hào)輸入引腳。高速信號(hào)輸出引腳直接電性耦接至共同節(jié)點(diǎn)。核心電路的高速信號(hào)輸入端直接電性耦接至該共同節(jié)點(diǎn)。
【專利說明】集成電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種集成電路，且特別是有關(guān)于一種高速信號(hào)的集成電路。
【背景技術(shù)】
[0002]—般電路板上往往配置多個(gè)集成電路(integrated circuit, 1C)。這些集成電路可能需要共同耦接至電路板上的同一個(gè)高速總線，以接收同一個(gè)高速信號(hào)。所述高速信號(hào)包括移動(dòng)產(chǎn)業(yè)處理器接口(Mobile Industry Processor Interface,MIPI)信號(hào)、低壓差分信號(hào)(low voI tage differential signal, LVDS)或是其他高速信號(hào)。
[0003]這些傳統(tǒng)集成電路各自直接電性耦接至同一個(gè)高速總線。然而，因集成電路的引腳(Pin)上的電容性、引腳至高速總線之間信號(hào)線的阻抗以及高速總線的終端電阻彼此之間的匹配性等因素，會(huì)影響高速信號(hào)的傳送效率及速度。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種集成電路，可以盡量縮短集成電路與電路板上的高速總線之間信號(hào)線的長(zhǎng)度。
[0005]本發(fā)明的一種集成電路包括第一高速信號(hào)輸入引腳、第一共同節(jié)點(diǎn)、第一高速信號(hào)輸出引腳以及核心電路。第一高速信號(hào)輸入引腳配置于該集成電路的封裝上。第一共同節(jié)點(diǎn)配置于該集成電路中。第一共同節(jié)點(diǎn)直接電性耦接至第一高速信號(hào)輸入引腳。第一高速信號(hào)輸出引腳配置于該封裝上。第一高速信號(hào)輸出引腳直接電性耦接至第一共同節(jié)點(diǎn)。核心電路配置于該集成電路中。核心電路的第一高速信號(hào)輸入端直接電性耦接至該第一共同節(jié)點(diǎn)。
[0006]在本發(fā)明的一實(shí)施例中，上述的集成電路還包括第二高速信號(hào)輸入引腳、第二共同節(jié)點(diǎn)以及第二高速信號(hào)輸出引腳。第二高速信號(hào)輸入引腳配置于該封裝上。該第一高速信號(hào)輸入引腳與該第二高速信號(hào)輸入引腳互為差分對(duì)(differential pair)。第二共同節(jié)點(diǎn)配置于該集成電路中。第二共同節(jié)點(diǎn)直接電性耦接至該第二高速信號(hào)輸入引腳。第二高速信號(hào)輸出弓I腳配置于該封裝上。該第二高速信號(hào)輸出弓I腳直接電性耦接至該第二共同節(jié)點(diǎn)。該第一高速信號(hào)輸出引腳與該第二高速信號(hào)輸出引腳互為差分對(duì)。其中，該核心電路的第二高速信號(hào)輸入端直接電性耦接至該第二共同節(jié)點(diǎn)。
[0007]基于上述，本發(fā)明實(shí)施例將集成電路與電路板上的高速總線之間的信號(hào)線內(nèi)嵌至集成電路中，因此可以盡量縮短集成電路與電路板上的高速總線之間信號(hào)線的長(zhǎng)度。
[0008]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。
【專利附圖】

【附圖說明】
[0009]圖1是在電路板上多個(gè)集成電路共同耦接至同一個(gè)高速總線的一種范例連接方式示意圖；[0010]圖2是在電路板上多個(gè)集成電路共同耦接至同一個(gè)高速總線的另一種范例連接方式示意圖；
[0011]圖3是本發(fā)明實(shí)施例說明的一種集成電路的應(yīng)用情境示意圖；
[0012]圖4是本發(fā)明另一實(shí)施例說明的一種集成電路的應(yīng)用情境示意圖。
[0013]附圖標(biāo)記說明:
[0014]100、200、300、400:電路板；
[0015]110,210,310:差分總線；
[0016]120、130、220、230、320、420、430:集成電路；
[0017]140、240、340、440:信號(hào)源；
[0018]150、160、250、260:信號(hào)線；
[0019]321:第一高速信號(hào)輸入引腳；
[0020]322:第二高速信號(hào)輸入引腳；
[0021]323:第二高速信號(hào)輸出引腳；
[0022]324:第一高速信號(hào)輸出引腳；
[0023]325、425:阻抗控制電路；
[0024]326、426:核心電路；
[0025]410:總線；
[0026]421:高速信號(hào)輸入引腳；
[0027]424:高速信號(hào)輸出引腳；
[0028]CN:共同節(jié)點(diǎn)；
[0029]CNl:第一共同節(jié)點(diǎn)；
[0030]CN2:第二共同節(jié)點(diǎn)。
【具體實(shí)施方式】
[0031]在本案說明書全文(包括權(quán)利要求書)中所使用的“耦接” 一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接于第二裝置，則應(yīng)該被解釋成該第一裝置可以直接連接于該第二裝置，或者該第一裝置可以通過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實(shí)施方式中使用相同標(biāo)號(hào)的元件/構(gòu)件/步驟代表相同或類似部分。不同實(shí)施例中使用相同標(biāo)號(hào)或使用相同用語的元件/構(gòu)件/步驟可以相互參照相關(guān)說明。
[0032]圖1是在電路板100上多個(gè)集成電路共同耦接至同一個(gè)差分總線110的一種范例連接方式示意圖。電路板100可以是任何類型的電路板,例如印刷電路板(Printed CircuitBoard, PCB)、柔性電路板(flexible circuit board)等。配置在電路板100上的集成電路120與集成電路130均共同耦接至同一個(gè)差分總線110，以接收信號(hào)源140所提供的高速信號(hào)。所述高速信號(hào)包括移動(dòng)產(chǎn)業(yè)處理器接口(Mobile Industry Processor Interface,MIPI)信號(hào)、低壓差分信號(hào)(low voltage differential signal,LVDS)或是其他高速信號(hào)。
[0033]以MIPI信號(hào)串接兩個(gè)集成電路為例，如圖1所示。集成電路120與集成電路130分別通過信號(hào)線150與信號(hào)線160共同耦接至差分總線110。另外，集成電路120與集成電路130內(nèi)部各自配置一個(gè)終端電阻。理想上，從差分總線110分接至各集成電路的信號(hào)線150與160，其等效阻抗需倍增于分接集成電路數(shù)，以及終端電阻的阻值也需倍增于分接集成電路數(shù)，以達(dá)到阻抗匹配，使信號(hào)傳輸?shù)男始八俣鹊靡詢?yōu)化。例如，圖1所示從差分總線110分接的集成電路數(shù)為2。假設(shè)差分總線110的阻抗為100 Ω，則信號(hào)線150與160的阻抗為200 Ω，而終端電阻的阻值也為200 Ω。
[0034]然而，因?yàn)榧呻娐芬_(pin)上的電容性、信號(hào)線及終端電阻的不匹配等因素，會(huì)對(duì)信號(hào)的傳送造成影響。另外，信號(hào)線150與160的等效阻抗的倍增，以及終端電阻的倍增，都會(huì)使前述對(duì)信號(hào)傳送所造成的影響更加嚴(yán)重，干擾高頻信號(hào)的傳輸。圖1所示連接方式所需的布局(layout)面積較大，穿層較多，電路板設(shè)計(jì)不易。
[0035]圖2是在電路板200上多個(gè)集成電路共同耦接至同一個(gè)差分總線210的另一種范例連接方式示意圖。電路板200可以是任何類型的電路板，例如印刷電路板、柔性電路板等。配置在電路板200上的集成電路220與集成電路230均共同耦接至同一個(gè)差分總線210，以接收信號(hào)源240所提供的高速信號(hào)。所述高速信號(hào)包括MIPI信號(hào)、LVDS或是其他
高速信號(hào)。
[0036]以MIPI信號(hào)串接兩個(gè)集成電路為例，如圖2所示。集成電路220與集成電路230分別通過信號(hào)線250與信號(hào)線260共同耦接至差分總線210。由于集成電路230被配置于差分總線210的末端，因此集成電路230內(nèi)部配置一個(gè)終端電阻。集成電路220內(nèi)部則不需要配置終端電阻。為減少其他因素的影響，本實(shí)施例可設(shè)計(jì)從差分總線210分接至集成電路220的信號(hào)線250的等效阻抗相等于從差分總線210分接至集成電路230的信號(hào)線260的等效阻抗。假設(shè)差分總線210的阻抗為100 Ω，則信號(hào)線250與260的阻抗也為100 Ω，而配置在集成電路230內(nèi)部的終端電阻的阻值也為100 Ω。然而，在分接至不同集成電路的分接節(jié)點(diǎn)阻抗會(huì)有不匹配的現(xiàn)象產(chǎn)生。例如，信號(hào)線250的線長(zhǎng)越長(zhǎng)，影響高頻信號(hào)的傳輸越劇烈。所以，在設(shè)計(jì)電路板200的布局時(shí)，須使信號(hào)線250盡量縮短，以接近理想的阻抗匹配。
[0037]圖3是本發(fā)明實(shí)施例說明的一種集成電路的應(yīng)用情境不意圖。電路板300可以是任何類型的電路板，例如印刷電路板、柔性電路板等。配置在電路板300上的集成電路320與集成電路230均共同耦接至同一個(gè)差分總線310 (如圖3以粗線條示出的差分線對(duì))，以接收信號(hào)源340所提供的高速(高頻)差分信號(hào)。所述高速差分信號(hào)包括MIPI信號(hào)、LVDS或是其他差分信號(hào)。圖3所示實(shí)施例可以參照?qǐng)D2的相關(guān)說明而類推。不同于圖2所示實(shí)施例之處，在于圖3所示實(shí)施例將集成電路320與電路板300上的差分總線310之間的信號(hào)線內(nèi)嵌至集成電路320中。因此，圖3所示實(shí)施例可以盡量縮短集成電路320與差分總線310之間的分支信號(hào)線的長(zhǎng)度。
[0038]請(qǐng)參照?qǐng)D3，集成電路320包括第一高速信號(hào)輸入引腳321、第二高速信號(hào)輸入引腳322、第一高速信號(hào)輸出引腳324、第二高速信號(hào)輸出引腳323、阻抗控制電路325以及核心電路326。阻抗控制電路325與核心電路326配置于集成電路320中。第一高速信號(hào)輸入引腳321、第二高速信號(hào)輸入引腳322、第一高速信號(hào)輸出引腳324與第二高速信號(hào)輸出引腳323配置于集成電路320的封裝上，以便焊接在電路板300上。其中，第一高速信號(hào)輸入引腳321與第二高速信號(hào)輸入引腳322互為差分對(duì)(differential pair),而第一高速信號(hào)輸出引腳324與第二高速信號(hào)輸出引腳323互為差分對(duì)。
[0039]阻抗控制電路325包括第一共同節(jié)點(diǎn)CNl與第二共同節(jié)點(diǎn)CN2。第一高速信號(hào)輸入引腳321與第一高速信號(hào)輸出引腳324共同直接電性耦接至第一共同節(jié)點(diǎn)CN1。第二高速信號(hào)輸入引腳322與第二高速信號(hào)輸出引腳323共同直接電性耦接至第二共同節(jié)點(diǎn)CN2。信號(hào)源340與集成電路320之間的差分總線310耦接至第一高速信號(hào)輸入引腳321與第二高速信號(hào)輸入引腳322。集成電路320與集成電路230之間的差分總線310耦接至第一高速信號(hào)輸出引腳324與第二高速信號(hào)輸出引腳323。也就是說，電路板300上的差分總線310的部份路徑被內(nèi)嵌至集成電路320的阻抗控制電路325中。對(duì)于同一信號(hào)線(差分總線310)，在同一集成電路320上同時(shí)擁有輸入的引腳(高速信號(hào)輸入引腳321與322)和輸出的引腳(高速信號(hào)輸出引腳323與324)。集成電路320外部的信號(hào)源340可以通過第一高速信號(hào)輸入引腳321、第一共同節(jié)點(diǎn)CNl與第一高速信號(hào)輸出引腳324而將高速(高頻)差分信號(hào)的第一端信號(hào)傳輸至其他集成電路(例如集成電路230)，以及該信號(hào)源340可以通過第二高速信號(hào)輸入引腳322、第二共同節(jié)點(diǎn)CN2與第二高速信號(hào)輸出引腳323而將該高速(高頻)差分信號(hào)的第二端信號(hào)傳輸至所述其他集成電路230。
[0040]核心電路326的第一高速信號(hào)輸入端直接電性稱接至第一共同節(jié)點(diǎn)CN1。核心電路326的第二高速信號(hào)輸入端直接電性耦接至第二共同節(jié)點(diǎn)CN2。在本實(shí)施例中，核心電路326包括第一輸入緩沖器以及第二輸入緩沖器。第一輸入緩沖器的輸入端耦接至核心電路326的該第一高速信號(hào)輸入端,而第二輸入 緩沖器的輸入端稱接至核心電路326的該第二高速信號(hào)輸入端。因此，核心電路326可以通過第一高速信號(hào)輸入引腳321與第二高速信號(hào)輸入引腳322接收差分總線310的高速(高頻)差分信號(hào)。除此之外，由于集成電路320與差分總線310之間的信號(hào)線(即核心電路326至共同節(jié)點(diǎn)CNl與CN2之間的信號(hào)線)內(nèi)嵌至集成電路320中，使得集成電路320與差分總線310之間的分支信號(hào)線的長(zhǎng)度可以盡量縮短，以接近理想的阻抗匹配。
[0041]在集成電路布局設(shè)計(jì)過程中，設(shè)計(jì)者可以通過調(diào)整阻抗控制電路325的設(shè)計(jì)參數(shù)來進(jìn)行阻抗控制，使得阻抗匹配的能力可達(dá)到最佳化，進(jìn)而改善高速(高頻)信號(hào)傳輸效率。若第一高速信號(hào)輸入引腳321至第一共同節(jié)點(diǎn)CNl之間的第一高速信號(hào)線被配置在第η層導(dǎo)電層，第η層導(dǎo)電層至第η+1層導(dǎo)電層的距離為H，第η層導(dǎo)電層至第η_1層導(dǎo)電層的距離為H1，所述第一高速信號(hào)線的寬度為W，所述第一高速信號(hào)線的高度為T，而集成電路320的介電常數(shù)為ε r，則所述第一高速信號(hào)線的特征阻抗ZO為
【權(quán)利要求】
1.一種集成電路，其特征在于，包括: 一第一高速信號(hào)輸入引腳，配置于該集成電路的一封裝上； 一第一共同節(jié)點(diǎn)，配置于該集成電路中，該第一共同節(jié)點(diǎn)直接電性耦接至該第一高速信號(hào)輸入引腳； 一第一高速信號(hào)輸出引腳，配置于該封裝上，該第一高速信號(hào)輸出引腳直接電性耦接至該第一共同節(jié)點(diǎn)；以及 一核心電路，配置于該集成電路中，該核心電路的一第一高速信號(hào)輸入端直接電性率禹接至該第一共同節(jié)點(diǎn)。
2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該核心電路包括: 一第一輸入緩沖器，其輸入端稱接至該核心電路的該第一高速信號(hào)輸入端。
3.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該核心電路通過該第一高速信號(hào)輸入引腳接收一電路板上一總線的一高速信號(hào)。
4.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，該集成電路外部的一信號(hào)源通過該第一高速信號(hào)輸入引腳、該第一共同節(jié)點(diǎn)與該第一高速信號(hào)輸出引腳而將一高速信號(hào)傳輸至其他集成電路。
5.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，若該第一高速信號(hào)輸入引腳至該第一共同節(jié)點(diǎn)之間的一第 一高速信號(hào)線被配置在第η層導(dǎo)電層，第η層導(dǎo)電層至第η+1層導(dǎo)電層的距離為H，第η層導(dǎo)電層至第n-Ι層導(dǎo)電層的距離為H1，該第一高速信號(hào)線的寬度為W，該第一高速信號(hào)線的高度為Τ，而該集成電路的介電常數(shù)為則該第一高速信號(hào)線的 特征阻抗
6.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，還包括 一第二高速信號(hào)輸入引腳，配置于該封裝上，其中該第一高速信號(hào)輸入引腳與該第二高速信號(hào)輸入引腳互為差分對(duì)； 一第二共同節(jié)點(diǎn)，配置于該集成電路中，該第二共同節(jié)點(diǎn)直接電性耦接至該第二高速信號(hào)輸入引腳；以及 一第二高速信號(hào)輸出引腳，配置于該封裝上，該第二高速信號(hào)輸出引腳直接電性耦接至該第二共同節(jié)點(diǎn)，其中該第一高速信號(hào)輸出引腳與該第二高速信號(hào)輸出引腳互為差分對(duì)； 其中該核心電路的一第二高速信號(hào)輸入端直接電性耦接至該第二共同節(jié)點(diǎn)。
7.根據(jù)權(quán)利要求6所述的集成電路，其特征在于，該核心電路包括: 一第一輸入緩沖器，其輸入端稱接至該核心電路的該第一高速信號(hào)輸入端；以及 一第二輸入緩沖器，其輸入端耦接至該核心電路的該第二高速信號(hào)輸入端。
8.根據(jù)權(quán)利要求6所述的集成電路，其特征在于，該核心電路通過該第一高速信號(hào)輸入引腳與該第二高速信號(hào)輸入引腳接收一電路板上一差分總線的一高速差分信號(hào)。
9.根據(jù)權(quán)利要求6所述的集成電路，其特征在于，該集成電路外部的一信號(hào)源通過該第一高速信號(hào)輸入引腳、該第一共同節(jié)點(diǎn)與該第一高速信號(hào)輸出引腳而將一高速差分信號(hào)的一第一端信號(hào)傳輸至其他集成電路，以及該信號(hào)源通過該第二高速信號(hào)輸入引腳、該第二共同節(jié)點(diǎn)與該第二高速信號(hào)輸出引腳而將該高速差分信號(hào)的一第二端信號(hào)傳輸至所述其他集成電路。
10.根據(jù)權(quán)利要求6所述的集成電路，其特征在于，若該第一高速信號(hào)輸入引腳至該第一共同節(jié)點(diǎn)之間的一第一高速信號(hào)線與該第二高速信號(hào)輸入引腳至該第二共同節(jié)點(diǎn)之間的一第二高速信號(hào)線均被配置在第η層導(dǎo)電層，第η-1層導(dǎo)電層至第η+1層導(dǎo)電層的距離為H2,該第一高速信號(hào)線與該第二高速信號(hào)線的特征阻抗為Ztl,而該第一高速信號(hào)線與該第二高速信號(hào)線的距離為S，則該第一高速信號(hào)線與該第二高速信號(hào)線的差分特征阻抗
Zdiff 為
【文檔編號(hào)】H01L23/48GK103996677SQ201310053595
【公開日】2014年8月20日 申請(qǐng)日期:2013年2月19日 優(yōu)先權(quán)日:2013年2月19日
【發(fā)明者】許嘉倫, 鄧永佳 申請(qǐng)人:聯(lián)詠科技股份有限公司