專(zhuān)利名稱(chēng)：形成掩埋導(dǎo)電層方法、材料厚度控制法、形成晶體管方法
技術(shù)領(lǐng)域：
總體來(lái)說(shuō)，本發(fā)明涉及半導(dǎo)體器件，具體來(lái)說(shuō)，涉及關(guān)于改進(jìn)的功率半導(dǎo)體器件(例如，晶體管和二極管)及其制造方法，包括封裝和結(jié)合有功率半導(dǎo)體器件的電路的各種實(shí)施例。
背景技術(shù)：
功率半導(dǎo)體器件中的關(guān)鍵部件是固態(tài)開(kāi)關(guān)(solid state switch)。從自動(dòng)應(yīng)用中對(duì)電池操作的消費(fèi)電子器件的點(diǎn)火控制，到工業(yè)應(yīng)用中的功率轉(zhuǎn)換，都需要最滿足特定應(yīng)用需要的功率開(kāi)關(guān)。持續(xù)發(fā)展包括諸如功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(功率M0SFET)、絕緣柵型雙極性晶體管(IGBT)和各種類(lèi)型的閘流管的固態(tài)電子開(kāi)關(guān)來(lái)滿足這種需要。例如，在功率MOSFET的情況下，在許多其他技術(shù)中，已經(jīng)開(kāi)發(fā)了具有橫向溝道(lateral channel)的雙擴(kuò)散結(jié)構(gòu)(DMOS)(例如,Blanchard等人的美國(guó)專(zhuān)利第4，682，405號(hào))、溝槽柵(trenched gate)結(jié)構(gòu)(例如，Mo等人的美國(guó)專(zhuān)利第6，429，481號(hào))、以及用于晶體管漂移區(qū)中電荷平衡的各種技術(shù)(例如，Temple的美國(guó)專(zhuān)利第4，941，026號(hào)、Chen的第5，216，275號(hào)、以及Neilson的第6，081，009號(hào))，以滿足不同且經(jīng)常為競(jìng)爭(zhēng)性能的需求。用于定義功率開(kāi)關(guān)的某些性能特性是其導(dǎo)通電阻、擊穿電壓和開(kāi)關(guān)速度。根據(jù)特殊應(yīng)用的要求，不同的側(cè)重點(diǎn)放在這些性能標(biāo)準(zhǔn)的每個(gè)上。例如，對(duì)于大于大約300-400伏特的功率應(yīng)用來(lái)說(shuō)，IGBT與功率MOSFET相比顯示出固有較低的導(dǎo)通電阻，但是由于其較慢的斷開(kāi)特性使其開(kāi)關(guān)速度較低。因此，對(duì)于具有要求低導(dǎo)通電阻的低開(kāi)關(guān)頻率的大于400伏特的應(yīng)用來(lái)說(shuō)，IGBT是優(yōu)選的開(kāi)關(guān)，而功率MOSFET經(jīng)常是用于相對(duì)較高的頻率應(yīng)用所選擇的器件。如果給定應(yīng)用的頻率要求指定所使用的開(kāi)關(guān)類(lèi)型，那么電壓要求確定具體開(kāi)關(guān)的組成結(jié)構(gòu)。例如，在功率MOSFET的情況下，因?yàn)槁O-源極的導(dǎo)通電阻Rdsmi和擊穿電壓之間的比例關(guān)系，使得造成了在改進(jìn)晶體管電壓性能的同時(shí)保持低Rdsmi的困難。已經(jīng)開(kāi)發(fā)了在晶體管漂移區(qū)中的各種電荷平衡結(jié)構(gòu)來(lái)解決這個(gè)困難，并且獲得不同程度的成功。器件性能參數(shù)也會(huì)受到制造工藝和管芯(die)封裝的影響。已經(jīng)做出各種努力以通過(guò)發(fā)展各種改進(jìn)的工藝和封裝技術(shù)來(lái)解決這些問(wèn)題中的某些問(wèn)題。無(wú)論是在超便攜消費(fèi)電子器件中還是在通信系統(tǒng)中的路由器和集線器中，功率開(kāi)關(guān)的各種應(yīng)用隨著電子工業(yè)的擴(kuò)張而持續(xù)增長(zhǎng)。因此，功率開(kāi)關(guān)是具有高發(fā)展?jié)摿Φ陌雽?dǎo)體器件。

發(fā)明內(nèi)容
本發(fā)明提供了用于各種功率電子應(yīng)用的功率器件及其制造方法、封裝、以及結(jié)合有功率器件的電路的各種實(shí)施例。概括地，本發(fā)明的一個(gè)方面將許多電荷平衡技術(shù)和其他用于減小寄生電容的技術(shù)進(jìn)行結(jié)合，以實(shí)現(xiàn)具有改進(jìn)的電壓性能、較高開(kāi)關(guān)速度、以及較低導(dǎo)通電阻的功率器件的各種實(shí)施例。本發(fā)明的另一方面提供了用于低、中和高壓器件的改進(jìn)終端結(jié)構(gòu)(termination structure)。根據(jù)本發(fā)明的其他方面,提供了功率器件制造的改進(jìn)方法。通過(guò)本發(fā)明的各種實(shí)施例提供了對(duì)具體處理步驟的改進(jìn)，例如，溝槽的形成、溝槽內(nèi)介電層的形成、臺(tái)面結(jié)構(gòu)(mesa structure)的形成、用于減小基板厚度的工藝。根據(jù)本發(fā)明的另一方面，電荷平衡的功率器件將諸如二極管的溫度和電流感應(yīng)元件結(jié)合在相同的管芯上。本發(fā)明的其他方面改進(jìn)了功率器件的等效串聯(lián)電阻(ESR)、或柵極電阻，在與功率器件相同的芯片上結(jié)合附加電路，以及提供了對(duì)電荷平衡功率器件的封裝的改進(jìn)。根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，穿過(guò)所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基本上填充有第一屏蔽導(dǎo)電層和柵極導(dǎo)電層，所述第一屏蔽導(dǎo)電層設(shè)置在所述柵極導(dǎo)電層之下，并通過(guò)電極間介電材料與所述柵極導(dǎo)電層分離；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，其形成在與所述有源溝槽相鄰的所述阱區(qū)中；以及電荷控制溝槽，比所述有源溝槽更加深入地延伸進(jìn)所述漂移區(qū)中，并基本上填充有用于在所述漂移區(qū)中的垂直電荷控制的材料。優(yōu)選地，沿著所述電荷控制溝槽設(shè)置介電材料層，且所述電荷控制溝槽基本上填充有導(dǎo)電材料。優(yōu)選地，所述源電極將所述電荷控制溝槽內(nèi)的所述導(dǎo)電材料電連接到所述源極區(qū)。優(yōu)選地，在所述電荷控制溝槽內(nèi)設(shè)置有多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊并通過(guò)介電材料彼此分離以及與所述溝槽側(cè)壁分離。優(yōu)選地，電偏置在所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在所述漂移區(qū)中提供垂直電荷平衡。優(yōu)選地，在所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層被配置為獨(dú)立偏置。優(yōu)選地，在所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層的厚度不同。優(yōu)選地，在所述電荷控制溝槽內(nèi)較深入的所述第一導(dǎo)電層的厚度小于設(shè)置在所述第一導(dǎo)電層上的第二導(dǎo)電層的厚度。優(yōu)選地，所述有源溝槽內(nèi)的所述第一屏蔽導(dǎo)電層被配置為電偏置到期望電位。優(yōu)選地，所述第一屏蔽導(dǎo)電層和所述源極區(qū)電連接到基本相同的電位。優(yōu)選地，所述有源溝槽還包括設(shè)置在所述第一屏蔽導(dǎo)電層之下的第二屏蔽導(dǎo)電層。優(yōu)選地，所述第一屏蔽導(dǎo)電層和第二屏蔽導(dǎo)電層的厚度不同。優(yōu)選地，所述第一屏蔽導(dǎo)電層和第二屏蔽導(dǎo)電層被配置為獨(dú)立偏置。優(yōu)選地,所述電荷控制溝槽基本上填充有介電材料。
優(yōu)選地，所述半導(dǎo)體器件還包括沿著所述電荷控制溝槽的外側(cè)壁延伸的第二導(dǎo)電材料的襯套。優(yōu)選地，所述半導(dǎo)體器件還包括肖特基結(jié)構(gòu)，其形成在所述電荷控制溝槽和第二相鄰電荷控制溝槽之間。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，穿過(guò)所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，在所述有源溝槽內(nèi)形成由導(dǎo)電材料制成的主柵極和由導(dǎo)電材料制成的次柵極，并通過(guò)介電材料層彼此分離并與所述溝槽側(cè)壁分離，所述主柵極在所述次柵極之上，所述有源溝槽還具有由導(dǎo)電材料制成的第一屏蔽電極，其設(shè)置在所述次柵極之下并通過(guò)介電材料與所述次柵極分離；以及源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，其形成在與所述有源溝槽相鄰的所述阱區(qū)中。優(yōu)選地，所述主柵極和所述次柵極被配置為獨(dú)立電偏置。優(yōu)選地，所述次柵極在大約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。優(yōu)選地，所述次柵極在大于施加到所述源極區(qū)電位的電位處偏置。優(yōu)選地，所述次柵極在開(kāi)關(guān)動(dòng)作之前被連接到大約為所述半導(dǎo)體器件的所述閾電壓的電位。優(yōu)選地，所述第一屏蔽電極被配置為獨(dú)立偏置到期望電位。優(yōu)選地，所述有源溝槽除所述第一屏蔽電極之外還包括一個(gè)或多個(gè)屏蔽電極，其堆疊在所述第一屏蔽電極之下。優(yōu)選地，所述第一屏蔽電極和所述一個(gè)或多個(gè)附加屏蔽電極的尺寸不同。優(yōu)選地，所述半導(dǎo)體器件還包括電荷控制溝槽，其延伸進(jìn)所述漂移區(qū)并基本上填充有用于所述在漂移區(qū)中的垂直電荷控制的材料。優(yōu)選地，源電極將所述電荷控制溝槽中的所述導(dǎo)電材料電連接到所述源極區(qū)。優(yōu)選地，在所述電荷控制溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過(guò)介電材料彼此分離并與所述溝槽側(cè)壁分離。優(yōu)選地，電偏置所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在基板中提供垂直電荷平衡。優(yōu)選地，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層被配置為獨(dú)立偏置。優(yōu)選地，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層的尺寸不同。優(yōu)選地，更加深入到所述電荷控制溝槽內(nèi)的第一導(dǎo)電層的尺寸小于設(shè)置在所述第一導(dǎo)電層之上的第二導(dǎo)電層的尺寸。優(yōu)選地，所述半導(dǎo)體器件還包括在兩個(gè)相鄰溝槽之間形成的肖特基結(jié)構(gòu)。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，穿過(guò)所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，在所述有源溝槽內(nèi)形成由導(dǎo)電材料制成的主柵極和由導(dǎo)電材料制成的次柵極，通過(guò)介電材料層彼此分離并與所述溝槽側(cè)壁和底部分離，所述主柵極在所述次柵極之上；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，其形成在與所述有源溝槽相鄰的所述阱區(qū)中；以及電荷控制溝槽，比所述有源溝槽更加深入地延伸進(jìn)所述漂移區(qū)中，并基本上填充有用于在所述漂移區(qū)中的垂直電荷控制的材料。
優(yōu)選地，所述主柵極和所述次柵極被配置為獨(dú)立電偏置。優(yōu)選地，所述次柵極在大約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。優(yōu)選地，所述次柵極在比施加到所述源極區(qū)的電位大的電位處偏置。優(yōu)選地，所述次柵極在開(kāi)關(guān)動(dòng)作之前被連接到大約為所述半導(dǎo)體器件的所述閾電壓的電位。優(yōu)選地，沿著所述電荷控制溝槽設(shè)置介電材料，且所述電荷控制溝槽基本上填充有導(dǎo)電材料。優(yōu)選地，源電極將所述電荷控制溝槽內(nèi)的所述導(dǎo)電材料連接到所述源極區(qū)。優(yōu)選地，在所述電荷控制溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過(guò)介電材料彼此分離并與所述溝槽側(cè)壁分離。優(yōu)選地，電偏置所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在基板中提供垂直電荷平衡。優(yōu)選地，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層被配置為獨(dú)立偏置。優(yōu)選地，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層尺寸不同。優(yōu)選地，更加深入到所述電荷控制溝槽的第一導(dǎo)電層的尺寸小于設(shè)置在所述第一導(dǎo)電層之上的第二導(dǎo)電層的尺寸。優(yōu)選地，所述電荷控制溝槽基本上填充有介電材料。優(yōu)選地，所述半導(dǎo)體器件還包括第二導(dǎo)電材料的襯套，其沿著所述電荷控制溝槽的外側(cè)壁延伸。優(yōu)選地，所述半導(dǎo)體器件還包括肖特基結(jié)構(gòu)，其形成在所述電荷控制溝槽和第二相鄰電荷控制溝槽之間。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的基板；第一阱區(qū)和第二阱區(qū)，所述第一阱區(qū)和第二阱區(qū)彼此隔開(kāi)，且具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型，并延伸到所述基板的第一深度；第一源極區(qū)和第二源極區(qū)，具有所述第一導(dǎo)電類(lèi)型并分別形成在所述第一阱區(qū)和第二阱區(qū)內(nèi)，每個(gè)源極區(qū)的外邊緣和其各自阱區(qū)的外邊緣之間的間隔形成各自的第一溝道區(qū)和第二溝道區(qū)；主柵極，其在所述基板上形成，與所述第一源極區(qū)和所述第一溝道區(qū)水平疊加，并通過(guò)薄介電層與所述第一源極區(qū)和所述第一溝道區(qū)分離；次柵極，部分形成在所述主柵極上以及部分形成在所述第一溝道區(qū)上，并通過(guò)薄介電層與所述主柵極和所述第一溝道區(qū)分離；以及第一電荷控制溝槽和第二電荷控制溝槽，分別穿過(guò)所述第一阱區(qū)和第二阱區(qū)延伸并延伸進(jìn)所述基板，并基本上填充有用于在所述基板中的垂直電荷控制的材料。優(yōu)選地，沿著每個(gè)電荷控制溝槽設(shè)置介電材料層，且所述電荷控制溝槽基本上填充有導(dǎo)電材料。優(yōu)選地，在所述基板的表面上形成的源電極將所述電荷控制溝槽內(nèi)的所述導(dǎo)電材料電連接到所述源極區(qū)。優(yōu)選地，在每個(gè)電荷控制溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過(guò)介電材料彼此分離并與所述溝槽側(cè)壁分離。優(yōu)選地，電偏置每個(gè)電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在所述基板中提供垂直電荷平衡。。
優(yōu)選地，每個(gè)電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層被配置為獨(dú)立偏置。優(yōu)選地，每個(gè)電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層尺寸不同。優(yōu)選地，更加深入每個(gè)電荷控制溝槽內(nèi)的第一導(dǎo)電層的尺寸小于設(shè)置在所述第一導(dǎo)電層之上的第二導(dǎo)電層的尺寸。優(yōu)選地，所述主柵極和所述次柵極被配置為獨(dú)立電偏置。優(yōu)選地，所述次柵極在大約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。優(yōu)選地，所述次柵極在比施加在所述源極區(qū)的電位大的電位處偏置。優(yōu)選地，所述次柵極在開(kāi)關(guān)動(dòng)作之前連接到大約為所述半導(dǎo)體器件的所述閾電壓的電位。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，延伸進(jìn)深于所述阱區(qū)的所述漂移區(qū)中，沿著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基本上填充有柵極導(dǎo)電層；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，形成在與所述有源溝槽相鄰的所述阱區(qū)中；主體溝槽，其深于所述阱區(qū)延伸，相鄰于所述阱及其源極區(qū)形成所述主體溝槽，所述主體溝槽基本上填充有導(dǎo)電材料；以及層，具有濃度增加的所述第二導(dǎo)電類(lèi)型，基本環(huán)繞在所述主體槽周?chē)?。?yōu)選地，所述主體溝槽基本上填充有電連接到所述源極區(qū)的外延材料。優(yōu)選地，所述主體溝槽基本上填充有電連接到所述源極區(qū)的摻雜多晶硅。優(yōu)選地，通過(guò)注入工藝形成所述濃度增加的層。優(yōu)選地，通過(guò)從所述主體溝槽內(nèi)的所述導(dǎo)電材料擴(kuò)散出的摻雜物形成所述濃度增加的層。優(yōu)選地，調(diào)節(jié)所述有源溝槽的側(cè)壁和所述相鄰的主體溝槽的側(cè)壁之間的距離L，以將邊緣柵極-漏極電容最小化。優(yōu)選地，L大約等于或小于0.3um。優(yōu)選地，調(diào)節(jié)所述濃度增加的層的外邊緣和所述相鄰主體溝槽的所述側(cè)壁之間的距離，以將邊緣柵極-漏極電容最小化。優(yōu)選地，所述主體溝槽深于所述有源溝槽。優(yōu)選地，所述間隔L大約等于或小于0.5um。優(yōu)選地，所述有源溝槽還包括由導(dǎo)電材料制成的第一屏蔽電極，其在所述柵極導(dǎo)電層之下形成，所述屏蔽電極通過(guò)介電材料層與所述柵極導(dǎo)電層以及所述溝槽側(cè)壁和底部絕緣。優(yōu)選地，所述有源溝槽內(nèi)的所述第一屏蔽電極被配置為電偏置到期望電位。優(yōu)選地，所述第一屏蔽電極和所述源極區(qū)電連接到基本相同的電位。優(yōu)選地，所述有源溝槽還包括由導(dǎo)電材料制成的第二屏蔽電極，其設(shè)置在所述第一屏蔽電極之下。優(yōu)選地，所述第一屏蔽電極和第二屏蔽電極的尺寸不同。 優(yōu)選地，所述第一屏蔽導(dǎo)電層和第二屏蔽導(dǎo)電層可以被獨(dú)立偏置。優(yōu)選地，所述半導(dǎo)體器件還包括電荷控制溝槽，延伸進(jìn)所述基板中并基本上填充有用于所述基板中的垂直電荷平衡的材料。
優(yōu)選地，沿著所述電荷控制溝槽設(shè)置介電材料層，且所述電荷控制溝槽基本上填充有導(dǎo)電材料。優(yōu)選地，源電極將所述電荷控制溝槽內(nèi)的所述導(dǎo)電材料電連接到所述源極區(qū)。優(yōu)選地，在所述電荷控制溝槽內(nèi)設(shè)置多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層垂直堆疊，通過(guò)介電材料彼此分離并與所述溝槽側(cè)壁分離。優(yōu)選地，電偏置所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層，以在所述基板中提供垂直電荷平衡。優(yōu)選地，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層被配置為獨(dú)立偏置。優(yōu)選地，所述電荷控制溝槽內(nèi)的所述多個(gè)導(dǎo)電層的尺寸不同。優(yōu)選地，更加深入到所述電荷控制溝槽內(nèi)的第一導(dǎo)電層的尺寸小于設(shè)置在所述第一導(dǎo)電層上的第二導(dǎo)電層的尺寸。優(yōu)選地，所述半導(dǎo)體器件還包括在兩個(gè)相鄰溝槽之間形成的肖特基結(jié)構(gòu)。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，延伸進(jìn)深于所述阱區(qū)的所述漂移區(qū)中，在所述有源溝槽內(nèi)形成由導(dǎo)電材料制成的主柵極，所述主柵極通過(guò)介電材料與溝槽側(cè)壁和底部分離；以及源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，形成在與所述有源溝槽相鄰的所述阱區(qū)中，其中，所述有源溝槽填充有介電材料的下部深入延伸進(jìn)所述漂移區(qū)中，所述下部被第二導(dǎo)電材料的襯套所環(huán)繞，以提供垂直電荷控制。優(yōu)選地，所述半導(dǎo)體器件還包括第二導(dǎo)電類(lèi)型的多個(gè)不連續(xù)區(qū)，相鄰于所述漂移區(qū)中的所述有源溝槽的外側(cè)壁形成所述多個(gè)不連續(xù)區(qū)。優(yōu)選地，所述有源溝槽還包括由導(dǎo)電材料制成的次柵極，所述次柵極在所述主柵極之下形成，并通過(guò)介電層與所述主柵極絕緣。優(yōu)選地，所述次柵極被配置為獨(dú)立電偏置。優(yōu)選地，所述次柵極在大約為所述半導(dǎo)體器件的閾電壓的恒定電位處偏置。優(yōu)選地，所述次柵極在比施加到所述源極區(qū)的電位大的電位處偏置。優(yōu)選地，所述次柵極在開(kāi)關(guān)動(dòng)作之前連接到大約為所述半導(dǎo)體器件的所述閾電壓的電位。優(yōu)選地，所述有源溝槽還包括由導(dǎo)電材料制成的第一屏蔽電極，所述第一屏蔽電極在所述主柵極之下形成，并通過(guò)介電層與所述第一屏蔽電極絕緣。優(yōu)選地，所述第一屏蔽電極被配置為單獨(dú)偏置到期望電位。優(yōu)選地，所述有源溝槽除所述第一屏蔽電極之外還包括一個(gè)或多個(gè)由導(dǎo)電材料制成的屏蔽電極，所述一個(gè)或多個(gè)屏蔽電極在所述第一屏蔽電極之下堆疊。優(yōu)選地，所述第一屏蔽電極和所述一個(gè)或多個(gè)附加屏蔽電極的尺寸不同。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，穿過(guò)所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基本上填充有第一導(dǎo)電層和第一柵極導(dǎo)電層，所述第一導(dǎo)電層設(shè)置在所述第一柵極導(dǎo)電層之下，并通過(guò)電極間介電材料與所述第一柵極導(dǎo)電層分離；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，其形成在與所述有源溝槽相鄰的所述阱區(qū)中；以及第一肖特基結(jié)構(gòu)，其形成在兩個(gè)相鄰溝槽之間的第一臺(tái)面上。優(yōu)選地，所述第一導(dǎo)電層被配置為屏蔽電極。優(yōu)選地，所述第一導(dǎo)電層被配置為第二柵電極。優(yōu)選地，所述有源溝槽還包括第二導(dǎo)電層，設(shè)置在被配置為屏蔽電極的所述第一導(dǎo)電層之下。優(yōu)選地，所述第一導(dǎo)電層被配置為電偏置到一個(gè)電位，以及所述第二導(dǎo)電層被配置為電偏置到一個(gè)電位。優(yōu)選地，所述半導(dǎo)體器件還包括第二肖特基結(jié)構(gòu)，其形成在相鄰于所述第一臺(tái)面的第二臺(tái)面上。優(yōu)選地，以垂直于所述兩個(gè)相鄰溝槽的縱軸的方式形成所述第一肖特基結(jié)構(gòu)。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，穿過(guò)所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基本上填充有形成上電極的第一導(dǎo)電層和形成下電極的第二導(dǎo)電層，所述上電極設(shè)置在所述下電極之上并通過(guò)電極間介電材料與所述下電極分離；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，形成在與所述有源溝槽相鄰的所述阱區(qū)中；以及電荷控制溝槽，沿著所述電荷控制溝槽的側(cè)壁設(shè)置介電材料，在其內(nèi)部形成一個(gè)或多個(gè)二極管結(jié)構(gòu)。優(yōu)選地，所述一個(gè)或多個(gè)二極管結(jié)構(gòu)包括多個(gè)相反極性導(dǎo)電層，所述多個(gè)導(dǎo)電層在所述電荷控制溝槽內(nèi)交替堆疊，其中，最底部的一個(gè)與所述漂移區(qū)電接觸。 優(yōu)選地，所述上電極被配置為主柵電極。優(yōu)選地，所述下電極被配置為次柵電極。優(yōu)選地，所述有源溝槽還包括設(shè)置在所述第二導(dǎo)電層之下的第三導(dǎo)電層，所述第三導(dǎo)電層被配置為屏蔽電極。優(yōu)選地，所述下電極被配置為第一屏蔽電極。優(yōu)選地，所述有源溝槽還包括第三導(dǎo)電層，設(shè)置在所述第二導(dǎo)電層之下，所述第三導(dǎo)電層被配置為第二屏蔽電極。優(yōu)選地，所述第一和第二電極可以電偏置。優(yōu)選地，所述半導(dǎo)體器件還包括肖特基結(jié)構(gòu)，其形成在兩個(gè)相鄰的電荷控制溝槽之間的臺(tái)面上。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的基板;第一阱區(qū)和第二阱區(qū)，所述第一阱區(qū)和第二阱區(qū)彼此隔開(kāi)，且具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型，并延伸到所述基板的第一深度；第一源極區(qū)和第二源極區(qū)，具有所述第一導(dǎo)電類(lèi)型并分別形成在所述第一阱區(qū)和第二阱區(qū)內(nèi)，每個(gè)源極區(qū)的外邊緣和其各自阱區(qū)的外邊緣之間的間隔形成各自的第一溝道區(qū)和第二溝道區(qū)；柵電極，其形成在與所述第一溝道區(qū)和第二溝道區(qū)疊加的所述基板上，并通過(guò)薄介電層與所述基板分離；以及第一電荷控制溝槽和第二電荷控制溝槽，分別穿過(guò)所述第一阱區(qū)和第二阱區(qū)延伸并延伸進(jìn)所述基板，沿著每個(gè)電荷控制溝槽的側(cè)壁設(shè)置介電材料，在所述電荷控制溝槽內(nèi)形成一個(gè)或多個(gè)二極管結(jié)構(gòu)。優(yōu)選地，所述一個(gè)或多個(gè)二極管結(jié)構(gòu)包括多個(gè)相反導(dǎo)電性層，所述多個(gè)相反導(dǎo)電性層在所述電荷控制溝槽內(nèi)交替堆疊，最底部的一個(gè)與所述漂移區(qū)電接觸。優(yōu)選地，所述半導(dǎo)體器件還包括在兩個(gè)相鄰的電荷控制溝槽之間的臺(tái)面上形成的肖特基結(jié)構(gòu)。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；多個(gè)阱區(qū)，具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型，所述阱區(qū)在所述漂移區(qū)之上延伸；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，形成在所述多個(gè)阱區(qū)中的每個(gè)阱區(qū)內(nèi)，并限定溝道區(qū)；柵極結(jié)構(gòu)，其相鄰于所述溝道區(qū)形成；以及多個(gè)浮置區(qū)，具有第二導(dǎo)電類(lèi)型，設(shè)置在基本在所述多個(gè)阱區(qū)的每一個(gè)之下的所述漂移區(qū)中，其中，在每個(gè)阱區(qū)之下的所述浮置區(qū)的多個(gè)峰濃度之間的間隔隨著所述浮置區(qū)和它們各自阱區(qū)之間距離的增加而增加。優(yōu)選地，所述柵極結(jié)構(gòu)是基本平面的導(dǎo)電層，其形成在所述溝道區(qū)上。優(yōu)選地，所述柵極結(jié)構(gòu)形成在所述溝道區(qū)上，并包括疊加所述溝道區(qū)的第一部分的主柵極、以及在所述主柵極上部分形成并疊加所述溝道區(qū)的第二部分的次柵極。優(yōu)選地，所述柵極結(jié)構(gòu)包括穿過(guò)阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)的溝槽，沿著所述溝槽的側(cè)壁和底部設(shè)置介電材料，且所述溝槽基本上填充有導(dǎo)電材料。優(yōu)選地，基本上填充有所述溝槽的所述導(dǎo)電材料包括形成主柵電極的上部以及與所述上部隔離形成獨(dú)立電極的下部。優(yōu)選地，所述獨(dú)立電極被配置為次柵電極。優(yōu)選地，所述獨(dú)立電極被配置為屏蔽電極。優(yōu)選地，在每個(gè)阱區(qū)之下的多個(gè)浮置區(qū)的尺寸隨著所述浮置區(qū)和它們各自阱區(qū)之間距離的增加而減小。優(yōu)選地，在每個(gè)阱區(qū)之下的所述多個(gè)浮置區(qū)中每一個(gè)的峰濃度隨著所述浮置區(qū)和它們各自阱區(qū)之間距離的增加而減小。優(yōu)選地，在阱區(qū)之下離所述阱區(qū)最近的那些浮置區(qū)彼此互相接觸，而在所述阱區(qū)之下離所述阱區(qū)最遠(yuǎn)的那些浮置區(qū)是有效浮置區(qū)。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:第一導(dǎo)電類(lèi)型的漂移區(qū)；阱區(qū)，在所述漂移區(qū)之上延伸，并具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；有源溝槽，穿過(guò)所述阱區(qū)延伸并延伸進(jìn)所述漂移區(qū)，沿著所述有源溝槽的側(cè)壁和底部設(shè)置介電材料，且所述有源溝槽基本上填充有形成上電極的第一導(dǎo)電層和形成下電極的第二導(dǎo)電層，所述上電極設(shè)置在所述下電極之上，并通過(guò)電極間介電材料與所述下電極分離；源極區(qū)，具有所述第一導(dǎo)電類(lèi)型，其形成在與所述有源溝槽相鄰的所述阱區(qū)中；以及第一終端溝槽，在所述阱區(qū)之下延伸，并設(shè)置在所述器件的有源區(qū)的外邊緣處。優(yōu)選地，沿著所述第一終端溝槽設(shè)置比沿著所述有源溝槽的所述側(cè)壁的所述介電材料厚的介電材料層，且所述第一終端溝槽基本上填充有導(dǎo)電材料。優(yōu)選地，在所述第一終端溝槽內(nèi)的所述導(dǎo)電材料電連接到源極金屬。優(yōu)選地，在所述第一終端溝槽內(nèi)的所述導(dǎo)電材料被掩埋在所述終端溝槽的下部中的介電材料之下。優(yōu)選地，所述第一終端溝槽基本上填充有介電材料。優(yōu)選地，在所述第一終端溝槽和相鄰的有源溝槽之間形成的臺(tái)面的寬度與在兩個(gè)有源溝槽之間形成的臺(tái)面的寬度不同。
優(yōu)選地，所述第一終端溝槽以環(huán)形環(huán)繞在所述器件的有源區(qū)周?chē)?。?yōu)選地，所述半導(dǎo)體器件還包括第二終端溝槽，其環(huán)繞在所述第一終端溝槽外的所述器件的所述有源區(qū)周?chē)?yōu)選地，所述第一終端溝槽和第二終端溝槽之間的距離SI大約為所述第一終端溝槽和所述有源溝槽的末端之間的距離S2的兩倍。根據(jù)本發(fā)明的另一方面，提供了一種在半導(dǎo)體器件的外邊緣處的終端結(jié)構(gòu)，所述終端結(jié)構(gòu)包括具有第一導(dǎo)電類(lèi)型的多個(gè)同心環(huán)柱，其形成在具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型的終端區(qū)內(nèi)，并環(huán)繞在所述器件的有源區(qū)周?chē)?，其中，每個(gè)柱分別連接到導(dǎo)電場(chǎng)板。優(yōu)選地，由導(dǎo)電材料制成的大場(chǎng)板覆蓋多個(gè)柱的子集并與多個(gè)柱的子集電絕緣，不同的導(dǎo)電場(chǎng)板連接到所述多個(gè)柱中剩余的一個(gè)。優(yōu)選地，所述大場(chǎng)板連接到地。優(yōu)選地，所述柱的子集沒(méi)有被任何導(dǎo)電場(chǎng)板覆蓋。優(yōu)選地，所述多個(gè)柱之間的中心間隔隨著與所述有源的邊緣的距離而改變。優(yōu)選地，所述多個(gè)柱之間的中心間隔隨著與所述有源的邊緣的距離而增加。優(yōu)選地，每個(gè)柱的寬度隨著與所述有源區(qū)的邊緣的距離而改變。優(yōu)選地，每個(gè)柱的寬度隨著與所述有源區(qū)的邊緣的距離而減小。優(yōu)選地，在所述終端結(jié)構(gòu)中的所述多個(gè)柱的寬度保持基本相同，而在所述有源區(qū)內(nèi)的阱區(qū)之下的相反極性的柱的寬度隨著與所述阱區(qū)的距離而減小。根據(jù)本發(fā)明的另一方面，提供了一種用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的方法，所述方法包括:在所述半導(dǎo)體基板和所述溝槽的上表面上形成第一介電材料層；在所述第一介電材料層上形成第一導(dǎo)電材料層；圖樣化所述第一介電材料層和所述第一導(dǎo)電材料層以形成第一導(dǎo)電電極，所述第一導(dǎo)電電極包括在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一部分以及在所述溝槽的第一末端處的所述基板的頂部上延伸的第二部分；在所述第一導(dǎo)電材料層上形成第二介電材料層；在所述第二導(dǎo)電材料層上形成第二介電材料層；以及圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層以形成第二導(dǎo)電電極，所述第二導(dǎo)電電極具有在所述溝槽內(nèi)并沿所述溝槽的縱軸延伸的第一部分以及在所述第一導(dǎo)電電極的所述第二部分的頂部上延伸的第二部分。優(yōu)選地，所述方法還包括:通過(guò)在所述第一導(dǎo)電電極的所述第二部分中的所述第一介電層中的開(kāi)口接觸所述第一導(dǎo)電層；以及通過(guò)在所述第二導(dǎo)電電極的所述第二部分中的所述第二介電層中的開(kāi)口接觸所述第二導(dǎo)電層。根據(jù)本發(fā)明的另一方面，提供了一種用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的方法，所述方法包括:在所述半導(dǎo)體基板和所述溝槽的上表面上形成第一介電材料層；在所述第一介電材料層上形成第一導(dǎo)電材料層；圖樣化所述第一介電材料層和所述第一導(dǎo)電材料層以形成第一導(dǎo)電電極，所述第一導(dǎo)電電極具有在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一基本水平部分以及延伸到所述基板的所述上表面的第二基本垂直部分；在所述第一導(dǎo)電材料層上形成第二介電材料層；在所述第二導(dǎo)電材料層上形成第二介電材料層；以及圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層以形成第二導(dǎo)電電極，所述第二導(dǎo)電電極具有在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一部分以及基本垂直延伸到所述基板的所述上表面的第二部分。優(yōu)選地，所述方法還包括在所述基板的表面處接觸所述第一導(dǎo)電電極和第二導(dǎo)電電極的所述第二部分。根據(jù)本發(fā)明的另一方面，提供了用于在半導(dǎo)體基板中的多個(gè)溝槽內(nèi)形成掩埋導(dǎo)電層的方法，包括:沿著所述多個(gè)溝槽中的每一個(gè)的側(cè)壁和底部設(shè)置第一介電材料層；將所述多個(gè)溝槽基本上填充有第一導(dǎo)電材料層；在所述多個(gè)溝槽中所選的一個(gè)溝槽上施加掩模層；將在剩下的多個(gè)溝槽中的所述第一導(dǎo)電材料層和所述第一介電材料層凹進(jìn)；去除所述掩模層；在包括所述剩下的多個(gè)溝槽的所述上表面和側(cè)壁的所述基板的所述上表面上形成第二介電材料層；將所述剩下的多個(gè)溝槽的上部基本上填充有第二導(dǎo)電材料層；以及用第三介電材料層覆蓋所述第二導(dǎo)電材料層。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中的多個(gè)溝槽內(nèi)形成掩埋導(dǎo)電層的方法，包括:沿著所述多個(gè)溝槽中的每一個(gè)的側(cè)壁和底部設(shè)置第一介電材料層；將所述多個(gè)溝槽基本上填充有第一導(dǎo)電材料層；在每個(gè)露出第一導(dǎo)電材料層的一部分的溝槽內(nèi)，將所述第一介電材料層從所述基板的上表面和所述多個(gè)溝槽的所述側(cè)壁去除到第一深度，所述第一導(dǎo)電材料層所露出的部分在每個(gè)溝槽內(nèi)形成兩個(gè)槽；應(yīng)用第二介電材料層覆蓋所述基板的所述上表面、每個(gè)溝槽的所述側(cè)壁以及所述第一導(dǎo)電材料層的所述露出部分的所述表面；將每個(gè)溝槽內(nèi)的所述兩個(gè)槽基本上填充有第二導(dǎo)電材料層；以及用第三介電材料層覆蓋所述第二導(dǎo)電材料層。根據(jù)本發(fā)明的另一方面，提供了一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括:提供由第一類(lèi)型摻雜物摻雜的半導(dǎo)體基板；在所述半導(dǎo)體基板上形成緩沖層，將所述緩沖層摻雜第二類(lèi)型的摻雜物，所述第二類(lèi)型的摻雜物的擴(kuò)散率比所述第一類(lèi)型摻雜物的擴(kuò)散率?。灰约霸谒鼍彌_層上形成期望厚度的所述外延生長(zhǎng)層。優(yōu)選地，所述緩沖層摻雜砷。根據(jù)本發(fā)明的另一方面，提供了一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括:提供由第一類(lèi)型摻雜物摻雜的半導(dǎo)體基板；在所述半導(dǎo)體基板上形成勢(shì)壘層，所述勢(shì)壘層具有包括碳的混合物；以及在所述緩沖層上形成期望厚度的外延生長(zhǎng)層，其中，所述勢(shì)壘層用于阻止所述第一類(lèi)型的所述摻雜物從所述基板向上擴(kuò)散到所述外延生長(zhǎng)層中。優(yōu)選地，形成所述勢(shì)壘層的所述步驟包括生長(zhǎng)碳化硅層。優(yōu)選地，形成所述勢(shì)壘層的所述步驟包括將碳摻雜物注入到所述半導(dǎo)體基板的表面內(nèi)。根據(jù)本發(fā)明的另一方面，提供了一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括:提供由第一類(lèi)型摻雜物摻雜的半導(dǎo)體基板；在所述半導(dǎo)體基板上形成期望厚度的外延生長(zhǎng)層；在所述外延生長(zhǎng)層內(nèi)形成阱區(qū)，所述阱區(qū)具有與所述第一類(lèi)型的所述摻雜物相反導(dǎo)電性的第二類(lèi)型的摻雜物；以及在所述外延生長(zhǎng)層和所述阱區(qū)之間的結(jié)處形成擴(kuò)散勢(shì)壘層，其中，所述勢(shì)壘層用于防止所述阱區(qū)和所述外延生長(zhǎng)層之間摻雜物的擴(kuò)散。優(yōu)選地，形成所述擴(kuò)散勢(shì)壘層的所述步驟包括通過(guò)限定所述阱區(qū)的窗口注入碳原子。根據(jù)本發(fā)明的另一方面，提供了一種用于形成溝槽柵型晶體管的方法，包括:提供第一導(dǎo)電類(lèi)型的基板；在所述基板之上形成所述第一導(dǎo)電類(lèi)型的漂移區(qū)；在所述漂移區(qū)中形成溝槽；沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層；將所述溝槽的下部填充第一導(dǎo)電材料層；用層間介電材料覆蓋所述第一導(dǎo)電材料層；選擇性地生長(zhǎng)與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型的外延層，以在所述漂移區(qū)的上表面上形成阱區(qū)以及在所述層間介電材料之上形成上溝槽部；在所述外延層的上表面和側(cè)壁上形成第二介電材料層；以及將所述上溝槽部基本上填充有第二導(dǎo)電材料層。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體器件中形成阱區(qū)的方法，包括:提供第一導(dǎo)電類(lèi)型的基板；在所述基板之上形成第一導(dǎo)電類(lèi)型的漂移區(qū)；在所述漂移區(qū)中形成溝槽；在所述溝槽的下部形成被介電材料密封的掩埋電極，露出所述溝槽的上部的側(cè)壁；以與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型的摻雜物執(zhí)行第一阱注入，注入到所述漂移區(qū)的上表面內(nèi)；以及通過(guò)所述溝槽的所述上部露出的側(cè)壁以第二導(dǎo)電類(lèi)型的摻雜物執(zhí)行第二角度阱注入。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體器件中形成阱區(qū)的方法，包括:提供第一導(dǎo)電類(lèi)型的基板；在所述基板之上形成第一導(dǎo)電類(lèi)型的第一漂移區(qū)；在所述漂移區(qū)之上形成介電材料圓柱，每個(gè)圓柱的寬度基本等于將在隨后步驟中形成的溝槽的寬度；在所述第一漂移區(qū)之上和所述介電材料圓柱周?chē)纬伤龅谝粚?dǎo)電類(lèi)型的第二漂移區(qū)；選擇性地生長(zhǎng)與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型的外延層，以在所述第二漂移區(qū)和分別形成在介電材料圓柱上的溝槽的上表面之上形成阱區(qū)。根據(jù)本發(fā)明的另一方面，提供了一種用于減薄半導(dǎo)體材料晶片的方法，包括:在所述晶片的頂側(cè)完成器件的制造；通過(guò)第一粘附工藝將所述晶片的所述頂側(cè)臨時(shí)粘附到載體；將所述晶片的背側(cè)減薄到期望厚度；通過(guò)第二粘附工藝將所述被減薄的晶片的所述背側(cè)粘附到低阻抗基板；以及去除所述載體并清理所述晶片的所述頂側(cè)。優(yōu)選地，所述減薄步驟包括研磨工藝。優(yōu)選地，所述減薄步驟包括化學(xué)處理。根據(jù)本發(fā)明的另一方面，提供了一種用于減薄硅基板的方法，包括:將所述硅基板的后側(cè)粘附到玻璃基板；通過(guò)光學(xué)地粘著(cleave)所述硅基板形成厚玻璃硅(SOTG)基板；在所述SOGT基板的硅表面上形成外延層；在所述SOGT基板的所述硅表面上制造有源器件；通過(guò)研磨工藝將所述玻璃基板的一部分從所述硅基板的背側(cè)去除；以及通過(guò)化學(xué)蝕刻處理將所述玻璃基板的剩余部分從所述硅基板的所述背側(cè)去除。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括:執(zhí)行主蝕刻到第一深度，所述主蝕刻使用基于氯的化學(xué)物，使得中間溝槽具有錐形和平滑的側(cè)壁；以及執(zhí)行次蝕刻到最終深度，所述次蝕刻使用基于氟的化學(xué)物，其中，所述基于氟的的次蝕刻提供所述溝槽底部的圓角以及溝槽側(cè)壁的進(jìn)一步平滑。優(yōu)選地，所述主蝕刻化學(xué)物包括C12/HBr，以及所述次蝕刻化學(xué)物包括SF6。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括:執(zhí)行主蝕刻到第一深度，所述主蝕刻使用基于氟的化學(xué)物，使得中間溝槽具有基本筆直的側(cè)壁和圓形的底部；以及執(zhí)行次蝕刻到最終深度，所述次蝕刻使用基于氯的化學(xué)物，其中，所述基于氟的次蝕刻提供所述溝槽頂部拐角的圓角以及溝槽側(cè)壁的進(jìn)一步平滑。優(yōu)選地，所述主蝕刻化學(xué)物包括CF6/02，以及所述次蝕刻化學(xué)物包括C12。
根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括:使用具有添加氬的基于氟的化學(xué)物執(zhí)行主蝕刻，以增加離子轟擊并防止所述溝槽的所述頂部再凹入的傾向；以及執(zhí)行次蝕刻，以平滑所述溝槽的側(cè)壁。優(yōu)選地，所述主蝕刻化學(xué)物包括SF6/02/Ar。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括:使用無(wú)氧的基于氟的化學(xué)物執(zhí)行主蝕刻；以及使用氧化的基于氟的化學(xué)物執(zhí)行次蝕刻，其中，所述主蝕刻使得在所述溝槽頂部處的側(cè)面蝕刻增加，以及所述次蝕刻使得所述溝槽的剩余部分產(chǎn)生基本筆直的側(cè)壁和圓形的底部。優(yōu)選地，所述主蝕刻化學(xué)物包括SF6，以及所述次蝕刻包括SF6/02。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻深溝槽的方法，包括:使用氧化的基于氟的化學(xué)物，其中，以漸變方式引入氧，以控制側(cè)壁鈍化；以及漸變功率和壓力以控制離子流密度并保持基本恒定的蝕刻速率。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻深溝槽的方法，包括:使用含氮的活性較大的基于氟的化學(xué)物執(zhí)行主蝕刻，接著使用活性較小的基于氟的化學(xué)物SF6執(zhí)行次蝕刻。優(yōu)選地，所述主蝕刻包括NF3，以及所述次蝕刻包括SF6/02。優(yōu)選地，所述方法還包括以交替的方式重復(fù)所述主蝕刻和所述次蝕刻的步驟。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括:在所述基板的頂部形成襯墊氧化物薄層；在所述襯墊氧化層上形成非氧化材料層；在導(dǎo)電材料層上形成氮化硅層；圖樣化所述襯墊氧化層、非氧化材料層和氮化硅層，以限定用于形成所述溝槽的開(kāi)口 ；以及通過(guò)所述開(kāi)口蝕刻所述溝槽，其中，所述襯墊氧化物層和所述氮化硅層之間的所述非氧化材料層防止在隨后的處理步驟期間在所述溝槽邊緣處的襯墊氧化物的生長(zhǎng)。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中蝕刻溝槽的方法，包括:在所述基板的頂部形成襯墊氧化物薄層；在所述襯墊氧化層上形成氮化硅層；圖樣化所述襯墊氧化層和氮化硅層，以限定用于形成所述溝槽的開(kāi)口 ；在所述基板的表面結(jié)構(gòu)上形成非氧化材料薄層；從所述表面結(jié)構(gòu)的水平表面去除所述非氧化材料薄層，留下沿著所述氮化層-襯墊氧化結(jié)構(gòu)的垂直邊緣的非氧化材料隔離層；以及通過(guò)所述開(kāi)口蝕刻所述溝槽，其中，所述非氧化材料隔離層防止在隨后處理步驟期間在所述溝槽邊緣處的襯墊氧化物的生長(zhǎng)。根據(jù)本發(fā)明的另一方面，提供了一種用于在溝槽內(nèi)形成電極間介電層的方法，包括:沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層；將所述溝槽基本上填充有第一導(dǎo)電材料層以形成第一電極；所述第一介電材料層和所述第一導(dǎo)電材料層凹進(jìn)到所述溝槽內(nèi)的第一深度；在所述溝槽內(nèi)的所述介電材料和導(dǎo)電材料層的上表面上形成多晶硅材料層；氧化所述多晶硅材料層，從而將其轉(zhuǎn)換為二氧化硅層；以及在所述二氧化硅層上的溝槽內(nèi)形成由導(dǎo)電材料制成的第二電極，并通過(guò)第二介電層與溝槽側(cè)壁分離。根據(jù)本發(fā)明的另一方面，提供了一種用于在溝槽內(nèi)形成電極間介電層的方法，包括:沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層；將所述溝槽基本上填充有第一導(dǎo)電材料層以形成第一電極；使所述第一導(dǎo)電材料層凹進(jìn)到在所述溝槽內(nèi)的第一深度；將所述溝槽的剩余部分基本填充介電填充材料；使所述第一介電材料層和所述介電填充材料層凹進(jìn)到第二深度以形成電極間介電層；以及在所述電極間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材料制成的第二電極，并通過(guò)第二介電層與溝槽側(cè)壁分離。根據(jù)本發(fā)明的另一方面，提供了一種用于在溝槽內(nèi)形成電極間介電層的方法，包括:沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層；將所述溝槽基本上填充有第一導(dǎo)電材料層，以形成第一電極；將所述第一導(dǎo)電材料層凹進(jìn)到所述溝槽內(nèi)的第一深度，通過(guò)期望深度使得所述凹進(jìn)的導(dǎo)電材料層的上部高于最終目標(biāo)深度；通過(guò)改變所述第一導(dǎo)電材料層的特性，增大所述凹進(jìn)的第一導(dǎo)電材料層的所述上部的氧化速度；從剩余的溝槽側(cè)壁去除所述第一介電材料層；執(zhí)行氧化步驟，所述第一導(dǎo)電材料層改變的上部以比所述溝槽側(cè)壁快的速度被氧化，形成比側(cè)壁絕緣襯套厚的電極間介電層；以及在所述電極間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材料制成的第二電極，并通過(guò)所述側(cè)壁與溝槽絕緣襯套分離。優(yōu)選地，提高所述凹進(jìn)的第一導(dǎo)電材料層的所述上部的氧化速度的所述步驟包括化學(xué)或物理地改變所述上部。優(yōu)選地，提高所述凹進(jìn)的第一導(dǎo)電材料層的所述上部的氧化速度的所述步驟包括與所述第一導(dǎo)電材料層的上表面基本垂直地注入雜質(zhì)。優(yōu)選地，所述雜質(zhì)是氬或氟中的一種。 根據(jù)本發(fā)明的另一方面，提供了 一種用于在溝槽內(nèi)形成電極間介電層的方法，包括:沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層；將所述溝槽基本上填充有第一導(dǎo)電材料層以形成第一電極；使所述第一導(dǎo)電材料層凹進(jìn)到所述溝槽內(nèi)的第一深度；優(yōu)選形成第二介電層，從而在所述溝槽內(nèi)的水平表面結(jié)構(gòu)上形成相對(duì)較厚的電極間介電層，以及沿著所述溝槽的側(cè)壁形成相對(duì)薄的介電層；去除沿著所述溝槽側(cè)壁的所述相對(duì)薄的介電層；以及在所述電極間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材料制成的第二電極，并通過(guò)側(cè)壁介電襯套與溝槽側(cè)壁分離。優(yōu)選地，形成第二介電層的所述步驟包括定向沉積處理。優(yōu)選地，所述定向沉積處理包括等離子體增強(qiáng)化學(xué)汽相積淀。根據(jù)本發(fā)明的另一方面，提供了一種用于在溝槽內(nèi)形成電極間介電層的方法，包括:沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層；將所述溝槽基本上填充有第一導(dǎo)電材料層以形成第一電極；使所述第一介電材料層和所述第一導(dǎo)電材料層凹進(jìn)到所述溝槽內(nèi)的第一深度；沿著所述溝槽內(nèi)的垂直和水平表面形成掩蔽氧化物薄層；形成覆蓋所述掩蔽氧化物薄層的氮化硅層；從所述溝槽的所述底部去除所述氮化硅層，以露出所述水平掩蔽氧化物薄層，但留下由所述氮化硅層覆蓋的所述垂直掩蔽氧化物薄層；將所述溝槽暴露給氧化環(huán)境，以在所述溝槽的水平底部表面上形成相對(duì)較厚的電極間介電層；從所述溝槽側(cè)壁去除所述氮化硅層；以及在所述電極間介電層上的所述溝槽內(nèi)形成由導(dǎo)電材料制成的第二電極，并通過(guò)側(cè)壁絕緣襯套與溝槽側(cè)壁分離。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中形成的溝槽內(nèi)形成電極間介電層的方法，包括:在所述溝槽的下部形成由導(dǎo)電材料制成的第一電極，并通過(guò)第一介電襯套與溝槽側(cè)壁和底部分離；形成填充所述溝槽并在所述半導(dǎo)體基板上延伸的厚介電材料層；將所述厚介電層充分地平面化到所述半導(dǎo)體基板的上表面；以及執(zhí)行各向同性地濕蝕刻處理，使所述厚介電材料層的剩余部分在所述溝槽內(nèi)凹進(jìn)到目標(biāo)深度。
優(yōu)選地，所述充分平面化的步驟包括執(zhí)行各向異性的等離子蝕刻處理。優(yōu)選地，所述充分平面化的步驟包括執(zhí)行化學(xué)機(jī)械平面化處理。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體晶片上形成氧化層的方法，包括:在測(cè)試環(huán)境下向所述半導(dǎo)體晶片施加DC偏壓；在與氧化物的表面反應(yīng)被基本抑制的條件下確定DC偏壓條件；在氧化期間向所述半導(dǎo)體晶片施加外部偏壓；以及利用所述外部偏壓來(lái)最優(yōu)化氧化速度。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方法，包括:通過(guò)填充所述溝槽并覆蓋所述基板的上表面的低壓化學(xué)汽相積淀處理形成共形氧化膜；以及從所述基板的所述上表面和所述溝槽內(nèi)蝕刻掉所述氧化膜，以在所述溝槽的所述底部處留下具有目標(biāo)厚度的基本平坦的氧化層。優(yōu)選地，所述方法還包括執(zhí)行溫度處理以將所述氧化膜致密。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方法，包括:通過(guò)定向正硅酸乙酯(TEOS)處理來(lái)沉積氧化膜，其中，所述TEOS處理在包括所述溝槽的所述底部的水平表面上而不是在包括溝槽側(cè)壁的垂直表面上形成較厚的氧化膜；以及各向同性地蝕刻所述氧化膜，直至去除溝槽側(cè)壁上的所有氧化膜，而在具有目標(biāo)厚度的所述溝槽的所述底部留下氧化層。優(yōu)選地，所述蝕刻步驟包括干頂部氧化物蝕刻，接著是濕緩沖氧化物蝕刻。優(yōu)選地，所述干頂部氧化物蝕刻包括霧蝕刻處理，所述霧蝕刻處理以與在接近所述溝槽的所述底部處的氧化物相比加速的速度蝕刻接近所述溝槽的所述頂部邊緣的氧化物。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方法，包括:通過(guò)高密度等離子沉積處理來(lái)沉積氧化膜，其中，所述高密度等離子沉積處理在所述溝槽底部形成的氧化層比在溝槽側(cè)壁上形成的氧化層厚；以及通過(guò)濕蝕刻處理從溝槽側(cè)壁去除氧化層，從而，所述溝槽的剖面從溝槽接近所述溝槽的頂部處向外傾斜。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方法，包括:在所述基板上形成襯墊氧化層；在所述襯墊氧化層上沉積氮化硅薄層；執(zhí)行各向異性蝕刻，以從水平面上去除氮化硅層，而留下溝槽側(cè)壁上的氮化硅層；使用低壓化學(xué)汽相積淀處理在包括所述溝槽底部的水平表面上沉積氧化層；以及通過(guò)蝕刻處理從溝槽側(cè)壁去除氧化層-氮化層-氧化層間的夾層。根據(jù)本發(fā)明的另一方面，提供了一種用于在半導(dǎo)體基板中形成的溝槽底部形成厚氧化層的方法，包括:在包括所述溝槽側(cè)壁和底部的基板上形成襯墊氧化薄層；在所述襯墊氧化薄層的頂部形成氮化物層，并蝕刻掉水平表面上的氮化物層，而留下溝槽側(cè)壁上相鄰于襯墊氧化層的氮化層；從水平表面去除所述襯墊氧化層，露出所述基板的上表面和溝槽底部表面；對(duì)所露出的水平表面執(zhí)行各向異性蝕刻，以從所述溝槽的所述底部去除半導(dǎo)體材料到期望的深度，從而形成溝槽下部；在沒(méi)有被包括所述溝槽下部的氮化層覆蓋的位置生長(zhǎng)氧化層；以及去除所述氮化物層和襯墊氧化層，從而，厚底部氧化層沿著所述溝槽的所述側(cè)壁延伸。根據(jù)本發(fā)明的另一方面，提供了一種在單個(gè)半導(dǎo)體基板上形成的功率器件，包括:功率晶體管，具有電荷平衡結(jié)構(gòu)，其形成在溝槽內(nèi)；電流感應(yīng)器件，其相鄰于所述功率晶體管形成，并通過(guò)絕緣區(qū)與所述功率晶體管分離；以及一個(gè)或多個(gè)電荷平衡溝槽，形成在所述電流感應(yīng)器件之下，其中，穿過(guò)所述半導(dǎo)體基板保持電荷平衡的連續(xù)性。根據(jù)本發(fā)明的另一方面，提供了一種在單個(gè)半導(dǎo)體基板上形成的功率器件，包括:功率晶體管，具有電荷平衡結(jié)構(gòu)，其形成在溝槽內(nèi)；一個(gè)或多個(gè)二極管結(jié)構(gòu)，其相鄰于所述功率晶體管形成，并通過(guò)絕緣區(qū)與所述功率晶體管分離；以及一個(gè)或多個(gè)電荷平衡溝槽，形成在所述一個(gè)或多個(gè)二極管結(jié)構(gòu)之下，其中，穿過(guò)所述半導(dǎo)體基板保持電荷平衡的連續(xù)性。根據(jù)本發(fā)明的另一方面，提供了一種用于形成改進(jìn)功率器件的方法，包括:提供具有第一導(dǎo)電類(lèi)型的半導(dǎo)體基板；形成延伸進(jìn)所述基板的溝槽，其中，在所述溝槽的下部中形成的下電極通過(guò)第一介電襯套與溝槽側(cè)壁和底部分離；在所述下電極上形成電極間介電層；在所述溝槽的上部中的所述電極間介電層上形成上電極，其通過(guò)第二絕緣襯套與溝槽側(cè)壁分離；相鄰于所述溝槽形成具有與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型的阱區(qū)；在所述阱區(qū)內(nèi)形成具有第一導(dǎo)電類(lèi)型的源極區(qū)；以及在形成所述阱區(qū)和源極區(qū)之后，將硅施加到所述上電極的上表面，其中，所述上電極包括所述功率器件的柵極端子，以及所述硅化物降低了所述器件的等效串聯(lián)電阻。根據(jù)本發(fā)明的另一方面，提供了一種用于形成具有較低的等效串聯(lián)電阻的功率器件的方法，包括:在多個(gè)平行溝槽中形成柵極結(jié)構(gòu)；以及形成硅化材料表面層，其基本垂直于所述多個(gè)溝槽延伸，在與所述多個(gè)平行溝槽的相交處進(jìn)行接觸。根據(jù)本發(fā)明的另一方面，提供了一種DC-DC轉(zhuǎn)換器電路，包括:高側(cè)開(kāi)關(guān)，由具有第一柵電極和第二柵電極、源電極以及漏電極的雙柵極功率晶體管制成；低側(cè)開(kāi)關(guān)，由具有第一柵電極和第二柵電極、連接到所述高側(cè)開(kāi)關(guān)的所述源電極的源電極、以及漏電極的雙柵極功率晶體管制成；第一驅(qū)動(dòng)電路，連接到所述高側(cè)開(kāi)關(guān)的所述第一柵電極；以及第二驅(qū)動(dòng)電路，連接到所述低側(cè)開(kāi)關(guān)的所述第一柵電極，其中，連接所述高側(cè)開(kāi)關(guān)和所述低側(cè)開(kāi)關(guān)的所述第二柵電極以分別接收第一驅(qū)動(dòng)信號(hào)和第二驅(qū)動(dòng)信號(hào)，以使每個(gè)晶體管的開(kāi)關(guān)速度最優(yōu)化。下面將結(jié)合附圖，詳細(xì)描述本發(fā)明的這些和其他方面。


圖1示出示例性η型溝槽(trench)功率MOSFET的一部分的截面圖；圖2A示出雙溝槽功率MOSFET的示例性實(shí)施例；圖2B示出具有源極屏蔽溝槽結(jié)構(gòu)的平面柵極(planar gate)MOSFET的示例性實(shí)施例；圖3A示出屏蔽柵極溝槽功率MOSFET的示例性實(shí)施例的一部分；圖3B示出結(jié)合圖2A的雙溝槽結(jié)構(gòu)和圖3A的屏蔽柵極結(jié)構(gòu)的屏蔽柵極溝槽功率MOSFET的可選實(shí)施例；圖4A是雙柵極溝槽功率MOSFET的示例性實(shí)施例的簡(jiǎn)化部分圖；圖4B示出結(jié)合平面雙柵極結(jié)構(gòu)和用于垂直電荷控制的溝槽電極的示例性功率MOSFET ；圖4C示出在相同的溝槽內(nèi)將雙柵極和屏蔽柵極技術(shù)結(jié)合的功率MOSFET的示例性實(shí)施例；圖4D和圖4E是具有深體結(jié)構(gòu)(deep body structure)的功率MOSFET的可選實(shí)施例的截面圖；圖4F和圖4G示出溝槽深體結(jié)構(gòu)對(duì)功率MOSFET內(nèi)接近柵電極的電位線分布的影響；圖5A、圖5B和圖5C是示出具有各種垂直電荷平衡結(jié)構(gòu)的示例性功率MOSFET的部分的截面圖；圖6示出結(jié)合示例性垂直電荷控制結(jié)構(gòu)和屏蔽柵極結(jié)構(gòu)的功率MOSFET的簡(jiǎn)化截面圖；圖7示出結(jié)合示例性垂直電荷控制結(jié)構(gòu)和雙柵極結(jié)構(gòu)的另一個(gè)功率MOSFET的簡(jiǎn)化截面圖；圖8示出具有垂直電荷控制結(jié)構(gòu)和集成肖特基二極管的屏蔽柵極功率MOSFET的一個(gè)實(shí)例；圖9A、圖9B和圖9C示出具有集成肖特基二極管的功率MOSFET的各種示例性實(shí)施例；圖9D、圖9E和圖9F示出用于在功率MOSFET的有源單元陣列(active cellarray)內(nèi)散置肖特基二極管單元的示例性布局變化；圖10示出具有掩埋二極管(buried diode，又稱(chēng)嵌入二極管)電荷平衡結(jié)構(gòu)的示例性溝槽式功率MOSFET的簡(jiǎn)化截面圖；圖11和圖12示出分別將屏蔽柵極和雙柵極結(jié)構(gòu)與掩埋二極管電荷平衡結(jié)合的功率MOSFET的示例性實(shí)施例；圖13是結(jié)合掩埋二極管電荷平衡技術(shù)和集成肖特基二極管的示例性平面功率MOSFET的簡(jiǎn)化截面圖；圖14示出具有與電流平行設(shè)置的交替導(dǎo)電區(qū)的示例性累積模式(accumulation-mode)功率晶體管的簡(jiǎn)化實(shí)施例；圖15是具有用于電荷擴(kuò)展的溝槽電極的另一個(gè)累積模式器件的簡(jiǎn)化圖；圖16是示例性雙溝槽累積模式器件的簡(jiǎn)化圖；圖17和圖18示出具有相反極性的外部襯套(exterior liner)的填充介電材料的溝槽的示例性累積模式器件的其他簡(jiǎn)化實(shí)施例；圖19是使用一個(gè)或多個(gè)掩埋二極管的累積模式器件的另一個(gè)簡(jiǎn)化實(shí)施例；圖20是沿著硅的表面包括重?fù)诫s相反極性區(qū)的示例性累積模式晶體管的簡(jiǎn)化等視軸圖；圖21示出在電壓維持層內(nèi)具有交替相反極性區(qū)的超級(jí)結(jié)(super-junction,又稱(chēng)超級(jí)結(jié))功率MOSFET的簡(jiǎn)化實(shí)例；圖22示出在電壓維持層內(nèi)的垂直方向具有不統(tǒng)一分隔的相反極性島的超級(jí)結(jié)功率MOSFET的示例性實(shí)施例；圖23和圖24分別示出具有雙柵極和屏蔽柵極結(jié)構(gòu)的超級(jí)結(jié)功率MOSFET的示例性實(shí)施例；圖25A示出溝槽晶體管的有源和終端溝槽布局的頂視圖25B至25F示出溝槽終端結(jié)構(gòu)的可選實(shí)施例的簡(jiǎn)化布局圖；圖26A至26C是示例性溝槽終端結(jié)構(gòu)的截面圖；圖27示出具有大曲率半徑的終端溝槽的示例性器件；圖28A至28D是具有硅柱(silicon pillar)電荷平衡結(jié)構(gòu)的終端區(qū)的截面圖；圖29A至29C是使用超級(jí)結(jié)技術(shù)的超高壓器件的示例性實(shí)施例的截面圖；圖30A示出溝槽器件的邊緣接觸(edge contacting)的實(shí)例；圖30B至30F示出在形成溝槽器件的邊緣接觸結(jié)構(gòu)的示例性工藝步驟；圖31A是多個(gè)掩埋多晶娃層(poly layer)的有源區(qū)接觸(activearea contact)結(jié)構(gòu)的實(shí)例；圖31B至31M示出用于形成溝槽的有源區(qū)屏蔽接觸結(jié)構(gòu)的示例性工藝流程；圖31N是有源區(qū)屏蔽接觸結(jié)構(gòu)的可選實(shí)施例的截面圖；圖32A和圖32B是具有有源區(qū)屏蔽接觸結(jié)構(gòu)的示例性溝槽器件的布局圖；圖32C至32D是用于使得接觸到具有中斷溝槽結(jié)構(gòu)的溝槽器件中的溝槽周邊的兩個(gè)實(shí)施例的簡(jiǎn)化布局圖；圖33A是用于接觸有源區(qū)內(nèi)的溝槽式屏蔽多晶硅層的可選實(shí)施例；圖33B至33M示出用于接觸圖33A中所示類(lèi)型的有源區(qū)屏蔽結(jié)構(gòu)的工藝流程的實(shí)例；圖34示出具有隔離層(spacer)或緩沖(勢(shì)魚(yú))層以減小外延漂移區(qū)(epi driftregion)厚度的外延層；圖35示出具有勢(shì)壘層的器件的可選實(shí)施例；圖36示出為了最小化外延層厚度在深體-外延結(jié)處所使用的勢(shì)壘層；圖37是使用擴(kuò)散勢(shì)壘層的晶體管的阱-漂移區(qū)結(jié)的簡(jiǎn)化實(shí)例；圖38A至38D示出具有掩埋電極的自對(duì)準(zhǔn)外延-阱溝槽器件的實(shí)例的簡(jiǎn)化工藝；圖39A至39B示出角度阱注入的示例性工藝流程；圖40A至40E示出自對(duì)準(zhǔn)外延阱工藝的實(shí)例；圖40R至40U示出減小基板厚度的方法；圖41示出使用化學(xué)工藝作為最后的減薄(thinning)步驟的工藝流程的實(shí)例；圖42A至42F示出改進(jìn)的蝕刻工藝的實(shí)例；圖43A和圖43B示出消除鳥(niǎo)嘴問(wèn)題的溝槽蝕刻工藝的實(shí)施例；圖44A和圖44B示出可選的蝕刻處理；圖45A至45C示出形成改進(jìn)的多晶娃層間(inter-poly)介電層的工藝；圖46A、46B和46C示出形成IPD層的可選方法；圖47A和圖47B是形成高質(zhì)量的多晶硅層間介電層的另一種方法的截面圖；圖48和圖49A至49D示出用于形成改進(jìn)的II3D層的其他實(shí)施例；圖50A示出用于IPD平面化的各向異性等離子蝕刻工藝；圖50B示出使用化學(xué)機(jī)械工藝的可選IB)平面化方法；圖51是用于控制氧化速度的示例性方法的流程圖；圖52示出用于使用低壓化學(xué)汽相淀積處理在溝槽底部形成厚氧化層的改進(jìn)方法；
圖53是用于使用定向正娃酸乙酯(Tetraethoxyorthsilicate)工藝在溝槽底部形成厚氧化層的示例性流程圖；圖54和圖55示出用于形成厚底部氧化層的另一個(gè)實(shí)施例；圖56至59示出用于在溝槽底部形成厚介電層的另一工藝；圖60是具有電流感應(yīng)器件的MOSFET的簡(jiǎn)化圖；圖61A是具有平面柵極結(jié)構(gòu)和獨(dú)立電流感應(yīng)結(jié)構(gòu)的電荷平衡MOSFET的實(shí)例；圖6IB示出將電流感應(yīng)器件和溝槽MOSFET集成的實(shí)例；圖62A至62C示出具有串聯(lián)溫度感應(yīng)二極管的MOSFET的可選實(shí)施例；圖63A和圖63B示出具有ESD保護(hù)的MOSFET的可選實(shí)施例；圖64A至64D示出ESD保護(hù)電路的實(shí)例；圖65示出用于形成具有低ESR的電荷平衡功率器件的示例性工藝；圖66A和圖66B示出減小ESR的布局技術(shù)；圖67示出使用功率開(kāi)關(guān)的DC-DC轉(zhuǎn)換器電路；圖68示出另一個(gè)使用功率開(kāi)關(guān)的DC-DC轉(zhuǎn)換器電路；圖69示出雙柵極MOSFET的示例性驅(qū)動(dòng)電路；圖70A示出具有分離的驅(qū)動(dòng)?xùn)烹姌O的可選實(shí)施例；圖70B示出說(shuō)明圖70A的電路操作的時(shí)序圖；圖71是模制封裝的簡(jiǎn)化截面圖；以及圖72是未模制封裝的簡(jiǎn)化截面圖。
具體實(shí)施例方式電源開(kāi)關(guān)可以通過(guò)功率M0SFET、IGBT、各種類(lèi)型的晶閘管等中的任何一種來(lái)實(shí)現(xiàn)。為了說(shuō)明的目的，本文出現(xiàn)的許多新技術(shù)在功率MOSFET的條件下進(jìn)行描述。然而，應(yīng)該理解，本文所述的本發(fā)明的各種實(shí)施例不限于M0SFET，而是可以應(yīng)用于許多其他類(lèi)型的功率開(kāi)關(guān)技術(shù)中，例如包括IGBT、其他類(lèi)型的雙極開(kāi)關(guān)、各種類(lèi)型的晶閘管以及二極管。進(jìn)一步，為了說(shuō)明的目的，示出的本發(fā)明的各種實(shí)施例包括具體的P和η型區(qū)。本領(lǐng)域的技術(shù)人員應(yīng)該了解，本文中的技術(shù)同樣可以應(yīng)用于各個(gè)區(qū)的導(dǎo)電性相反的器件中。參照?qǐng)D1，示出了示例性η型溝槽功率M0SFET100的部分截面圖。如本文描述的其他視圖，應(yīng)該明白圖中示出的各種元件和部件的相對(duì)尺寸和大小并不直接反映實(shí)際尺寸，僅是用于說(shuō)明的目的。溝槽M0SFET100包括在溝槽102內(nèi)形成的柵電極，其中，溝槽102從基板的上表面開(kāi)始穿過(guò)P型阱或主體區(qū)(body region) 104延伸，終止在η型漂移或外延區(qū)106中。沿著溝槽102設(shè)置薄介電層108，且溝槽102基本由導(dǎo)電材料110 (例如，摻雜多晶硅)填充。在鄰近于溝槽102的主體區(qū)104內(nèi)形成η型源極區(qū)112。在連接到重?fù)诫sη+基板區(qū)114的基板后側(cè)形成M0SFET100的漏極端子。在由諸如硅制成的普通基板上多次重復(fù)圖1所示的結(jié)構(gòu)，以形成晶體管陣列。該陣列可以配置成本領(lǐng)域所熟知的各種網(wǎng)狀(cellular)或條紋結(jié)構(gòu)。當(dāng)晶體管導(dǎo)通時(shí)，沿著柵極溝槽102側(cè)壁在源極區(qū)112和漂移區(qū)106之間形成導(dǎo)電溝道。由于其垂直柵極結(jié)構(gòu)，當(dāng)與平面柵極器件相比時(shí)，M0SFET100能夠?qū)崿F(xiàn)高的封裝密度，而且較高的封裝密度能實(shí)現(xiàn)相對(duì)較低的導(dǎo)通電阻。為了改進(jìn)這種晶體管的擊穿電壓性能，在P-阱104內(nèi)形成P+重?fù)诫s主體區(qū)118，使得在P+重?fù)诫s的主體區(qū)118和p-阱104之間的界面處形成突變結(jié)。通過(guò)相對(duì)于溝槽深度和阱的深度控制P+重?fù)诫s主體區(qū)118的深度，使得當(dāng)對(duì)晶體管施加電壓時(shí)產(chǎn)生的電場(chǎng)從溝槽中消失。這樣就增加了晶體管的雪崩電流處理能力。對(duì)這種改進(jìn)結(jié)構(gòu)的變化和用于形成晶體管的工藝，尤其是突變結(jié)在Mo等人共有的美國(guó)專(zhuān)利第6，429，481號(hào)中進(jìn)行了詳細(xì)描述，其全部?jī)?nèi)容結(jié)合于此作為參考。盡管垂直溝槽M0SFET100顯示出良好的導(dǎo)通電阻和改善的耐用性，但是它具有相對(duì)較高的輸入電容。溝槽M0SFET100的輸入電容包括兩部分:柵極-源極電容Cgs和柵極-漏極電容Cgd。柵極-源極電容Cgs由柵極導(dǎo)電材料110和接近溝槽頂部的源極區(qū)112之間的疊加產(chǎn)生。柵極和主體中的反向溝道之間形成的電容同樣能夠增加Cgs，這是因?yàn)樵诘湫偷墓β书_(kāi)關(guān)應(yīng)用中，晶體管的主體和源電極短路在一起。柵極-漏極電容Cgd由每個(gè)溝槽底部的柵極導(dǎo)電材料110和連接到漏極的漂移區(qū)106之間的疊加產(chǎn)生。柵極-漏極電容Cgd、或密勒電容限制勒晶體管的Vds過(guò)渡時(shí)間。因此，較高的Cgs和Cgd導(dǎo)致了可觀的開(kāi)關(guān)損耗。這些開(kāi)關(guān)損耗隨著功率管理應(yīng)用接近更高的開(kāi)關(guān)頻率而變得越來(lái)越大。減小柵極-源極電容Cgs的一種方法是減小晶體管的溝道長(zhǎng)度。較短的溝道長(zhǎng)度直接減小Cgs的柵極-溝道分量。較短溝道長(zhǎng)度還正好與Rdsmi成比例，并能夠在具有較少柵極溝槽的情況下獲得相同的器件電流量。這樣就通過(guò)減小柵極-源極和柵極-漏極疊加量同時(shí)減小了 Cgs和Cgd。然而，當(dāng)由于反向偏置的主體-漏極結(jié)深入到主體區(qū)并接近源極區(qū)而形成耗盡層時(shí)，較短的溝道長(zhǎng)度使得器件脆弱而導(dǎo)致穿通(punch through)。減小漂移區(qū)的摻雜濃度，使得維持更寬的耗盡層而具有增加晶體管導(dǎo)通電阻Rdsmi的不期望的效應(yīng)。使用與柵極溝槽橫向分離的附加“屏蔽”溝槽對(duì)晶體管結(jié)構(gòu)進(jìn)行改進(jìn)，不但減小了溝道長(zhǎng)度，并且還有效地解 決了上述缺點(diǎn)。參照?qǐng)D2A，示出了雙溝槽M0SFET200的示例性實(shí)施例。術(shù)語(yǔ)“雙溝槽”是指具有與相似溝槽的總數(shù)相對(duì)的兩種不同類(lèi)型的溝槽的晶體管。除了與圖1的M0SFET100共同的結(jié)構(gòu)特征外，雙溝槽M0SFET200包括夾置在相鄰柵極溝槽202之間的屏蔽溝槽220。在圖2A示出的示例性實(shí)施例中，屏蔽溝槽220從表面穿過(guò)p+區(qū)218、主體區(qū)204延伸進(jìn)漂移區(qū)206，充分低于柵極溝槽202的深度。沿著溝槽220設(shè)置有介電材料222，并且將溝槽220基本填充諸如摻雜多晶硅的導(dǎo)電材料224。金屬層216將溝槽220內(nèi)的導(dǎo)電材料224電連接到η+源極區(qū)212和重?fù)诫sp+主體區(qū)218。因此，在該實(shí)施例中，溝槽220可以稱(chēng)為源極屏蔽溝槽。在Steven Sapp的題為“Dual Trench Power MOSFET^的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/209，110號(hào)中詳細(xì)描述了這種類(lèi)型的雙溝槽MOSFET的實(shí)例、制造工藝以及其電路應(yīng)用，其全部?jī)?nèi)容結(jié)合于此作為參考。較深的源極屏蔽溝槽220的影響是使得由于反向偏置的主體-漏極結(jié)形成的耗盡層更加深入到漂移區(qū)206中。因此，較寬的耗盡區(qū)可以使得不增加電場(chǎng)。這就允許更加重?fù)诫s漂移區(qū)，而又不會(huì)降低擊穿電壓。更加重?fù)诫s的漂移區(qū)減小了晶體管的導(dǎo)通電阻。此夕卜，在主體-漏極結(jié)附近減小的電場(chǎng)使得溝道長(zhǎng)度充分減小，進(jìn)一步減小晶體管的導(dǎo)通電阻，并充分減小柵極-源極電容Cgs。此外，與圖1中的MOSFET相比，雙溝槽MOSFET使得能夠在具有更少的柵極溝槽情況下獲得相同的晶體管電流量。這樣顯著地減小了柵極-源極和柵極-漏極疊加電容。注意到，在圖2A中所示的示例性實(shí)施例中，柵極溝槽導(dǎo)電層210掩埋在消除層間介電圓頂(dome)需要的溝槽中，其中，層間介電圓頂在圖1所示M0SFET100中的溝槽102的上面。同樣，這里作為說(shuō)明的源極屏蔽溝槽的使用不限于溝槽柵M0SFET，當(dāng)源極屏蔽溝槽使用在在基板的上表面上水平形成柵極的平面MOSFET中時(shí)可以獲得相同的優(yōu)點(diǎn)。在圖2B中示出具有源極屏蔽溝槽結(jié)構(gòu)的平面柵極MOSFET的示例性實(shí)施例。為了進(jìn)一步減小輸入電容，可以進(jìn)行附加結(jié)構(gòu)改進(jìn)，重點(diǎn)在于減小柵極-漏極電容cgd。如上所述，柵極-漏極電容Cgd是通過(guò)柵極和溝槽底部的漏極區(qū)之間疊加而產(chǎn)生的。減小該電容的一種方法是增加溝槽底部的柵極介電層的厚度。重新參照?qǐng)D2A，示出與沿著柵極溝槽側(cè)壁的介電層相比，柵極溝槽202在與漂移區(qū)206(晶體管漏極端子)存在疊加的溝槽底部具有較厚的介電層226。這樣減小了柵極-漏極電容Cgd，卻沒(méi)有降低晶體管的正向傳導(dǎo)?？梢砸栽S多方法實(shí)現(xiàn)在柵極溝槽底部生成更厚的介電層。Hurst等人的共有美國(guó)專(zhuān)利第6，437，386號(hào)中描述了用于生成更厚的介電層的一個(gè)示例性工藝，其全部?jī)?nèi)容結(jié)合于此作為參考。后面結(jié)合附圖56到59進(jìn)一步描述用于在溝槽底部形成厚介電層的其他工藝。減小柵極-漏極電容的另一種方法為在從溝槽基底上的介電襯套向上延伸的溝槽內(nèi)中心設(shè)置的第二介電核心(core)。在一個(gè)實(shí)施例中，第二介電核心可以從各個(gè)方向向上延伸，以接觸溝槽導(dǎo)電材料210上面的介電層。這個(gè)實(shí)施例的實(shí)例和其更改在Shenoy的共有美國(guó)專(zhuān)利第6，573，560號(hào)中進(jìn)行了詳細(xì)描述。用于減小柵極-漏極電容Cgd的另一種技術(shù)涉及使用一個(gè)或多個(gè)偏置電極來(lái)屏蔽柵極。根據(jù)這個(gè)實(shí)施例，在柵極溝槽內(nèi)和在形成柵電極的導(dǎo)電材料的下面，形成一個(gè)或多個(gè)電極來(lái)將柵極與漂移區(qū)屏蔽開(kāi)來(lái)，從而充分減小了柵極-漏極疊加電容。參照?qǐng)D3A，示出了屏蔽柵極溝槽M0SFET300A的示例性實(shí)施例的一部分。在這個(gè)實(shí)例中，M0SFET300A中的溝槽302包括柵電極310和在柵電極310下面的兩個(gè)附加電極311a和311b。電極311a和311b屏蔽柵電極310，使其不與漂移區(qū)306具有任何實(shí)質(zhì)性的疊加，從而幾乎消除了柵極-漏極疊加電容。屏蔽電極311a和311b可以在最佳電位獨(dú)立偏置。在一個(gè)實(shí)施例中，屏蔽電極311a和311b的一個(gè)可以與源極端子一樣在相同電位處偏置。與雙溝槽結(jié)構(gòu)類(lèi)似，屏蔽電極的偏置同樣能夠有助于加寬在主體-漏極結(jié)處形成的耗盡區(qū)，進(jìn)一步減小了 Cgd。應(yīng)該明白，可以根據(jù)開(kāi)關(guān)應(yīng)用，尤其是應(yīng)用的電壓要求來(lái)改變屏蔽電極311的數(shù)目。類(lèi)似地，在給定溝槽中的屏蔽電極的大小也可以改變。例如，屏蔽電極311a可以大于屏蔽電極311b。在一個(gè)實(shí)施例中，最小的屏蔽電極最接近溝槽底部，剩余的屏蔽電極隨著逐漸接近柵電極而逐漸增大。溝槽內(nèi)獨(dú)立偏置的電極還可以用于垂直電荷控制，以改善較小的正向電壓損失和較高的阻斷(blocking)能力。將在后面結(jié)合高壓器件進(jìn)一步描述的晶體管結(jié)構(gòu)的這個(gè)方面還在Kocon 的題為“Semiconductor Structure with Improved SmallerForward Lossand Higher Blocking Capability”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第09/981，583號(hào)中進(jìn)行了詳細(xì)描述，其全部?jī)?nèi)容結(jié)合于此作為參考。圖3B示出將圖2A中的雙溝槽結(jié)構(gòu)和圖3A的屏蔽柵極結(jié)構(gòu)結(jié)合的屏蔽柵極溝槽M0SFET300B的可選實(shí)施例。在圖3B所示的示例性實(shí)施例中，與M0SFET300A的溝槽302類(lèi)似，柵極溝槽301包括屏蔽電極311上面的柵電極310。然而，為了垂直電荷控制的目的，M0SFET300B包括可以深于柵極溝槽302的非柵極溝槽301。如圖2A所示，當(dāng)電荷控制溝槽301可以在溝槽頂部具有連接源極金屬的導(dǎo)電材料(例如，多晶硅)單層時(shí)，圖3B中的實(shí)施例使用多個(gè)堆疊的可以獨(dú)立偏置的多晶硅電極313。在溝槽中堆疊的電極313的數(shù)目可以根據(jù)應(yīng)用需要來(lái)改變，也可以為圖3B中所示的電極313的大小。電極可以獨(dú)立偏置或電連接到一起。器件內(nèi)的電荷控制溝槽的數(shù)目同樣取決于該應(yīng)用。
用于改進(jìn)功率MOSFET開(kāi)關(guān)速度的又一技術(shù)通過(guò)使用雙柵極結(jié)構(gòu)來(lái)減小柵極-漏極電容Cgd。根據(jù)該實(shí)施例，溝槽內(nèi)的柵極結(jié)構(gòu)分成兩部分:第一部分用于執(zhí)行接收開(kāi)關(guān)信號(hào)的傳統(tǒng)柵極功能，第二部分將第一柵極部分與漂移(漏極)區(qū)屏蔽開(kāi)來(lái)，并能夠獨(dú)立偏置。這樣就顯著地減小了 MOSFET的柵極-漏極電容。圖4A是雙柵極溝槽M0SFET400A的示例性實(shí)施例的簡(jiǎn)化部分圖。如圖4A所示，M0SFET400A的柵極具有兩個(gè)部分Gl和G2。不同于圖3A的M0SFET300A中的屏蔽電極(311a和311b)，形成M0SFET400A中G2的導(dǎo)電材料具有與溝道疊加的區(qū)401，因此用作柵極端子。然而，這個(gè)次柵極端子G2獨(dú)立于主柵極端子Gl偏置，并且不接收驅(qū)動(dòng)開(kāi)關(guān)晶體管的相同信號(hào)。相反地，在一個(gè)實(shí)施例例中，G2在僅大于MOSFET閾電壓的恒定電位上偏置，以反轉(zhuǎn)疊加區(qū)401中的溝道。這樣將確保當(dāng)從次柵極G2轉(zhuǎn)換到主柵極Gl時(shí)形成連續(xù)溝道。此外，因?yàn)镚2處的電位高于源極電位，所以減小了 Cgd，并且從漂移區(qū)到次柵極G2的電荷轉(zhuǎn)移也有助于減小Cgd。在另一個(gè)實(shí)施例中，代替恒定電位，次柵極G2可以?xún)H在開(kāi)關(guān)動(dòng)作之前，偏置到高于閾電壓的電位。在其他實(shí)施例中，G2處的電位可以進(jìn)行改變并進(jìn)行最優(yōu)調(diào)節(jié)，以將柵極-漏極電容Cgd的任何邊緣部分最小化。雙柵極結(jié)構(gòu)可以使用在具有平面柵極結(jié)構(gòu)的MOSFET以及包括IGBT等的其他類(lèi)型的溝槽柵功率器件中。對(duì)雙柵極溝槽MOS柵極器件的改變和用于制造這樣器件的工藝在Kocon等人的題為 “Improved MOS Gating Method for Reduced Miller Capacitance andSwitchingLosses”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/640，742號(hào)中進(jìn)行了詳細(xì)描述，其全部?jī)?nèi)容結(jié)合于此作為參考。在圖4B中示出了改進(jìn)的功率MOSFET的另一個(gè)實(shí)施例，其中，示例性M0SFET400B結(jié)合了平面柵極結(jié)構(gòu)和用于垂直電荷控制的屏蔽電極。主柵極端子Gl和次柵極端子G2以與圖4A的溝槽雙柵極結(jié)構(gòu)類(lèi)似的方式作用，深溝槽420在漂移區(qū)設(shè)置電極，以擴(kuò)展電荷并增加器件的擊穿電壓。在示出的實(shí)施例中，屏蔽或次柵極G2與主柵極Gl的上部相疊加，并在P阱404和漂移區(qū)406之上延伸。在可選實(shí)施例中，主柵極Gl在屏蔽/次柵極G2之上延伸?？梢越Y(jié)合至此描述的各種技術(shù)，例如柵極屏蔽和用于垂直電荷控制的溝槽電極，以獲得對(duì)于給定應(yīng)用性能特性最優(yōu)化的功率器件(包括橫向和垂直MOSFET、IGBT、二極管等)。例如，圖4A中所示的溝槽雙柵極結(jié)構(gòu)能夠方便地與圖3B或4B中所示類(lèi)型的垂直電荷控制溝槽結(jié)構(gòu)相結(jié)合。這樣的器件包括具有如圖4A所示的雙柵極結(jié)構(gòu)的有源溝槽，以及基本由導(dǎo)電材料單層(如圖4B中的溝槽)或多個(gè)堆疊的導(dǎo)電電極(如圖3B中的溝槽301)填充的較深的電荷控制溝槽。對(duì)于漏極端子與源極端子一樣位于基板的相同表面上的橫向器件(即，電流橫向流動(dòng))，代替在垂直溝槽中堆疊，電荷控制電極橫向設(shè)置形成場(chǎng)板(fieldplate)。電荷控制電極的定向一般與漂移區(qū)中電流流動(dòng)的方向平行。在一個(gè)實(shí)施例中，在相同的溝槽內(nèi)結(jié)合雙柵極和屏蔽柵極技術(shù)，以增加開(kāi)關(guān)速度和阻斷電壓。圖4C示出M0SFET400C，其中，溝槽402C包括在所示單個(gè)溝槽中堆疊的主柵極G1、次柵極G2和屏蔽層411。溝槽402C能夠做的很深，并可以包括與應(yīng)用要求一樣多的屏蔽層411。使用用于電荷平衡和屏蔽電極的相同溝槽能夠?qū)崿F(xiàn)更高的密度，因?yàn)樗藘蓚€(gè)溝槽的需要并將它們結(jié)合為一個(gè)。它還能夠?qū)崿F(xiàn)更多的電流擴(kuò)展，并改進(jìn)器件的導(dǎo)通電阻。至此所描述的器件使用屏蔽柵極、雙柵極和其他技術(shù)的結(jié)合來(lái)減小寄生電容。然而，由于邊緣效應(yīng)，這些技術(shù)不能夠完全將柵極-漏極電容Cgd最小化。參照?qǐng)D4D，示出了具有深體設(shè)計(jì)的M0SFET400D的示例性實(shí)施例的部分截面圖。根據(jù)該實(shí)施例，主體(body)結(jié)構(gòu)通過(guò)溝槽418形成，其中，溝槽418通過(guò)在柵極溝槽402之間形成的臺(tái)面(mesa)中心進(jìn)行蝕刻,并延伸到與柵極溝槽402 —樣深或深于柵極溝槽402的位置。主體溝槽418填充所示的源極金屬。源極金屬層可以在金屬擴(kuò)散邊界面(未示出)上包括薄的難熔金屬。在這個(gè)實(shí)施例中，主體結(jié)構(gòu)還包括基本環(huán)繞主體溝槽418的p+主體注入結(jié)419。p+注入結(jié)419使得實(shí)現(xiàn)附加屏蔽，以改變器件內(nèi)尤其是接近柵電極的電位分布。在圖4E所示的可選實(shí)施例中，例如，主體溝槽418使用例如選擇外延生長(zhǎng)(SEG)沉積來(lái)基本填充外延材料。可選地，主體溝槽418基本填充摻雜多晶硅。在這兩個(gè)實(shí)施例的任意一個(gè)中，代替注入p+屏蔽結(jié)419，而是在隨后的溫度處理中將摻雜物從填充的主體擴(kuò)散到硅，以形成p+屏蔽結(jié)419。在Huang的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，437，399號(hào)和第6，110，799號(hào)中描述了許多對(duì)于溝槽主體結(jié)構(gòu)的變化和形成，其全部?jī)?nèi)容結(jié)合于此作為參考。在圖4D和4E中所示的實(shí)施例中，控制柵極溝槽402和主體溝槽418之間的距離L以及兩個(gè)溝槽的相對(duì)深度，以將邊緣柵極-漏極電容最小化。在使用SEG或填充多晶硅的主體溝槽的實(shí)施例中，層419的外邊緣和柵極溝槽壁之間的間隔可以通過(guò)改變SEG或主體溝槽418內(nèi)多晶硅的摻雜濃度來(lái)調(diào)節(jié)。圖4F和4G示出溝槽深體對(duì)器件內(nèi)接近柵電極的電位線分布的影響。為了說(shuō)明的目的，圖4F和4G使用具有屏蔽柵極結(jié)構(gòu)的M0SFET。圖4F示出具有溝槽深體418的反向偏置的屏蔽柵極M0SFET400F的電位線，圖4G示出具有淺體結(jié)構(gòu)的反向偏置的屏蔽柵極M0SFET400G的電位線。當(dāng)反向偏置時(shí)(例如，阻斷狀態(tài)(blockingoff-state))，每個(gè)器件中的等高線示出器件內(nèi)的電位分布。白線示出阱結(jié)，并且還定義了緊接于柵電極的溝道的底部。從圖中可以看出，有較低的電位和較低的電場(chǎng)設(shè)置在溝道上以及在圖4F的溝槽深體M0SFET400F的柵電極周?chē)?。這個(gè)減小了的電位能夠減小溝道長(zhǎng)度，從而減小器件總的柵極電荷。例如，柵極溝槽402的深度可以減小到小于例如0.5um,以及可以做到淺于主體溝槽418，間距L大約為0.5um或更小。在一個(gè)示例性實(shí)施例中，間距L小于0.3um。這個(gè)實(shí)施例的其他優(yōu)點(diǎn)是減小了柵極-漏極電荷Qgd和密勒電容Cgd。這些參數(shù)的值越低，器件能夠轉(zhuǎn)換的速度越快。通過(guò)減小出現(xiàn)在緊接于柵電極的電位來(lái)實(shí)現(xiàn)這些改進(jìn)。改進(jìn)的結(jié)構(gòu)具有將被轉(zhuǎn)換的很低的電位，并且柵極中的感應(yīng)電容性電流很低。這樣又使得柵極開(kāi)關(guān)的更快。結(jié)合圖4D和4E描述的溝槽深體結(jié)構(gòu)可以與其他電荷平衡技術(shù)(例如，屏蔽柵極或雙柵極結(jié)構(gòu))結(jié)合，來(lái)進(jìn)一步改善器件的開(kāi)關(guān)速度、導(dǎo)通電阻、以及阻斷能力。通過(guò)上述功率器件所提供的改進(jìn)及其更改產(chǎn)生用于相對(duì)較低電壓的功率電子應(yīng)用的加強(qiáng)開(kāi)關(guān)元件。這里使用的低電壓是指例如，大約30伏-40伏及以下的電壓范圍，可以根據(jù)具體應(yīng)用來(lái)改變這個(gè)范圍。要求阻斷電壓的應(yīng)用基本在這個(gè)范圍之上，需要對(duì)功率晶體管進(jìn)行一些類(lèi)型的結(jié)構(gòu)修改。一般來(lái)說(shuō)，為了在阻斷狀態(tài)期間使器件維持較高的電壓，就要減小功率晶體管漂移區(qū)內(nèi)的摻雜濃度。然而，輕度摻雜的漂移區(qū)會(huì)導(dǎo)致晶體管導(dǎo)通電阻Rdsmi的增加。較高的電阻率直接增加了開(kāi)關(guān)的功率損失。隨著進(jìn)一步減小功率器件封裝密度的半導(dǎo)體制造的新發(fā)展，功率損失就變得更加重要。已經(jīng)進(jìn)行過(guò)嘗試來(lái)改進(jìn)器件的導(dǎo)通電阻和功率損失，同時(shí)保持高阻斷電壓。許多這種嘗試使用各種垂直電荷控制技術(shù)，以在半導(dǎo)體器件中垂直產(chǎn)生大的平面電場(chǎng)。已經(jīng)提出許多這種類(lèi)型的器件結(jié)構(gòu)，包括在Marchant的題為“Field Effect Transistor Havinga LateralDepletion Structure”的共有的美國(guó)專(zhuān)利第6，713，813號(hào)中披露的橫向耗盡器件，該器件在Kocon的共有美國(guó)專(zhuān)利申請(qǐng)第6，376，878號(hào)中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。圖5A示出具有平面柵極結(jié)構(gòu)的示例性功率M0SFET500A的部分截面圖。M0SFET500A看起來(lái)好像具有與圖2B的平面型M0SFET200B相似的結(jié)構(gòu)，但是在兩個(gè)重要的方面與那個(gè)器件不同。代替用導(dǎo)電材料填充溝槽520，這些溝槽填充材料諸如二氧化硅的介電材料，該器件還包括相鄰于溝槽的外側(cè)壁分離的不連續(xù)浮置P型區(qū)524。如結(jié)合圖2A的雙溝槽MOSFET所述，源極溝槽202內(nèi)的導(dǎo)電材料(例如，多晶硅)通過(guò)使耗盡區(qū)深入漂移區(qū)來(lái)幫助改善單元擊穿電壓。從這些溝槽中去除導(dǎo)電材料將會(huì)因此導(dǎo)致降低擊穿電壓，直到使用減小電場(chǎng)的其他方法。浮置區(qū)524用于減小電場(chǎng)。參照?qǐng)D5A所示的M0SFET500A，由于當(dāng)增加漏極電壓時(shí)電場(chǎng)增大，使得浮置P區(qū)524獲得由它們?cè)诳臻g電荷區(qū)域確定的相應(yīng)的電位。這些P區(qū)524的浮置電位使得電場(chǎng)更加深入到漂移區(qū)中，導(dǎo)致更多的均勻場(chǎng)遍及溝槽520之間臺(tái)面區(qū)的深度。結(jié)果，增加了晶體管的擊穿電壓。用絕緣材料替代溝槽中的導(dǎo)電材料的優(yōu)點(diǎn)是空間電荷區(qū)的更多部分跨過(guò)絕緣體而并非可能是硅的漂移區(qū)。因?yàn)榻^緣體的介電常數(shù)低于諸如硅的介電常數(shù)，以及因?yàn)闇喜壑械暮谋M區(qū)減小，所以器件的輸出能力顯著減小。這樣進(jìn)一步增強(qiáng)了晶體管的開(kāi)關(guān)特性。填充介電材料的溝槽520的深度取決于電壓要求；溝槽越深，阻斷電壓越高。垂直電荷控制技術(shù)的更多優(yōu)點(diǎn)是允許晶體管單元針對(duì)熱絕緣橫向設(shè)置，而不需要增加電容。在可選實(shí)施例中，代替浮置P區(qū)，沿著填充介電材料的溝槽的外側(cè)壁設(shè)置P型層，以實(shí)現(xiàn)類(lèi)似的垂直電荷平衡。在圖5B中示出這個(gè)實(shí)施例的簡(jiǎn)化的部分截面圖，其中，溝槽520的外側(cè)壁由P型層或襯套526覆蓋。在圖5B中示例性實(shí)施例中，柵極同樣被溝槽化，進(jìn)一步改進(jìn)了器件的跨導(dǎo)。使用這種技術(shù)的變化的改進(jìn)功率器件的其他實(shí)施例在Sapp等人的題為“VerticalChange Control Semiconductor Device with LowOutput Capacitance,，，的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/200，056號(hào)(代理案號(hào)18865-0097/17732-55280)中詳細(xì)進(jìn)行了詳細(xì)描述，其全部?jī)?nèi)容結(jié)合于此作為參考。如上所述，圖5B的溝槽M0SFET500B顯示出減小的輸出電容和改進(jìn)的擊穿電壓。然而，因?yàn)橛性礈喜?柵極溝槽502)位于填充介電材料的電荷控制溝槽520之間，所以M0SFET500B的溝道寬度不能與傳統(tǒng)溝槽MOSFET結(jié)構(gòu)的溝道寬度一樣寬。這樣可能導(dǎo)致較高的導(dǎo)通電阻RDSm。參照?qǐng)D5C，示出了具有消除了次電荷控制溝槽的垂直電荷控制的溝槽M0SFET500C的可選實(shí)施例。M0SFET500C中的溝槽502C包括柵電極510和深入延伸到漂移區(qū)506的填充介電材料的下部。在一個(gè)實(shí)施例中，溝槽502C延伸到大約為漂移區(qū)506深度一半的深度。如圖所示，P型襯套526C沿著每一個(gè)溝槽的下部環(huán)繞在外壁周?chē)?。這種單種溝槽結(jié)構(gòu)消除了次電荷控制溝槽，用于增加溝道寬度和降低RDSm。為了減小輸出電容和柵極-漏極電容，在溝槽外壁由P型襯套526C環(huán)繞的較深的溝槽502C的下部維持電場(chǎng)的主要部分。在可選實(shí)施例中，沿著溝槽502C的側(cè)面和底部P型襯套526C被制成多個(gè)不連續(xù)區(qū)。通過(guò)結(jié)合單種溝槽電荷控制和上述屏蔽柵極或雙柵極技術(shù)能夠?qū)崿F(xiàn)其他實(shí)施例，以進(jìn)一步減小器件的寄生電容。參照?qǐng)D6，示出了適合于高壓應(yīng)用還要求較快開(kāi)關(guān)速度的功率M0SFET600的簡(jiǎn)化截面圖。M0SFET600結(jié)合了改進(jìn)擊穿電壓的垂直電荷控制技術(shù)和改進(jìn)開(kāi)關(guān)速度的屏蔽柵極結(jié)構(gòu)。如圖6所示，屏蔽電極611位于柵極溝槽602內(nèi)的柵極導(dǎo)電材料610和溝槽底部之間。電極611將晶體管的柵極與下面的漏極區(qū)(漂移區(qū)606)屏蔽開(kāi)來(lái)，使得顯著減小了晶體管的柵極-漏極電容，因此增加了其最大開(kāi)關(guān)頻率。具有P摻雜襯套626的填充介電材料的溝槽620有助于垂直產(chǎn)生大的平面電場(chǎng)，以改進(jìn)器件的擊穿電壓。在工作時(shí)，填充介電材料的溝槽620和P型襯套626的結(jié)合以及屏蔽柵極結(jié)構(gòu)減小了寄生電容，并有助于耗盡η漂移區(qū)，將集中到柵電極邊緣部分的電場(chǎng)分散。這種類(lèi)型的器件可以用于RF放大器或高頻開(kāi)關(guān)應(yīng)用。圖7示出了適合于較高電壓、較高頻率應(yīng)用的另一個(gè)功率MOSFET的可選實(shí)施例。在圖7所示的簡(jiǎn)化實(shí)例中，M0SFET700結(jié)合了改進(jìn)擊穿電壓的垂直電荷控制技術(shù)和改進(jìn)開(kāi)關(guān)速度的雙柵極結(jié)構(gòu)。與圖6所示的器件類(lèi)似，通過(guò)使用具有P摻雜襯套726的填充介電材料的溝槽720來(lái)實(shí)現(xiàn)垂直電荷控制。通過(guò)使用雙柵極結(jié)構(gòu)實(shí)現(xiàn)寄生電容的減小，由此通過(guò)次柵電極G2將主柵電極Gl與漏極(η漂移區(qū)706)屏蔽開(kāi)來(lái)。為了當(dāng)器件導(dǎo)通時(shí)，反轉(zhuǎn)在區(qū)701中的溝道來(lái)確保經(jīng)過(guò)連續(xù)溝道的電流的連續(xù)流動(dòng)，次柵電極G2可以持續(xù)偏置或僅在開(kāi)關(guān)動(dòng)作之前偏置。在另一個(gè)實(shí)施例中，屏蔽垂直電荷控制MOSFET也使用了摻雜的填充介電材料的溝槽側(cè)壁來(lái)實(shí)現(xiàn)集成的肖特基二極管。圖8示出了根據(jù)該實(shí)施例的屏蔽柵極M0SFET800的一個(gè)實(shí)例。在該實(shí)例中，在溝槽802底部的電極811將柵電極810與漂移區(qū)806屏蔽開(kāi)來(lái)，以減小柵極-漏極寄生電容。在外側(cè)壁上具有P摻雜襯套的填充介電材料的溝槽820用于垂直電荷控制。在形成寬度W的臺(tái)面結(jié)構(gòu)的兩個(gè)溝槽820Α和820Β之間形成肖特基二極管828。這個(gè)肖特基二極管結(jié)構(gòu)遍布溝槽MOSFET單元陣列，以增強(qiáng)MOSFET開(kāi)關(guān)的性能特性。通過(guò)利用肖特基結(jié)構(gòu)828的低勢(shì)壘高度的優(yōu)點(diǎn)來(lái)減小正向壓降。此外，與垂直功率MOSFET的普通PN結(jié)相比，這個(gè)二極管具有固有反向恢復(fù)速度的優(yōu)點(diǎn)。通過(guò)將填充介電材料的溝槽820的側(cè)壁摻雜例如硼，消除了由于磷偏析(phosphorus segregation)而產(chǎn)生的側(cè)壁泄漏通道?？梢允褂脺喜酃に嚨奶攸c(diǎn)來(lái)最優(yōu)化肖特基二極管828的性能。例如，在一個(gè)實(shí)施例中，調(diào)節(jié)寬度W，使得通過(guò)相鄰的PN結(jié)影響和控制肖特基二極管828的漂移區(qū)內(nèi)的損耗，以增加肖特基二極管828的反轉(zhuǎn)電壓能力。在Sapp的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，351，018號(hào)中可以找到單片集成的溝槽MOSFET和肖特基二極管的實(shí)例，其全部?jī)?nèi)容結(jié)合于此作為參考。應(yīng)該明白，在填充介電材料的溝槽之間形成的肖特基二極管可以與各種不同類(lèi)型的MOSFET進(jìn)行集成，包括具有平面柵極結(jié)構(gòu)的M0SFET、在溝槽底部具有或不具有厚介電體的沒(méi)有任何屏蔽電極的溝槽柵極MOSFET等。在圖9A中示出了具有集成肖特基二極管的雙柵極溝槽MOSFET的示例性實(shí)施例。M0SFET900A包括柵極溝槽902，其中，主柵極Gl在次柵極G2的上面形成，以減小寄生電容和增大開(kāi)關(guān)頻率。M0SFET900A還包括填充介電材料的溝槽920，其中，溝槽920具有沿著其外側(cè)壁形成的用于垂直電荷控制的P摻雜襯套926，以增加器件的阻斷電壓。對(duì)于上述許多的實(shí)施例(例如，圖5B、6、7、8和9A所示)，形成襯套的一種方法是使用等離子摻雜工藝。如圖所示，在兩個(gè)相鄰的填充介電材料的溝槽920A和920B之間形成肖特基二極管928A。在另一個(gè)變化實(shí)例中，形成單片集成的肖特基二極管和溝槽M0SFET，而沒(méi)有填充介電材料的溝槽。圖9B是根據(jù)該實(shí)施例的示例性器件900B的截面圖。
M0SFET900B包括有源溝槽902B，每一個(gè)具有在柵電極910下掩埋的電極911。如圖所示，在兩個(gè)溝槽902L和902R之間形成肖特基二極管928B。偏置電極911的電荷平衡效應(yīng)使得增加了漂移區(qū)的摻雜濃度，而不影響反向阻斷電壓。對(duì)于這種結(jié)構(gòu)，較高的漂移區(qū)的摻雜濃度又減小了正向壓降。如前述具有掩埋電極的溝槽M0SFET，每個(gè)溝槽的深度和掩埋電極的數(shù)目可以改變。在圖9C所示的一個(gè)變化實(shí)例中，如圖所示，溝槽902C僅有一個(gè)掩埋電極911，且肖特基單元928C中的柵電極910S連接到源電極?？蛇x地，肖特基二極管的柵極可以連接到MOSFET的柵極端子。圖9D、9E和9F示出了散布在MOSFET的有源單元陣列內(nèi)的肖特基二極管的示例性布局的更改。圖9D和9E分別示出了單臺(tái)面肖特基和雙臺(tái)面肖特基的布局，圖9F示出了肖特基區(qū)與MOSFET溝槽垂直的布局。集成肖特基二極管的這些和其他變化(包括可選的多個(gè)MOSFET區(qū)的肖特基)可以與本文所述的任何晶體管結(jié)構(gòu)相結(jié)合。在另一個(gè)實(shí)施例中，通過(guò)使用一個(gè)或多個(gè)串聯(lián)的、掩埋在設(shè)置有介電材料的溝槽內(nèi)、以及與器件漂移區(qū)內(nèi)的電流平行設(shè)置的二極管結(jié)構(gòu)來(lái)增強(qiáng)功率器件的電壓阻斷能力。圖10提供了根據(jù)這個(gè)實(shí)施例的示例性溝槽M0SFET1000的簡(jiǎn)化截面圖。二極管溝槽1020設(shè)置在柵極溝槽1002的兩側(cè)，從阱延伸進(jìn)漂移區(qū)1006。二極管溝槽1020包括一個(gè)或多個(gè)由相反導(dǎo)電型區(qū)1023和1025組成的二極管結(jié)構(gòu)，其中，導(dǎo)電型區(qū)1023和1025在溝槽內(nèi)形成了一個(gè)或多個(gè)PN結(jié)。在一個(gè)實(shí)施例中，溝槽1020包括具有與漂移區(qū)極性相反的單一區(qū)，使得在與漂移區(qū)的界面上形成單一 PN結(jié)。P型和η型摻雜多晶硅或硅可以分別用于形成區(qū)1023和1025。其他類(lèi)型的材料(例如，碳化硅、砷化鎵、鍺化硅等)也可以用于形成區(qū)1023和1025。沿著溝槽的內(nèi)側(cè)壁延伸的薄介電層1021將溝槽內(nèi)的二極管和漂移區(qū)1006絕緣。如圖所示，沿著溝槽1020的底部沒(méi)有介電層，因此，允許底部區(qū)1027與下面的基板電接觸。在一個(gè)實(shí)施例中，對(duì)于那些控制柵極氧化層1008設(shè)計(jì)和制造的相似的考慮因素應(yīng)用到介電層1021的設(shè)計(jì)和形成中。例如，介電層1021的厚度通過(guò)這樣的因素來(lái)確定，即，其需要保持的電壓以及在漂移區(qū)中感應(yīng)的二極管溝槽內(nèi)電場(chǎng)的程度(如，通過(guò)介電層耦合的程度)。在工作時(shí)，當(dāng)M0SFET1000在其阻斷狀態(tài)下偏置時(shí)，二極管溝槽內(nèi)的PN結(jié)利用在每個(gè)二極管結(jié)處產(chǎn)生的峰電場(chǎng)反向偏置。通過(guò)介電層1021，二極管溝槽內(nèi)的電場(chǎng)感應(yīng)漂移區(qū)1006內(nèi)的相應(yīng)電場(chǎng)。感應(yīng)到的電場(chǎng)以上升棘波(up-swing spike)的形式在漂移區(qū)內(nèi)出現(xiàn)，且一般在漂移區(qū)的電場(chǎng)彎曲中增加。這種電場(chǎng)的增加導(dǎo)致更大區(qū)的電場(chǎng)彎曲，又導(dǎo)致更高的擊穿電壓。這個(gè)實(shí)施例的更改在Kocon等人的題為“Drift Region Higher BlockingLower ForwardVoltage Drop Semiconductor Structure” 的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/288，982號(hào)(代理案號(hào)18865-117/17732-66560)中詳細(xì)進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考?？梢杂袑⒂糜陔姾善胶獾臏喜鄱O管和減小寄生電容的技術(shù)(例如，屏蔽柵極或雙柵極結(jié)構(gòu))結(jié)合的功率器件的其他實(shí)施例。圖11示出了根據(jù)一個(gè)這樣實(shí)施例的MOSFET1100的一個(gè)實(shí)例。MOSFET1100使用在有源溝槽1102內(nèi)柵電極1110之下的屏蔽電極1111，以減小與如圖3A中的M0SFET300A相關(guān)的晶體管的柵極-漏極電容Cgd。與MOSFET1000相比，在M0SFET1100中使用了不同數(shù)目的PN結(jié)。圖12是結(jié)合了雙柵極技術(shù)和溝槽二極管結(jié)構(gòu)的M0SFET1200的截面圖。M0SFET1200中的有源溝槽1202包括主柵極Gl和次柵極G2，并以與圖4B描述的雙柵極MOSFET中的有源溝槽相同的方式工作。二極管溝槽1220提供電荷平衡，以增加器件的阻斷電壓，且雙柵極有源溝槽結(jié)構(gòu)改進(jìn)了器件的開(kāi)關(guān)速度。圖13示出了在平面柵極M0SFET1300中將溝槽二極管電荷平衡技術(shù)與集成肖特基二極管結(jié)合的又一實(shí)施例。通過(guò)集成肖特基二極管1328和結(jié)合圖8和9中描述的MOSFET可以獲得相似的優(yōu)點(diǎn)。在該實(shí)施例中，為了說(shuō)明的目的，示出了平面柵極結(jié)構(gòu)，本領(lǐng)域的技術(shù)人員應(yīng)該明白，肖特基二極管和溝槽二極管結(jié)構(gòu)的結(jié)合可以應(yīng)用于具有任何其他類(lèi)型的柵極結(jié)構(gòu)(包括溝槽柵極、雙柵極和屏蔽柵極)的MOSFET中。如結(jié)合圖4D和圖4E的M0SFET400D和400E的描述，任何一個(gè)合成實(shí)施例還可以與溝槽主體技術(shù)相結(jié)合，以進(jìn)一步減小邊緣寄生電容。也可以有其他變化和等同。例如，二極管溝槽內(nèi)的相反導(dǎo)電區(qū)的數(shù)目可以隨著二極管溝槽的深度而改變。相反導(dǎo)電區(qū)的極性可以隨著MOSFET的極性而反轉(zhuǎn)。此夕卜，如果期望通過(guò)例如將各個(gè)區(qū)沿著第三維延伸，直到可以與它們進(jìn)行電接觸的硅表面，那么任何PN區(qū)(923、925或1023、1025等)均可以獨(dú)立偏置。進(jìn)一步，多個(gè)二極管溝槽可以用作通過(guò)器件尺寸和應(yīng)用的電壓需要的要求，且二極管溝槽的間隔和配置可以以各種條紋或網(wǎng)格設(shè)計(jì)來(lái)實(shí)現(xiàn)。在另一個(gè)實(shí)施例中，假設(shè)累積模式晶體管類(lèi)使用各種用于減小正向電壓損失和提高阻斷能力的電荷平衡技術(shù)。在一般的累積模式晶體管中沒(méi)有阻斷結(jié)，且通過(guò)輕微的反轉(zhuǎn)靠近柵極端子的溝道區(qū)來(lái)夾斷電流使器件截止。當(dāng)通過(guò)應(yīng)用柵極偏壓導(dǎo)通晶體管時(shí)，在溝道區(qū)形成累積層而不是反型層。由于沒(méi)有形成反型溝道，所以使得溝道電阻最小。此外，在累積模式晶體管中沒(méi)有PN主體二極管，使得在特定電路應(yīng)用(例如，同步整流器)中以其它方式產(chǎn)生的損耗最小。傳統(tǒng)累積模式器件的缺點(diǎn)是漂移區(qū)不得不進(jìn)行輕度摻雜，以當(dāng)器件在阻斷模式時(shí)提供反偏壓。更輕摻雜的漂移區(qū)導(dǎo)致較高的導(dǎo)通電阻。本文中描述的實(shí)施例通過(guò)在累積模式器件中使用各種電荷平衡技術(shù)克服了這個(gè)限制。參照?qǐng)D14，示出了具有與電流平行設(shè)置的交替導(dǎo)電區(qū)的示例性累積模式晶體管1400的簡(jiǎn)化實(shí)施例。在該實(shí)施例中，晶體管1400為η溝道晶體管，包括:在溝槽1402內(nèi)形成的柵極端子、在溝槽之間形成的η型溝道區(qū)1412、包括相反極性的柱狀η型和ρ型部分1403和1405的漂移區(qū)1406、以及η型漏極區(qū)1414。不同于增強(qiáng)型晶體管，累積模式晶體管1400不包括阻斷(在該實(shí)例中為ρ型)阱或在其內(nèi)形成溝道的主體區(qū)。相反地，當(dāng)在區(qū)1412中形成累積層時(shí)形成導(dǎo)電溝道。晶體管1400 —般根據(jù)區(qū)1412的摻雜濃度和柵電極的摻雜類(lèi)型來(lái)導(dǎo)通或截至。當(dāng)η型區(qū)1412完全耗盡并輕微反轉(zhuǎn)時(shí)，晶體管截至。調(diào)節(jié)相反極性的區(qū)1403和1405的摻雜濃度，以最大化電荷擴(kuò)展，能夠使晶體管維持較高的電壓。通過(guò)不允許遠(yuǎn)離區(qū)1412和1406之間形成的結(jié)線性地減小電場(chǎng)，利用與電流平行的柱狀相反極性區(qū)使得電場(chǎng)分布變得平緩。這種結(jié)構(gòu)的電荷擴(kuò)展效應(yīng)允許使用減小晶體管導(dǎo)通電阻的更加重?fù)诫s的漂移區(qū)。各個(gè)區(qū)的摻雜濃度可以改變，例如，η型區(qū)1412和1403可以具有相同或不同的摻雜濃度。本領(lǐng)域的技術(shù)人員應(yīng)該了解，可以通過(guò)反轉(zhuǎn)圖14所示器件的各種區(qū)的極性來(lái)獲得改進(jìn)的P溝道晶體管。后面將結(jié)合超高壓器件詳細(xì)描述漂移區(qū)內(nèi)的柱狀相反極性區(qū)的其他更改。圖15是具有用于電荷擴(kuò)展的溝槽電極的另一個(gè)累積模式器件1500的簡(jiǎn)化圖。所有區(qū)1512、1506和1514具有相同的導(dǎo)電類(lèi)型(在該實(shí)例中為η型)。對(duì)于一般的斷開(kāi)器件(off device)，柵極多晶硅1510做成ρ型。調(diào)節(jié)區(qū)1512的摻雜濃度，以在沒(méi)有偏壓條件下形成耗盡的阻斷結(jié)。在每一個(gè)溝槽1502中，在柵電極1510之下形成一個(gè)或多個(gè)掩埋電極1511，均由介電材料1508環(huán)繞。如結(jié)合圖3A的增強(qiáng)型M0SFET300A所述，掩埋電極1511作為場(chǎng)板，并且如果需要的話，能夠偏置到使其電荷擴(kuò)展功能最優(yōu)化的電位。由于可以通過(guò)獨(dú)立偏置掩埋電極1511來(lái)控制電荷擴(kuò)展，所以可以顯著地增大最大電場(chǎng)。與在M0SFET300A中使用的掩埋電極相似，可以實(shí)現(xiàn)結(jié)構(gòu)的不同變化。例如，可以依據(jù)應(yīng)用改變溝槽1502的深度和掩埋電極的尺寸和數(shù)目。以圖3B中所示的M0SFET300B的溝槽結(jié)構(gòu)相同的方式，電荷擴(kuò)散電極可以掩埋到與覆蓋晶體管柵電極的有源溝槽分離的溝槽中。圖16中示出了這樣的實(shí)施例的實(shí)例。在圖16所示的實(shí)例中，η型區(qū)1612包括可以選擇性增加的重?fù)诫sη+源極區(qū)1603。如圖所示，重?fù)诫s源極區(qū)1603可以沿著η型區(qū)1612的上邊緣延伸，或可以沿著η型區(qū)1612的上邊緣形成為相鄰于溝槽壁的兩個(gè)區(qū)(圖中未示出)。在一些實(shí)施例中，為了確保晶體管能夠適當(dāng)?shù)亟財(cái)?，?區(qū)1603的摻雜物可以必要地低于η型區(qū)1606的摻雜濃度。這個(gè)可選擇地重?fù)诫s源極區(qū)可以以相同的方式用在任何一個(gè)本文中所描述的累積晶體管中。改進(jìn)的累積模式晶體管的另一個(gè)實(shí)施例使用具有相反極性外部襯套的填充介電材料的溝槽。圖17是根據(jù)該實(shí)施例的累積晶體管1700的簡(jiǎn)化截面圖。填充介電材料的溝槽1720從硅阱表面向下延伸進(jìn)漂移區(qū)1706。溝槽1720基本填充諸如二氧化硅的介電材料。在這個(gè)示例性實(shí)施例中，晶體管1700是具有溝槽柵極結(jié)構(gòu)的η溝道晶體管。如圖所示，P型區(qū)1726沿著填充介電材料的溝槽1720的外壁。與分別結(jié)合圖5Α、5Β和5C描述的增強(qiáng)模式的晶體管500Α、500Β和500C類(lèi)似，溝槽1720減小了晶體管的輸出電容，且ρ型襯套1726提供漂移區(qū)內(nèi)的電荷平衡，以增加晶體管的阻斷能力。在圖18所示的可選實(shí)施例中，相反摻雜的襯套1826Ν和1826Ρ在填充介電材料的溝槽1820的相對(duì)側(cè)形成。也就是，填充介電材料的溝槽1820具有沿著一側(cè)的外側(cè)壁延伸的ρ型襯套1826Ρ，以及沿著相同溝槽的另一側(cè)的外側(cè)壁延伸的η型襯套1826Ν。如結(jié)合相應(yīng)的增強(qiáng)型晶體管的描述，也可以有具有累積晶體管與填充介電材料的溝槽結(jié)合的各種變化。例如，這包括:如圖5Α所示的器件，具有平面(如與溝槽相對(duì))柵極結(jié)構(gòu)和代替P型襯套1726的浮置ρ型區(qū)的累積晶體管；如圖5Β所示的器件，具有僅覆蓋外側(cè)壁而沒(méi)有覆蓋溝槽1726底部的累積晶體管；以及如圖5C所示的器件，具有覆蓋溝槽下部的ρ型襯套的單個(gè)溝槽結(jié)構(gòu)的累積晶體管等。在另一個(gè)實(shí)施例中，累積模式晶體管使用一個(gè)或多個(gè)用于電荷平衡的在溝槽內(nèi)串聯(lián)形成的二極管。圖19示出了根據(jù)該實(shí)施例的示例性累積模式晶體管1900的簡(jiǎn)化截面圖。二極管溝槽1920設(shè)置在柵極溝槽1902的每一側(cè)，從阱延伸進(jìn)漂移區(qū)1906。柵極溝槽1902包括一個(gè)或多個(gè)二極管結(jié)構(gòu)，其中，二極管結(jié)構(gòu)由在溝槽內(nèi)形成一個(gè)或多個(gè)PN結(jié)的相反導(dǎo)電型的區(qū)1923和1925組成。ρ型和η型摻雜多晶硅或硅可以用于形成區(qū)1923和1925。沿著溝槽的內(nèi)壁延伸的薄介電層1920使溝槽內(nèi)的二極管和漂移區(qū)1906絕緣。如圖所示，沿著溝槽1920的底部沒(méi)有介電層，因此允許底部區(qū)1927與下面的基板進(jìn)行電接觸。如結(jié)合在圖10、11、12和13中所示的相應(yīng)增強(qiáng)型晶體管的描述，可以有這種將累積晶體管和溝槽二極管結(jié)合的其他更改。上述任何一個(gè)累積模式晶體管可以在頂部(源極)區(qū)使用重?fù)诫s反極性區(qū)。圖20是示出了這種特征與其他變化結(jié)合的示例性累積模式晶體管2000的簡(jiǎn)化三維圖。在該實(shí)施例中，累積模式晶體管2000中的電荷平衡二極管與柵極在相同的溝槽內(nèi)形成。溝槽2000包括柵電極2010，下面是形成PN結(jié)的η型2023和ρ型2025硅或多晶硅層。薄介電層2008將二極管結(jié)構(gòu)與柵極端子2002和漂移區(qū)2006分離開(kāi)來(lái)。如圖所示，在沿著源極區(qū)2012內(nèi)的溝槽之間形成的臺(tái)面長(zhǎng)度的間隔內(nèi)形成重?fù)诫sρ+區(qū)2118。重?fù)诫sρ+區(qū)2118減小η-區(qū)2012的面積，并減小器件的泄漏。ρ+區(qū)2118也考慮到將會(huì)改進(jìn)雪崩中的空穴電流和改進(jìn)器件魯棒性的P+接觸。已經(jīng)討論了對(duì)示例性垂直MOS柵極累積晶體管的更改，以說(shuō)明這類(lèi)器件的各種特征和優(yōu)點(diǎn)。本領(lǐng)域的技術(shù)人員應(yīng)該了解，這些也可以在包括橫向MOS柵極晶體管、二極管、雙極型晶體管等的其他類(lèi)型的器件中實(shí)現(xiàn)?？梢栽谂c柵極相同的溝槽內(nèi)或在分離的溝槽內(nèi)形成電荷擴(kuò)展電極。上述各種示例性累積模式晶體管具有在漂移區(qū)中終止的溝槽，但是它們也可以終止在連接到漏極的重?fù)诫s基板中。各種晶體管能夠以包括六角形或正方形的晶體管單元的條紋或網(wǎng)狀結(jié)構(gòu)形成。結(jié)合一些其他實(shí)施例所述的其他更改和結(jié)合是可能的，其中一些在先前參照的美國(guó)專(zhuān)利申請(qǐng)第60/506，194號(hào)和第60/588,845號(hào)中進(jìn)一步進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。用于超高電壓應(yīng)用(例如，500V-600V及以上)設(shè)計(jì)的另一類(lèi)功率開(kāi)關(guān)器件使用在基板和阱之間的外延區(qū)中的P摻雜和η摻雜硅交替垂直部分。參照?qǐng)D21，示出了使用這種類(lèi)型結(jié)構(gòu)的M0SFET2100的一個(gè)實(shí)例。在M0SFET2100中，區(qū)2102有時(shí)被稱(chēng)作電壓維持或阻斷區(qū)，包括交替的η型區(qū)2104和ρ型區(qū)2106。這種結(jié)構(gòu)的效果是:當(dāng)對(duì)器件施加電壓時(shí)，耗盡區(qū)水平地?cái)U(kuò)散到區(qū)2104和2106的每一側(cè)。阻斷層2102的整個(gè)垂直厚度在水平電場(chǎng)足夠高產(chǎn)生雪崩擊穿之前耗盡，因?yàn)樵诿總€(gè)垂直區(qū)2104、2106內(nèi)的電荷凈數(shù)量小于產(chǎn)生擊穿電場(chǎng)所需的數(shù)量。在該區(qū)水平地完全耗盡之后，繼續(xù)垂直地建立電場(chǎng)，直到其達(dá)到每微米大約為20到30伏特的雪崩電場(chǎng)。這樣就顯著增強(qiáng)了器件的電壓阻斷能力，將器件的電壓范圍擴(kuò)大到400伏特或以上。這種類(lèi)型的超級(jí)結(jié)器件的不同更改在Nielson的共有的專(zhuān)利第6，081，009號(hào)和第6，066，878號(hào)中進(jìn)行了詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此作為參考。對(duì)超級(jí)結(jié)M0SFET2100的更改在η型阻斷區(qū)內(nèi)使用浮置P型島。浮置P型島的使用與柱方法相反，通過(guò)減小電荷平衡層的厚度來(lái)減小RDSm。在一個(gè)實(shí)施例中，代替均勻地分離P型島，它們被彼此分離，以便維持接近臨界電場(chǎng)的電場(chǎng)。圖22是示出根據(jù)該實(shí)施例的器件的一個(gè)實(shí)例的M0SFET2200的簡(jiǎn)化截面圖。在該實(shí)例中，較深的浮置P區(qū)2226與上面的一個(gè)分離的更遠(yuǎn)。也就是，距離L3大于距離L2，以及距離L2大于距離LI。通過(guò)以這種方式處理浮置結(jié)之間的距離，少數(shù)載體以更加小顆粒的方式進(jìn)入。這些載體的源極顆粒越小，就越可以實(shí)現(xiàn)更低的Rdsmi和更高的擊穿電壓。本領(lǐng)域的技術(shù)人員應(yīng)該了解，可以作出許多更改。例如，在垂直方向上的浮置區(qū)2226的數(shù)目不限于圖中所示的四個(gè)，并且最佳數(shù)目可以改變。此外，每一個(gè)浮置區(qū)2226的摻雜濃度也可以改變，例如，在一個(gè)實(shí)施例中，每個(gè)浮置區(qū)2226的摻雜濃度隨著區(qū)接近基板2114的程度逐漸減小。進(jìn)一步，如結(jié)合低電壓和中電壓器件所描述，包括屏蔽柵極和雙柵極結(jié)構(gòu)的許多用于減小寄生電容來(lái)增加開(kāi)關(guān)速度的技術(shù)可以與圖21和22中描述的高壓器件和其更改進(jìn)行結(jié)合。圖23是結(jié)合了超級(jí)結(jié)結(jié)構(gòu)的更改和雙柵極結(jié)構(gòu)的高壓M0SFET2300的簡(jiǎn)化截面圖。M0SFET2300具有由類(lèi)似于例如圖4B中所示的雙柵極晶體管的柵極端子Gl和G2組成的平面雙柵極結(jié)構(gòu)。相反極性(該實(shí)例中為P型)區(qū)2326垂直設(shè)置在ρ阱2308下面的η型漂移區(qū)2306中。在該實(shí)例中，ρ型區(qū)2326的大小和間隔不同，從而如圖所示，設(shè)置接近阱2308的區(qū)2326彼此接觸，而設(shè)置更加靠下的區(qū)2326浮置并且尺寸越小。圖24示出了結(jié)合超級(jí)結(jié)技術(shù)和屏蔽柵極結(jié)構(gòu)的用于高壓M0SFET2400的又一實(shí)施例。M0SFET2400為溝槽柵極器件，具有與漂移區(qū)2406屏蔽開(kāi)來(lái)的柵電極2410和屏蔽電極2411，例如，與圖3A中的M0SFET300A類(lèi)似。M0SFET2400還包括設(shè)置在漂移區(qū)2406內(nèi)、與電流平行的相反極性的浮置區(qū)2426。終端結(jié)構(gòu)上述各種類(lèi)型的分立器件具有通過(guò)在管芯邊緣處的耗盡區(qū)的圓柱或球形形狀限制的擊穿電壓。由于這樣的圓柱或球形擊穿電壓一般都比在器件有源區(qū)內(nèi)的平行平面擊穿電壓BVpp低很多，所以需要終止器件的邊緣，以便達(dá)到接近于有源區(qū)擊穿電壓的器件擊穿電壓。已經(jīng)開(kāi)發(fā)了不同的技術(shù)來(lái)擴(kuò)大統(tǒng)一在邊緣終端寬度之上的電場(chǎng)和電壓，以實(shí)現(xiàn)接近BVpp的擊穿電壓。這些技術(shù)包括場(chǎng)板、場(chǎng)環(huán)、結(jié)終端擴(kuò)展(JTE)和這些技術(shù)的不同結(jié)合。在Mo等人的共有美國(guó)專(zhuān)利第6，429，481號(hào)中描述了包括具有環(huán)繞在有源單元陣列周?chē)寞B加場(chǎng)氧化層的深結(jié)(深于阱)的場(chǎng)終端結(jié)構(gòu)的一個(gè)實(shí)例。例如，在η溝道晶體管的情況下，終端結(jié)構(gòu)包括形成具有η型漂移區(qū)的PN結(jié)的深ρ+區(qū)。在可選實(shí)施例中，環(huán)繞在單元陣列外圍周?chē)囊粋€(gè)或多個(gè)環(huán)形溝槽用于減弱電場(chǎng)和增加雪崩擊穿。圖25示出了用于溝槽晶體管的普通使用的溝槽布局圖。有源溝槽2502由環(huán)形終端溝槽2503環(huán)繞。在該結(jié)構(gòu)中，在臺(tái)面末端的由虛圓形示出的區(qū)2506比其他區(qū)耗盡的快，使該區(qū)內(nèi)的電場(chǎng)增強(qiáng)，使得在反向偏置的條件下減小擊穿電壓。因此，這種類(lèi)型的設(shè)計(jì)被限制于較低的電壓器件(如，< 30V)。圖25Β到圖25F示出具有與圖25Α中所示不同的溝槽布局來(lái)減小高電場(chǎng)區(qū)的終端結(jié)構(gòu)的幾個(gè)可選實(shí)施例。從圖中可以看出，在這些實(shí)施例中，一些或全部有源溝槽與終端溝槽分離。有源溝槽末端和終端溝槽之間的間隙We用于減小在圖25Α所示結(jié)構(gòu)中觀察到的電場(chǎng)集合效應(yīng)。在一個(gè)示例性實(shí)施例中，We做成大約為溝槽之間臺(tái)面寬度的一半。對(duì)于較高的電壓器件，可以使用圖25F中示出的多個(gè)終端溝槽，以進(jìn)一步減小器件的擊穿電壓。在Challa的題為“Trench Structure for SemiconductorDevices”的共有美國(guó)專(zhuān)利第6，683，363號(hào)中更加詳細(xì)的描述了對(duì)這些實(shí)施例中的一些的更改,其全部?jī)?nèi)容結(jié)合于此。圖26A到圖26C示出了用于電荷平衡溝槽MOSFET的示例性溝槽終端結(jié)構(gòu)的截面圖。在示出的示例性實(shí)施例中，M0SFET2600A使用具有在有源溝槽2602內(nèi)掩埋在柵電極2610的下面的屏蔽的多晶電極2611的屏蔽柵極結(jié)構(gòu)。在圖26A示出的實(shí)施例中，沿著終端溝槽2603A設(shè)置有相對(duì)較厚的介電層(氧化層)2605A,且終端溝槽2603A填充諸如電極2607A的導(dǎo)電材料。氧化層2605A的厚度、終端溝槽2603A的深度、以及終端溝槽和相鄰有源溝槽之間的間隔(例如，最后一個(gè)臺(tái)面的寬度)通過(guò)器件反向阻斷電壓來(lái)確定。在圖26A所示的實(shí)施例中，在表面處的溝槽較寬(T溝槽結(jié)構(gòu))，金屬場(chǎng)板2609A用在終端區(qū)之上。在可選實(shí)施例(未示出)中，可以通過(guò)將終端溝槽2603A內(nèi)的電極2607A延伸到表面之上和終端區(qū)之上(到圖26A中終端溝槽的左端)由多晶硅來(lái)形成場(chǎng)板?？梢杂性S多更改。例如，可以在金屬下面增加接觸到硅的P+區(qū)(未示出)來(lái)更好地進(jìn)行歐姆接觸。在鄰近終端溝槽2603A的最后一個(gè)臺(tái)面中的P-阱區(qū)2604及它們之間的各自接觸可以選擇性地除去。浮置P型區(qū)也能夠增加到終端溝槽2603A的左邊(例如，有源區(qū)外)。在另一個(gè)變化中，代替用多晶硅填充終端溝槽2603，將多晶硅電極掩埋在填充氧化物的溝槽內(nèi)的溝槽下部。圖26B示出了該實(shí)施例，其中，終端溝槽2603B的大約一半填充氧化物2605B，下半部具有掩埋在氧化物內(nèi)的多晶硅電極2607B?？梢曰谄骷幚砀淖儨喜?603B的深度和掩埋電極2607B的高度。在圖26C示出的又一實(shí)施例中，終端溝槽2603C基本填滿了介電材料，沒(méi)有在其中掩埋導(dǎo)電材料。對(duì)于圖26A、B和C中所示的三個(gè)實(shí)施例，將終端溝槽和最后一個(gè)有源溝槽分離的最后一個(gè)臺(tái)面的寬度可以與在兩個(gè)有源溝槽之間形成的典型臺(tái)面的寬度不同，并且能夠進(jìn)行調(diào)節(jié)來(lái)實(shí)現(xiàn)終端區(qū)內(nèi)的最佳電荷平衡。上述結(jié)合圖26A的所示結(jié)構(gòu)的所有更改可以應(yīng)用到圖26B和26C示出的那些結(jié)構(gòu)中。進(jìn)一步，本領(lǐng)域的技術(shù)人員應(yīng)該了解，當(dāng)將此處描述的終端結(jié)構(gòu)用于屏蔽柵極器件時(shí)，類(lèi)似的結(jié)構(gòu)能夠以對(duì)于所有上述各種基于溝槽的器件的終端區(qū)來(lái)實(shí)現(xiàn)。對(duì)于較低的電壓器件，可以不苛求溝槽終端環(huán)的拐角設(shè)計(jì)。然而，對(duì)于較高的電壓器件，可以期望終端環(huán)拐角的圓角(rounding)具有較大的曲率半徑。器件的電壓要求越高，終端溝槽拐角的曲率半徑就越大。終端環(huán)的數(shù)目也可以隨著器件電壓的增加而增加。圖27示出具有曲率半徑相對(duì)較大的兩個(gè)溝槽2703-1和2703-2的示例性器件。同樣可以基于器件的電壓要求來(lái)調(diào)節(jié)溝槽之間的間隔。在該實(shí)施例中，終端溝槽2703-1和2703-2之間的距離SI大約為第一終端溝槽2703-1和有源溝槽末端之間的距離的兩倍。圖28A、28B、28C、和28D示出了用于各種具有硅柱電荷平衡結(jié)構(gòu)的終端區(qū)的示例性截面圖。在圖28A所示的實(shí)施例中，場(chǎng)板2809A接觸ρ型柱2803A的每一個(gè)環(huán)。這樣就允許更寬的臺(tái)面區(qū)，這是因?yàn)橛捎趫?chǎng)板產(chǎn)生的橫向損耗。擊穿電壓一般依賴(lài)于場(chǎng)氧化層的厚度、環(huán)的數(shù)目以及終端柱2803A的深度和間隔。對(duì)于這種類(lèi)型的終端結(jié)構(gòu)可以有許多不同的更改。例如，圖28B示出了可選實(shí)施例，其中，大的場(chǎng)板2809B-1覆蓋除了連接到另一個(gè)場(chǎng)板2809B-2的最后一個(gè)柱的所有柱2803B。通過(guò)將大的場(chǎng)板2809B-1接地，ρ型柱之間的臺(tái)面區(qū)很快的耗盡，且水平壓降將不會(huì)很顯著，使得低于圖28Α示出的實(shí)施例的擊穿電壓。在圖28C示出的另一個(gè)實(shí)施例中，終端結(jié)構(gòu)在中間的柱上沒(méi)有場(chǎng)板。因?yàn)樵谥虚g的柱上沒(méi)有場(chǎng)板，所以就具有了較窄的臺(tái)面區(qū)以充分地耗盡。在一個(gè)實(shí)施例中，朝著外環(huán)逐漸減小臺(tái)面寬度產(chǎn)生最佳的性能。圖28D示出的實(shí)施例通過(guò)提供較寬的阱區(qū)2808D和增加場(chǎng)氧化層之間的間隔來(lái)有利于與P型柱的接觸。在使用上述類(lèi)型的各種超級(jí)結(jié)技術(shù)的超高壓器件的情況下，擊穿電壓大大高于常規(guī)的BVPP。對(duì)于超級(jí)結(jié)器件來(lái)說(shuō)，電荷平衡或超級(jí)結(jié)結(jié)構(gòu)(例如，相反極性柱或浮置區(qū)、掩埋電極等)也可以用在終端區(qū)中。也可以使用結(jié)合電荷平衡結(jié)構(gòu)的標(biāo)準(zhǔn)邊緣終端結(jié)構(gòu)，例如，器件邊緣處頂部平面的場(chǎng)板。在一些實(shí)施例中，可以通過(guò)使用在終端結(jié)中快速減少電荷來(lái)消除頂部的標(biāo)準(zhǔn)邊緣結(jié)構(gòu)。例如，可以以隨著距離有源區(qū)越遠(yuǎn)電荷越少來(lái)形成終端區(qū)內(nèi)的P型柱，其中，有源區(qū)創(chuàng)建凈η型平衡電荷。在一個(gè)實(shí)施例中，隨著柱移動(dòng)遠(yuǎn)離有源區(qū)的距離來(lái)改變終端區(qū)內(nèi)ρ型柱之間的間隔。圖29Α示出了根據(jù)該實(shí)施例的器件2900Α的一個(gè)示例性實(shí)施例的高度簡(jiǎn)化的截面圖。在器件2900Α的有源區(qū)中，例如由多個(gè)連接的ρ型球體制成的相反導(dǎo)電性柱2926Α在η型漂移區(qū)2904Α中的ρ型阱2908Α之下形成。在器件的邊緣處，在終端區(qū)的下面，形成如圖所示的P型終端柱ΤΡ1、ΤΡ2到TPn。替代在有源區(qū)內(nèi)具有統(tǒng)一的間隔，終端柱TPl到TPn之間的中心到中心的間隔隨著移動(dòng)柱與有源區(qū)的界面距離的增加而增加。也就是，ΤΡ2和ΤΡ3之間的距離Dl小于ΤΡ3和ΤΡ4之間的距離D2,以及距離D2小于ΤΡ4和ΤΡ5之間的距離D3,依次類(lèi)推。
可以對(duì)這種超級(jí)結(jié)終端結(jié)構(gòu)進(jìn)行許多變化。例如，替代在電壓維持層2904A內(nèi)以不同的距離形成P型終端柱TPl到ΤΡη，而是將中心到中心的間隔保持一致，但是可以改變每一個(gè)終端柱的寬度。圖29Β示出了根據(jù)該實(shí)施例的終端結(jié)構(gòu)的簡(jiǎn)化實(shí)例。在該實(shí)例中，終端柱TPl具有大于終端柱ΤΡ2的寬度W2的寬度W1，依次W2大于終端柱ΤΡ3的寬度W3，依次類(lèi)推。根據(jù)終端區(qū)內(nèi)的相反極性的電荷平衡區(qū)之間的間隔，器件2900Β中的結(jié)果結(jié)構(gòu)與器件2900Α中的類(lèi)似，盡管在器件2900Β中溝槽柱之間的中心到中心的間隔可以相同。在圖29C的簡(jiǎn)化截面圖中所示的另一個(gè)示例性實(shí)施例中，有源區(qū)內(nèi)的每一個(gè)相反極性柱2926C的寬度從頂部平面到基板減小，而終端柱TPl和ΤΡ2的寬度保持一致。這樣利用較少的面積就實(shí)現(xiàn)了期望的擊穿電壓。本領(lǐng)域的技術(shù)人員應(yīng)該理解，上述的各種終端結(jié)構(gòu)可以以任何期望的方式結(jié)合，例如，包括圖29C中所示器件2900C的終端柱的中心到中心的間隔和/或總寬可以結(jié)合圖29Α和29Β所示的實(shí)施例來(lái)改變。工藝摶術(shù)至此已經(jīng)描述了許多具有多個(gè)掩埋電極或晶體管的溝槽結(jié)構(gòu)的不同器件。為了偏置這些溝槽電極，這些器件需要與每一個(gè)埋層進(jìn)行電接觸。這里披露了用于形成具有掩埋電極的溝槽結(jié)構(gòu)和用于與溝槽內(nèi)的掩埋的多晶硅層進(jìn)行接觸的方法。在一個(gè)實(shí)施例中，在管芯的邊緣處與溝槽多晶硅層進(jìn)行接觸。圖30Α示出了具有兩個(gè)多晶硅層3010和3020的溝槽器件3000的邊緣接觸的一個(gè)實(shí)例。圖30Α示出沿著溝槽縱軸的器件的截面圖。根據(jù)該實(shí)施例，溝槽在接近管芯的邊緣處終止，為了接觸的目的，多晶硅層3010和3020被提到基板的表面。介電(氧化)層3030和3040中的開(kāi)口 3012和3022允許與多晶硅層的金屬接觸。圖30Β到30F示出了涉及形成圖30Α的邊緣接觸結(jié)構(gòu)的各個(gè)處理步驟。在圖30Β中，在外延層3006的頂部圖樣化介電(例如，二氧化硅)層3001，并蝕刻基板暴露的表面以形成溝槽3002。然后，如圖30C所示，橫過(guò)包括溝槽的基板的上表面形成第一氧化層3003。然后，如圖30D所示，在氧化層3003的頂部形成第一導(dǎo)電材料(例如，多晶硅)3010。參照?qǐng)D30Ε，在溝槽內(nèi)蝕刻多晶硅層3010，并在多晶硅層3010上形成另一個(gè)氧化層3030。執(zhí)行類(lèi)似的步驟，以形成如圖30F所示的第二個(gè)氧化層-多晶硅層-氧化層的夾層，蝕刻所示的頂部氧化層3040，來(lái)分別形成用于與多晶硅層3010和3020進(jìn)行金屬接觸的開(kāi)口 3012和3022?？梢灾貜?fù)最后的步驟來(lái)形成附加的多晶硅層，并且如果期望的話，可以通過(guò)疊加金屬層將多晶硅層連接到一起。在另一個(gè)實(shí)施例中，與給定溝槽內(nèi)的多個(gè)多晶硅層的接觸在器件的有源區(qū)內(nèi)進(jìn)行，而不是沿著管芯的邊緣。圖31Α示出了用于多個(gè)掩埋多晶硅層的有源區(qū)接觸結(jié)構(gòu)的一個(gè)實(shí)例。在該實(shí)例中，沿著溝槽縱軸的截面圖示出了提供柵極端子的多晶硅層3110和提供兩個(gè)屏蔽層的多晶硅層3111a和3111b。當(dāng)示出的三個(gè)分離的金屬線3112、3122和3132與多晶硅層進(jìn)行接觸時(shí)，它們可以連接在一起并連接到器件的源極端子，或者通過(guò)特殊應(yīng)用的要求使用任何其他接觸的結(jié)合。與圖30A示出的多層邊緣接觸結(jié)構(gòu)相比，這種結(jié)構(gòu)的優(yōu)點(diǎn)是接觸的平面性質(zhì)。圖31B到31M示出用于為具有兩個(gè)多晶硅層的溝槽形成有源區(qū)屏蔽接觸結(jié)構(gòu)的工藝流程的一個(gè)實(shí)例。接著圖31B中的溝槽3102的蝕刻的是圖31C中的屏蔽氧化層3108的形成。然后，如圖31D所示，沉積屏蔽多晶硅3111，并使其凹入溝槽內(nèi)。在圖31E中，除了期望在基板表面處進(jìn)行屏蔽接觸的位置，屏蔽電極3111又向里凹進(jìn)。在圖31E中，掩模3109保護(hù)中間溝槽內(nèi)的多晶硅以免進(jìn)一步被蝕刻。在一個(gè)實(shí)施例中，該掩模沿著不同溝槽應(yīng)用在不同位置，例如中間溝槽，屏蔽多晶硅在第三維(未示出)凹進(jìn)到溝槽的其他部分。在另一個(gè)實(shí)施例中，在有源區(qū)中的一個(gè)或多個(gè)選擇溝槽內(nèi)的屏蔽多晶硅3111沿著溝槽的全長(zhǎng)被掩蔽。然后，如圖31F所示，蝕刻屏蔽氧化層3108，然后，如圖31G所示，在去除掩模3109之后越過(guò)基板頂部形成柵極氧化層3108a的薄層。接著是柵電極的沉積和凹進(jìn)(圖31H)，P阱的注入和驅(qū)動(dòng)(drive)(圖311)，以及η+源極注入(圖31J)。圖31K、31L和31M分別示出了 BPSG沉積、接觸蝕刻和ρ+重?fù)诫s主體注入的步驟，然后是金屬化。圖31N示出了有源區(qū)屏蔽接觸結(jié)構(gòu)的可選實(shí)施例的截面圖，其中，在屏蔽氧化層的頂部屏蔽多晶硅3111形成相對(duì)較寬的平臺(tái)。這樣有利于接觸屏蔽電極，但是引入了可能使制造工藝進(jìn)一步復(fù)雜化的構(gòu)形(topography)。在圖32A中示出具有有源區(qū)屏蔽接觸結(jié)構(gòu)的示例性溝槽器件的自頂向下的簡(jiǎn)化布局圖。限定屏蔽電極凹槽的掩模防止屏蔽電極在有源區(qū)內(nèi)的位置3211C處及屏蔽溝槽3213的外圍凹進(jìn)。這種技術(shù)的改進(jìn)使用“狗骨頭(dogbone)”形狀用于屏蔽多晶硅凹槽掩模，在與每個(gè)溝槽3202的交界處提供更寬的區(qū)用于接觸屏蔽多晶硅。這樣使得在掩蔽區(qū)中的屏蔽多晶硅也被凹進(jìn)，但是是凹進(jìn)到臺(tái)面的起始面，因此消除了構(gòu)形。在圖32B中示出可選實(shí)施例的自頂向下的布局圖，其中，有源區(qū)溝槽連接到外圍溝槽。在該實(shí)施例中，對(duì)于與源極金屬的有源區(qū)屏蔽溝槽接觸，屏蔽多晶硅凹槽掩模防止屏蔽多晶硅沿著所選溝槽(該實(shí)例所示為中間溝槽)的長(zhǎng)度凹進(jìn)。圖32C和32D是示出用于在具有斷開(kāi)溝槽結(jié)構(gòu)的溝槽器件內(nèi)與外圍溝槽進(jìn)行接觸的兩個(gè)不同的實(shí)施例的簡(jiǎn)化布局圖。在這些圖中，為了說(shuō)明的目的，有源溝槽3202和外圍溝槽3213由單條線來(lái)表示。在圖32C中，外圍柵極多晶硅支座3210的延伸部或指狀元件(finger)相對(duì)于外圍屏蔽多晶硅指狀元件交叉排列，以將外圍接觸與外圍溝槽分離開(kāi)來(lái)。源極和屏蔽接觸區(qū)3215也在所示位置3211C處與有源區(qū)內(nèi)屏蔽多晶硅進(jìn)行接觸。圖32D示出的實(shí)施例消除了有源和外圍溝槽之間的偏移量，以避免由溝槽傾斜要求引起的可能的限制。在該實(shí)施例中，對(duì)準(zhǔn)有源溝槽3202和外圍溝槽3213的水平延伸部，柵極多晶硅支座3210中的窗口 3217用于將與外圍溝槽周?chē)钠帘味嗑Ч柽M(jìn)行的接觸。有源區(qū)接觸在如先前實(shí)施例的位置3211C處進(jìn)行。在圖33A中示出用于接觸有源區(qū)中的溝槽屏蔽多晶硅的可選實(shí)施例。在該實(shí)施例中，替代凹進(jìn)屏蔽多晶硅，而是垂直地將其從有源溝槽實(shí)體部分的上面延伸到硅表面。參照?qǐng)D33A，隨著屏蔽多晶硅3311沿著溝槽3302的高度垂直延伸將柵極多晶硅3310分成兩個(gè)部分。兩個(gè)柵極多晶硅部分在溝槽內(nèi)合適位置處在第三維或在它們進(jìn)入溝槽時(shí)連接到一起。該實(shí)施例的一個(gè)優(yōu)點(diǎn)是利用通過(guò)在有源溝槽內(nèi)進(jìn)行源極多晶硅接觸的區(qū)代替使用用于溝槽多晶硅接觸的硅空間。圖33B到33M示出了用于形成圖33A所示類(lèi)型的有源屏蔽接觸結(jié)構(gòu)的工藝流程的一個(gè)實(shí)例。在圖33B中，蝕刻溝槽3302，之后是圖33C中所示的屏蔽氧化層3308的形成。然后，如圖33D所示，屏蔽多晶硅3311沉積在溝槽內(nèi)。如圖33E所示，蝕刻屏蔽多晶硅3311，并使其凹入溝槽內(nèi)。然后，如圖33F所示，蝕刻屏蔽氧化物層3308，留下在溝槽內(nèi)屏蔽多晶硅3311側(cè)面形成兩個(gè)槽的屏蔽多晶硅3311露出的部分。然后，如圖33G所示，越過(guò)基板的頂部、溝槽側(cè)壁以及溝槽內(nèi)的槽形成薄層的柵極氧化層3308a。接著是柵極多晶硅的沉積和凹進(jìn)(圖33H)，p阱的注入和驅(qū)動(dòng)(圖331)，以及η+源極注入(圖33J)。圖33K、33L和33M分別示出BPSG沉積、接觸蝕刻以及ρ+重?fù)诫s主體注入的步驟，接著是金屬化。對(duì)這種工藝流程是可以進(jìn)行改變的。例如，通過(guò)重新排列一些工藝步驟，形成柵極多晶硅3310的工藝步驟可以在形成屏蔽多晶硅3311的步驟之前。用于執(zhí)行上述工藝流程的許多步驟的具體處理方法和參數(shù)及其更改都是眾所周知的。對(duì)于給定的應(yīng)用，可以很好的調(diào)整特定工藝方法、化學(xué)和材料類(lèi)型，以增強(qiáng)器件的可制造性和性能。可以從原材料開(kāi)始進(jìn)行改進(jìn)，也就是，在其上形成外延漂移區(qū)的基板。在大多數(shù)功率應(yīng)用中，期望減小晶體管的導(dǎo)通電阻RDSm。功率晶體管的理想導(dǎo)通電阻是臨界場(chǎng)(critical field)較強(qiáng)的功能，其中，臨界場(chǎng)定義為在擊穿條件下器件中的最大電場(chǎng)。假設(shè)保持合理的遷移率，如果器件是用臨界場(chǎng)高于硅的臨界場(chǎng)的材料制造，可以顯著的減小晶體管的導(dǎo)通電阻。由于至此描述的許多功率器件的特性(包括結(jié)構(gòu)和工藝)已經(jīng)在硅基板的內(nèi)容中進(jìn)行了描述，可以使用不同于娃的基板材料的其他實(shí)施例。根據(jù)一個(gè)實(shí)施例，這里描述的功率器件用由寬能帶隙材料(包括例如，碳化硅(SiC)、氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、金剛石等)制成的基板制造。這些寬能帶隙材料顯示出大于硅的臨界場(chǎng)的臨界場(chǎng)，可以用于顯著減小晶體管的導(dǎo)通電阻。另一個(gè)主要有助于減小晶體管導(dǎo)通電阻的是漂移區(qū)的厚度和摻雜濃度。漂移區(qū)一般是由外延生長(zhǎng)的硅形成。為了減小Rdsmi，期望將該外延漂移區(qū)的厚度最小化。通過(guò)初始基板的類(lèi)型部分地控制外延層的厚度。例如，對(duì)于分立半導(dǎo)體器件，摻雜紅磷的基板是初始基板普通類(lèi)型的材料。然而，磷原子的特性為它們?cè)诠柚醒杆俚財(cái)U(kuò)散。因此，確定在基板頂部形成的外延區(qū)的厚度，以調(diào)節(jié)從下面的重?fù)诫s基板向上擴(kuò)散的磷原子。為了使外延層的厚度最小，根據(jù)圖34所示的一個(gè)實(shí)施例，在磷基板3414上形成具有相對(duì)較小擴(kuò)散率的摻雜物(例如，砷)的外延間隔區(qū)或緩沖(勢(shì)壘)層3415。組合的摻雜磷的基板和摻雜砷的緩沖層為隨后形成外延漂移區(qū)3406提供基礎(chǔ)。通過(guò)器件的擊穿電壓要求來(lái)確定層3415的砷摻雜濃度，以及通過(guò)具體的熱預(yù)算(thermal budget)來(lái)確定砷外延層3415的厚度。然后，可以在砷外延層的頂部沉積均勻的外延層3406，其厚度通過(guò)器件要求來(lái)確定。砷很低的擴(kuò)散率允許減小外延漂移區(qū)的總厚度，使得減小了晶體管的導(dǎo)通電阻。在可選實(shí)施例中，為了計(jì)算摻雜物種類(lèi)從重?fù)诫s基板到外延層的向上擴(kuò)散，在兩個(gè)層之間使用擴(kuò)散勢(shì)壘層。根據(jù)圖35所示的一個(gè)示例性實(shí)施例，由例如碳化硅SixCVx組成的勢(shì)壘層3515外延地沉積在硼或磷的基板3514上。然后，外延層3506沉積在勢(shì)壘層3515的上面。根據(jù)工藝技術(shù)的熱預(yù)算可以改變厚度和碳化合物?？蛇x地，碳摻雜物可以首先注入到基板3514中，接著進(jìn)行熱處理激活碳原子，以在基板3514的表面形成SixCh化合物。限制減小外延層厚度能力的特定溝槽晶體管技術(shù)的另一個(gè)方面是在深體和外延層之間形成的結(jié)，這個(gè)結(jié)有時(shí)用在有源區(qū)，有時(shí)用在終端區(qū)。這個(gè)深體區(qū)的形成一般涉及在工藝早期的注入步驟。由于通過(guò)場(chǎng)氧化層和柵極氧化層的形成來(lái)要求隨后的熱預(yù)算，深體和漂移區(qū)之間的結(jié)分為大的范圍。為了在管芯的邊緣避免早擊穿，需要非常厚的漂移區(qū)，這就導(dǎo)致了較高的導(dǎo)通電阻。為了將所需外延層的厚度最小化，擴(kuò)散勢(shì)壘層的使用也可以使用在深體-外延層結(jié)處。根據(jù)圖36所示的示例性實(shí)施例，通過(guò)深體窗口，在執(zhí)行深體注入之前注入碳摻雜物。隨后的熱工藝激活碳原子，以在深體區(qū)3630的邊界形成SixCVx化合物3615。碳化硅層3615用作阻止硼擴(kuò)散的擴(kuò)散勢(shì)壘層。最終形成的深體結(jié)是允許減小外延層3606厚度的淺層。在受益于勢(shì)壘層的典型溝槽晶體管中的又一個(gè)結(jié)是阱-漂移區(qū)結(jié)。在圖37中示出使用這種勢(shì)壘層的實(shí)施例的簡(jiǎn)化實(shí)例。在用于圖31M結(jié)構(gòu)的示例性工藝流程中，在圖31H和311所示的兩個(gè)步驟之間形成ρ阱。在注入阱摻雜物(這個(gè)示例性η溝道實(shí)施例中為P型)之前，首先注入碳。隨后的熱工藝激活碳原子，以在P阱外延結(jié)處形成SixCVx層3715。層3715用作擴(kuò)散勢(shì)壘層來(lái)防止硼擴(kuò)散，使得可以保持ρ阱3704的深度。這樣有助于減小晶體管的溝道長(zhǎng)度，而不增加穿通電位。當(dāng)前進(jìn)損耗邊界隨著漏極-源極電壓的增加到達(dá)源極結(jié)時(shí)發(fā)生穿通。通過(guò)用作擴(kuò)散勢(shì)壘層，層3715還可以防止穿通。如上所述，期望減小晶體管的溝道長(zhǎng)度，因?yàn)樗鼘?dǎo)致導(dǎo)通電阻的減小。在另一個(gè)實(shí)施例中，通過(guò)使用外延生長(zhǎng)的硅形成阱區(qū)使晶體管溝道長(zhǎng)度最小。也就是，代替在擴(kuò)散步驟之前形成關(guān)于注入漂移外延層的阱的傳統(tǒng)方法，在外延漂移層的頂部形成阱區(qū)。除了可以從外延-阱的形成獲得較短的溝道長(zhǎng)度，還有其他優(yōu)點(diǎn)。例如，在屏蔽柵極溝槽晶體管中，柵電極在接觸溝槽(柵極到漏極的疊加部分)的阱的底部延伸的距離對(duì)于確定柵極電荷Qgd很重要。柵極電荷Qgd直接影響晶體管的開(kāi)關(guān)速度。因此，期望能夠精確地最小化和控制這個(gè)距離。然而，例如，在上述圖311所示的阱注入和擴(kuò)散到所示外延層的制造工藝中，難以控制這個(gè)距離。為了更好的控制在阱的拐角處柵極到漏極的疊加，提出了各種用于形成具有自我對(duì)準(zhǔn)的阱的溝槽器件的方法。在一個(gè)實(shí)施例中，涉及外延層-阱的沉積工藝流程能夠使得主體結(jié)的底部與柵極底部自我對(duì)準(zhǔn)。參照?qǐng)D38Α到38D，示出了具有掩埋電極(或屏蔽柵極)的自我對(duì)準(zhǔn)的外延-阱溝槽器件的一個(gè)實(shí)例的簡(jiǎn)化工藝流程。將溝槽3802蝕刻進(jìn)在基板3814的頂部形成的第一外延層3806。對(duì)于η溝道晶體管,基板3814和第一外延層3806為η型材料。圖38Α示出了在包括內(nèi)部溝槽3802的外延層3806的頂部生長(zhǎng)的屏蔽介電層3808S。然后，如圖38Β所示，在溝槽3802內(nèi)沉積導(dǎo)電材料3811 (例如，多晶硅)，并在外延臺(tái)面的下面進(jìn)行深蝕刻。沉積附加的介電材料3809S以覆蓋屏蔽多晶硅3811。如圖38C所示，在深蝕刻介電層來(lái)清理臺(tái)面之后，在第一外延層3806的頂部選擇性地生長(zhǎng)第二外延層3804。通過(guò)外延層3804形成的臺(tái)面在所示原始溝槽3802的上面生成溝槽上部。這個(gè)第二外延層3804具有與第一外延層3806的極性相反的摻雜物(例如，ρ型)。第二外延層3804的摻雜濃度設(shè)置為晶體管阱區(qū)的期望水平。在形成層3804的選擇外延生長(zhǎng)(SEG)步驟之后，在頂面上和沿著溝槽側(cè)壁形成柵極介電層3808G。然后，如圖38D所示，沉積柵極導(dǎo)電材料，填充溝槽3802的剩余部分，然后執(zhí)行平面化。例如，繼續(xù)在圖31J到31Μ中所示的工藝流程，以完成晶體管結(jié)構(gòu)。如圖38D所示，該工藝形成與阱外延層3804自我對(duì)準(zhǔn)的柵極多晶硅3810。為了使柵極多晶硅3810的底部降低在外延阱3804之下，可以輕微地將圖38C中所示的多晶硅層間介電層3809S的上表面蝕刻到溝槽3802內(nèi)的期望位置。因此，該工藝對(duì)柵電極和阱的拐角之間的距離提供精確控制。本領(lǐng)域的技術(shù)人員應(yīng)該理解，SEG阱形成工藝不限于屏蔽柵極溝槽晶體管，也可以使用在許多其他溝槽柵極晶體管結(jié)構(gòu)中，其中，許多已經(jīng)在本文中進(jìn)行了描述。形成SEG臺(tái)面結(jié)構(gòu)的其他方法在共同轉(zhuǎn)讓的Madson等人的美國(guó)專(zhuān)利第6，391，699號(hào)和Brush等人的第6，373，098號(hào)中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。用于控制自我對(duì)準(zhǔn)的阱的拐角的可選方法不依賴(lài)SEG阱的形成，而是代替使用涉及角度阱注入的工藝。圖39A和39B示出這個(gè)實(shí)施例的示例性工藝流程。在該實(shí)施例中，代替在溝槽填充所示(例如，在圖31H和311中)的柵極多晶硅之后形成阱，而是在溝槽3902內(nèi)的介電層3908中嵌入屏蔽多晶硅之后、填充溝槽的剩余部分之前，在給定部分執(zhí)行第一阱注入3905。然后，如圖39B所示，通過(guò)溝槽3902的側(cè)壁執(zhí)行第二但成角的阱注入。然后，完成驅(qū)動(dòng)周期，以在溝槽拐角處獲得期望的阱到漂移外延界面的輪廓。根據(jù)器件的結(jié)構(gòu)要求，將改變注入量(implant does)、能量以及驅(qū)動(dòng)周期的細(xì)節(jié)。這種技術(shù)可以使用在許多不同的器件類(lèi)型中。在可選實(shí)施例中，調(diào)節(jié)溝槽傾斜和角度注入，使得當(dāng)角度注入擴(kuò)散時(shí)，其與鄰近單元的區(qū)合并在一起來(lái)形成連續(xù)阱，消除了第一阱注入的需要。結(jié)合附圖40A到40E，描述用于形成溝槽器件的自我對(duì)準(zhǔn)的外延阱工藝的另一個(gè)實(shí)施例。如上所述，為了減小柵極-漏極電容，一些溝槽柵型晶體管使用柵極介電層，其中，柵極介電層在柵極多晶硅下面的溝槽的底部厚度大于沿著內(nèi)垂直側(cè)壁的介電層的厚度。根據(jù)圖40A到40E所示的示例性工藝實(shí)施例,如圖40A所示,首先在外延漂移層4006的頂部形成介電層4008B。形成具有期望厚度的介電層4008B，然后，如圖40B所示，蝕刻介電層4008B使得剩下具有與隨后形成的溝槽相同寬度的介電柱。接下來(lái)，在圖40C中，執(zhí)行選擇性外延生長(zhǎng)步驟，以在介電柱4008B周?chē)纬傻诙庋悠茖?006-1。第二外延漂移層4006-1與第一外延漂移層4006具有相同的導(dǎo)電類(lèi)型并可以為相同的材料。可選地，第二外延漂移層4006-1也可以使用其他類(lèi)型的材料。在一個(gè)示例性實(shí)施例中，通過(guò)使用硅鍺(SixGe1J合金的SEG步驟來(lái)形成第二外延漂移層4006-1。SiGe合金改進(jìn)了鄰近溝槽底部的累積區(qū)的載流子遷移率。這樣就改進(jìn)了晶體管的開(kāi)關(guān)速度，并減小了 RDSm。也可以使用其他化合物，例如，GaAs或GaN。如圖40D和40E分別所示，在上表面上形成覆蓋外延阱層4004，然后，蝕刻外延阱層4004來(lái)形成溝槽4002。接著是柵極氧化層的形成和柵極多晶硅的沉積(未示出)。最終的結(jié)構(gòu)是具有自我對(duì)準(zhǔn)的外延阱的溝槽柵極?？梢允褂脗鹘y(tǒng)的處理技術(shù)來(lái)完成剩下的工藝步驟。本領(lǐng)域的技術(shù)人員應(yīng)該理解，可以有更改。例如，代替形成覆蓋外延阱層4004然后蝕刻溝槽4002，外延阱4004可以?xún)H在第二漂移外延層4006-1的頂部選擇性地生長(zhǎng)，隨著它的生長(zhǎng)形成溝槽4002。上述各種處理技術(shù)通過(guò)關(guān)注阱區(qū)的形成增強(qiáng)器件性能，以減小溝道長(zhǎng)度和RDsm。通過(guò)改進(jìn)工藝流程的其他方面，也可以實(shí)現(xiàn)類(lèi)似的性能增強(qiáng)。例如，通過(guò)減小基板厚度，可以進(jìn)一步減小器件的阻抗。因此為了減小基板的厚度，普遍執(zhí)行晶片減薄處理。一般通過(guò)機(jī)械研磨和帶處理(tape process)執(zhí)行晶片減薄。研磨和帶處理是將機(jī)械力施加在晶片上，引起晶片表面的損壞，這樣就導(dǎo)致了制造難題。在下文中描述的一個(gè)實(shí)施例中，改進(jìn)的晶片減薄處理顯著地減小了基板阻抗。在圖40R、圖40S、圖40T和圖40U中示出了用于減小基板厚度的一種方法。在晶片上完成期望電路的制作之后，制作電路的晶片的頂部被臨時(shí)地粘附到載體。圖40R示出完成的晶片4001通過(guò)粘附材料4003粘附到載體4005。然后，使用諸如研磨、化學(xué)蝕刻等處理將完成的晶片的背面拋光到期望厚度。圖40S示出與圖40R所示類(lèi)似的夾層結(jié)構(gòu)，具有減薄的晶片4001。在拋光晶片4001的背面之后，如圖40T所示，晶片的背面粘附到低阻抗(例如，金屬)晶片4009。可以使用傳統(tǒng)的方法完成這些步驟，例如，在溫度和壓力下使用焊料4007的薄涂層將金屬晶片4009粘附到減薄的晶片4001。然后，在進(jìn)一步處理之前，去除載體4005并清理減薄的晶片4001的上表面。聞導(dǎo)電的金屬基板4009有助于散熱、減小阻抗和為減薄的晶片提供機(jī)械強(qiáng)度。通過(guò)使用化學(xué)處理執(zhí)行最后的減薄處理，可選實(shí)施例實(shí)現(xiàn)了沒(méi)有傳統(tǒng)機(jī)械處理缺點(diǎn)的更薄的晶片。根據(jù)該實(shí)施例，在厚玻璃娃(silicon-on-thick-glass,簡(jiǎn)稱(chēng)為S0TG)基板的硅層上形成有源器件。在研磨階段，可以通過(guò)化學(xué)地將SOTG基板背面的玻璃蝕刻掉來(lái)將晶片減薄。圖41示出根據(jù)該實(shí)施例的示例性工藝流程。從硅基板開(kāi)始，首先在步驟4110中，諸如He或H2的摻雜物被注入硅基板。然后，在4112，將硅基板粘附到玻璃基板?？梢允褂貌煌恼掣教幚怼Ｔ谝粋€(gè)實(shí)例中，硅晶片和玻璃晶片做成夾層狀，加熱到大約400°C來(lái)粘合兩個(gè)基板。玻璃可以是二氧化硅等，且可以具有例如大約600um的厚度。接著，在步驟4114中，任選地粘附娃基板,并形成厚玻璃娃(silicon-on-thick-glass) SOGT基板。為了在加工和隨后的處理過(guò)程中保護(hù)基板免受應(yīng)力，可以重復(fù)粘合處理，以在基板的另一側(cè)形成SOGT基板(步驟4116)。接下來(lái)，在基板的硅表面上沉積外延層(步驟4118)。除了前偵牝也可以在后側(cè)執(zhí)行。優(yōu)選地，外延層后側(cè)的摻雜濃度與后側(cè)硅的摻雜濃度類(lèi)似，而前側(cè)外延層隨著器件要求的濃度摻雜。然后，基板進(jìn)行用于在前側(cè)硅層上形成有源器件的制造工藝的各個(gè)步驟。在一個(gè)實(shí)施例中，為了進(jìn)一步增強(qiáng)基板抵抗通過(guò)前側(cè)處理步驟引入的應(yīng)力的強(qiáng)度，后側(cè)基板可以進(jìn)行圖樣化為近似前側(cè)管芯框架的反向結(jié)構(gòu)。以這種方式，玻璃基板蝕刻進(jìn)網(wǎng)格柵，以幫助薄基板支撐晶片中的應(yīng)力。在研磨之后，首先通過(guò)傳統(tǒng)的研磨工藝從后側(cè)將硅層去除(步驟4120)。接著是另一個(gè)研磨步驟4122，去除玻璃基板的一部分(例如，一半)。然后，通過(guò)使用如氫氟酸的化學(xué)蝕刻處理將玻璃基板剩下的部分去除。可以執(zhí)行后側(cè)玻璃基板的蝕刻，而沒(méi)有對(duì)有源硅層腐蝕或引起機(jī)械損傷的風(fēng)險(xiǎn)。這樣就取消了帶繞(tape)晶片的需要，消除了帶繞和再帶繞(re-tape)設(shè)備的需要和每項(xiàng)操作相關(guān)的工藝風(fēng)險(xiǎn)。因此，這樣的工藝使得進(jìn)一步將基板厚度最小化來(lái)增強(qiáng)器件性能。應(yīng)該明白，可以有許多這種改進(jìn)晶片減薄工藝的更改。例如，根據(jù)最終基板的期望厚度，減薄步驟可以涉及研磨或不涉及研磨，因?yàn)榛瘜W(xué)蝕刻是足夠的。此外，改進(jìn)的晶片減薄工藝不限于分立器件的處理，也可以應(yīng)用在其他類(lèi)型器件的處理中。其他的晶片減薄工藝在Pritchett的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，500, 764中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此。具有許多功率晶體管的其他結(jié)構(gòu)和處理方面和能夠顯著影響它們的性能的其他有源器件。溝槽的形狀是一個(gè)例子。為了減小易于在溝槽的拐角周?chē)械臐撛诘钠茐男噪妶?chǎng)，期望避免尖銳棱角，而是形成具有圓形拐角的溝槽。為了提高可靠性，還期望實(shí)現(xiàn)具有光滑表面的溝槽側(cè)壁。不同的蝕刻化學(xué)物在不同的結(jié)果(例如，硅蝕刻速率、掩模層的選擇性、蝕刻剖面(側(cè)壁角)、頂部拐角圓角、側(cè)壁的粗糙程度、以及溝槽底部的圓角)中提供平衡。氟化物(例如，SF6)提供高的硅蝕刻速率(大于1.5um/min)、圓的溝槽底部、以及筆直的側(cè)面。氟化物缺點(diǎn)是粗糙的側(cè)壁和溝槽頂部控制的困難(可以凹進(jìn))。氯化物(例如，Cl2)提供了較光滑的側(cè)壁，以及蝕刻剖面和溝槽頂部更好的控制。氯化物的缺點(diǎn)是具有較低的硅蝕刻速率(小于1.0um/min)，以及溝槽底部更小的圓角。可以將附加氣體加到蝕刻化學(xué)物中，以有助于在蝕刻期間鈍化側(cè)壁。側(cè)壁鈍化用于將側(cè)面蝕刻最小化，蝕刻到期望的溝槽深度。可以使用附加的處理步驟來(lái)使溝槽側(cè)壁光滑，以及實(shí)現(xiàn)溝槽頂部拐角和底部的磨圓。溝槽側(cè)壁的表面質(zhì)量是很重要的，因?yàn)樗绊懙娇梢栽跍喜蹅?cè)壁上生長(zhǎng)的氧化層的質(zhì)量。不管使用的化學(xué)物，在主蝕刻步驟之前一般使用穿透(breakthrough)步驟。穿透步驟的目的是去除娃表面上的任何可以在主蝕刻步驟期間掩蔽硅蝕刻的原生氧化物。典型的穿透蝕刻化學(xué)物為CF4或Cl2。圖42A所示用于改進(jìn)蝕刻工藝的一個(gè)實(shí)施例使用基于氯的主硅溝槽蝕刻，接著是基于氟的蝕刻步驟。這種工藝的一個(gè)實(shí)例使用Cl2Affir主蝕刻步驟，接著是SF6蝕刻步驟。氯化步驟用于將主溝槽蝕刻到期望深度的部分。這樣產(chǎn)生具有一定程度的錐度以及具有光滑側(cè)壁的溝槽側(cè)面。隨后的氟化步驟用于蝕刻溝槽深度的剩余物、磨圓溝槽底部、以及提供粘附在溝槽側(cè)壁上的任何懸浮的硅結(jié)合物的進(jìn)一步平滑化。優(yōu)選地，氟化蝕刻步驟在相對(duì)較低的氟流動(dòng)、低壓、以及低功率的條件下執(zhí)行，以控制平滑化和磨圓。由于兩種蝕刻化學(xué)物之間蝕刻速率的不同，可以平衡兩個(gè)步驟的時(shí)間，以實(shí)現(xiàn)具有可接受的總蝕刻時(shí)間的更加可靠和可制造性的工藝，而且保持期望的溝槽側(cè)面、側(cè)壁粗糙度、以及溝槽底部圓角。在圖42B中示出的另一個(gè)實(shí)施例中，用于硅蝕刻的改進(jìn)方法包括基于氟的主蝕刻步驟，接著是基于氯的第二蝕刻步驟。這個(gè)工藝的一個(gè)實(shí)例使用SF6/o2主蝕刻步驟，接著是Cl2蝕刻步驟。氟化步驟用于蝕刻主溝槽中的大部分深度。這個(gè)步驟生成具有直的側(cè)壁和磨圓的溝槽底部的溝槽。任選地，可以將氧加到這個(gè)步驟，以提供側(cè)壁鈍化，以及有助于通過(guò)減小側(cè)面蝕刻來(lái)保持筆直的側(cè)壁。后續(xù)的氯化步驟磨圓溝槽的頂部拐角并減小側(cè)壁的粗糙度。氟化步驟的高硅蝕刻速率通過(guò)增加蝕刻系統(tǒng)的總處理能力來(lái)增加工藝的可制造性。在圖42C中示出的又一實(shí)施例中，通過(guò)將氬加到基于氟的化學(xué)物中獲得改進(jìn)的硅蝕刻工藝。根據(jù)該實(shí)施例的用于主蝕刻步驟的化學(xué)物的實(shí)例是SF6/02/Ar。增加到蝕刻步驟的氬增加了離子轟擊，因此使得蝕刻更加物理化。這樣有助于控制溝槽的頂部，并消除了溝槽頂部再凹入的傾向。附加的氬還可以增加溝槽底部的圓角。附加的蝕刻處理可以用于側(cè)壁的平滑化。如圖42D所示，用于改進(jìn)的硅蝕刻工藝的可選實(shí)施例使用基于氟的化學(xué)物，從主蝕刻步驟開(kāi)始去除氧氣。該工藝的一個(gè)實(shí)例使用SF6步驟，接著是SF6/02步驟。在蝕刻的第一階段，由于不存在O2，缺少側(cè)壁鈍化。這樣的結(jié)果是溝槽頂部的側(cè)面蝕刻量的增力口。然后，第二蝕刻步驟，SF6/02，繼續(xù)蝕刻剩余的溝槽深度，使得具有直的側(cè)面和圓形的溝槽底部。這樣導(dǎo)致在溝槽結(jié)構(gòu)中頂部較寬，有時(shí)稱(chēng)為T(mén)溝槽。使用T溝槽結(jié)構(gòu)的器件實(shí)例在 Herrick 的題為 “Structureand Method for Forming a Trench MO SFET HavingS elf-AlignedFeatures, ”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/442，670號(hào)(代理案號(hào)18865-131/17732-66850)中進(jìn)行了詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此作為參考?？梢哉{(diào)整用于兩個(gè)主要蝕刻步驟的周期，以實(shí)現(xiàn)T溝槽(頂部T部分，底部光滑側(cè)壁的部分)每部分的期望厚度。可以使用附加處理來(lái)把T溝槽的頂部拐角修圓，以及使溝槽側(cè)壁變光滑。這些附加處理可以包括，例如:(I)在溝槽蝕刻方法結(jié)束時(shí)的基于氟的步驟，或者(2)在分離蝕刻系統(tǒng)中分離的基于氟化的蝕刻，或者(3)犧牲氧化物，或任何其他結(jié)合?？梢允褂没瘜W(xué)機(jī)械平面化(CMP)步驟，以去除溝槽側(cè)面的頂部再凹入部分。還可以使用H2退火(anneal)來(lái)幫助磨圓并形成有利的斜溝槽側(cè)面。對(duì)于溝槽趨向更深的高壓應(yīng)用，具有額外需要考慮的事項(xiàng)。例如，由于更深的溝槽，所以硅蝕刻速率對(duì)于產(chǎn)生可制造的工藝是很重要的。用于這種應(yīng)用的蝕刻化學(xué)物一般為氟化化學(xué)物，因?yàn)槁然奈g刻化學(xué)反應(yīng)太慢。還期望直線到錐形的溝槽剖面，具有光滑的側(cè)壁。由于溝槽的深度，蝕刻工藝還需要具有對(duì)掩模層很好的選擇性。如果選擇性很差，那么就需要較厚的掩模層，就會(huì)增加總的縱橫比。側(cè)壁鈍化也是非常嚴(yán)格的，需要實(shí)現(xiàn)精準(zhǔn)的平衡。過(guò)分的側(cè)壁鈍化將會(huì)使得溝槽底部到它閉合的點(diǎn)變窄，太少的側(cè)壁鈍化將會(huì)導(dǎo)致增加側(cè)面蝕刻。在一個(gè)實(shí)施例中，提供最優(yōu)地平衡所有這些要求的深溝槽蝕刻工藝。根據(jù)該實(shí)施例，在圖42E中示出，蝕刻工藝包括具有漸變(ramped)O2、漸變功率、和/或漸變壓力的基于氟的化學(xué)物。一個(gè)實(shí)例性實(shí)施例以保持蝕刻剖面和貫穿蝕刻的硅蝕刻速率的方式使用SF6/02蝕刻步驟。通過(guò)漸變O2，可以控制貫穿蝕刻的側(cè)壁鈍化量，以避免增加的側(cè)面蝕刻(在太少鈍化的情況下)或夾斷溝槽底部(在過(guò)分鈍化的情況下)。使用具有漸變氧氣流的基于氟的蝕刻的實(shí)例在Grebs等人共有的題為“Integrated Circuit Trench Etchwithlncremental Oxygen Flow”的美國(guó)專(zhuān)利第6，680, 232號(hào)中進(jìn)行了詳細(xì)的描述，其結(jié)合于此作為參考。功率和壓力的漸變有助于控制離子流密度和保持硅蝕刻速率。如果硅蝕刻速率在蝕刻期間隨著溝槽被蝕刻的更深而顯著地減小，那么總的蝕刻時(shí)間將會(huì)增加。這樣就導(dǎo)致了蝕刻器的低晶片處理能力。此外，漸變O2可以有助于控制對(duì)掩模材料的選擇。根據(jù)該實(shí)施例的對(duì)于深于例如IOum的溝槽的實(shí)例性工藝可以具有每分鐘3到5sccm的O2流動(dòng)率、每分鐘10-20瓦特的功率電平、以及每分鐘2-3mT的壓力級(jí)。深溝槽蝕刻工藝的可選實(shí)施例使用更加強(qiáng)烈的基于氟的化學(xué)物(例如，NF3)。由于對(duì)于硅蝕刻來(lái)說(shuō)，NF3比SF6更容易起反應(yīng)，用NF3工藝可以實(shí)現(xiàn)增加的硅蝕刻速率。需要增加額外的氣體用于側(cè)壁鈍化和剖面控制。在另一個(gè)實(shí)施例中，NF3蝕刻步驟之后是SF6/02處理。根據(jù)該實(shí)施例，NF3步驟用于以高硅蝕刻速率蝕刻溝槽深度的大部分。然后，sf6/o2蝕刻步驟用于鈍化已有的溝槽側(cè)壁，以及蝕刻溝槽深度的剩余部分。在圖42F中示出的該實(shí)施例的更改中，以交替的方式執(zhí)行NF3和SF6/02蝕刻步驟。這樣就產(chǎn)生了具有比直接SF6/02工藝更高的硅蝕刻速率的工藝。這樣就在快的蝕刻速率步驟(NF3)和生成用于剖面控制的側(cè)壁鈍化的步驟(SF6/02)之間實(shí)現(xiàn)了平衡。步驟的平衡控制了側(cè)壁的粗糙度。對(duì)于蝕刻的SF6/02部分，還需要漸變O2、功率以及壓力，以保持硅蝕刻速率，以及生成足夠的側(cè)壁鈍化來(lái)有助于控制蝕刻剖面。本領(lǐng)域的技術(shù)人員應(yīng)該理解，結(jié)合上述實(shí)施例描述的各個(gè)工藝步驟可以以不同的方式結(jié)合，以實(shí)現(xiàn)最佳的溝槽蝕刻處理。應(yīng)該明白，這些溝槽蝕刻工藝可以用于在本文中描述的任何功率器件中的任何溝槽，以及使用在其他類(lèi)型的集成電路中的任何其他類(lèi)型的溝槽。在溝槽蝕刻工藝之前，在硅表面形成溝槽蝕刻掩模，并進(jìn)行圖樣化以露出將要進(jìn)行溝槽化的區(qū)。如圖43A所示，在一般的器件中，溝槽蝕刻在蝕刻硅基板之前，首先蝕刻穿過(guò)氮化物層4305和襯墊(pad)氧化物薄層4303。在形成溝槽中的氧化層期間形成溝槽之后，襯墊氧化層4303還可以在提升疊加的氮化物層的溝槽的邊緣處生長(zhǎng)。這樣就產(chǎn)生了一般稱(chēng)為“鳥(niǎo)嘴”的結(jié)構(gòu)4307，即襯墊氧化層在接近氮化物層4305下的溝槽邊緣處局部地生長(zhǎng)。隨后將在緊鄰在具有鳥(niǎo)嘴結(jié)構(gòu)的襯墊氧化層下的溝槽邊緣處形成的源極區(qū)將會(huì)在溝槽附近變淺。這是非常不希望的。為了消除鳥(niǎo)嘴效應(yīng)，在一個(gè)實(shí)施例中，在圖43B中示出，非氧化材料(例如，多晶硅)層4309夾在氮化物層4305和襯墊氧化層4303之間。多晶硅層4309保護(hù)襯墊氧化層4303，以防在隨后的溝槽氧化形成期間被進(jìn)一步氧化。在另一個(gè)實(shí)施例中，在圖44A中示出，在蝕刻穿過(guò)限定溝槽開(kāi)口的氮化物層4405和襯墊氧化層4403之后，在基板結(jié)構(gòu)上形成諸如氮化物的非氧化材料的薄層4405-1。然后，如圖44B所示，從水平表面去除保護(hù)層4405-1，剩下沿著氮化物-襯墊氧化層結(jié)構(gòu)的垂直邊緣的隔離層。氮化物隔離層保護(hù)襯墊氧化層4403，以防在隨后的步驟中被進(jìn)一步氧化，減小了鳥(niǎo)嘴效應(yīng)。在可選實(shí)施例中，為了減小任何鳥(niǎo)嘴形成的程度，可以結(jié)合在圖43B和44B中所示的實(shí)施例。也就是，除了從結(jié)合圖44A和44B描述的工藝中生成的隔離層，也可以將多晶硅層夾置在襯墊氧化層和疊加的氮化物層之間?？梢杂衅渌母?，例如，在氮化物層的頂部增加另一層(例如，氧化層)，以當(dāng)蝕刻硅溝槽時(shí)有助于氮化物的選擇性。如上述結(jié)合各種具有屏蔽柵極結(jié)構(gòu)的晶體管，介電材料層將屏蔽電極與柵電極絕緣開(kāi)來(lái)。這種有時(shí)被稱(chēng)為多晶硅層間介電層或IPD的電極間介電層必須以堅(jiān)固和可靠的方式形成，使得它可以經(jīng)受住在屏蔽電極和柵電極柵電極之間存在的電位差。重新參照?qǐng)D3IE、3IF和31G，示出了用于相關(guān)工藝步驟的簡(jiǎn)化流程。在深蝕刻溝槽內(nèi)的屏蔽多晶硅3111之后(圖31E)，屏蔽介電層3108被深蝕刻到與屏蔽多晶硅3111同樣的程度(圖31F)。然后，如圖31G所示，在硅的上表面上形成柵極介電層3108a。它是形成ITO層的步驟。屏蔽介電凹槽蝕刻的假像是在屏蔽電極的任一側(cè)殘留的屏蔽介電層的上表面上形成淺槽。這在圖45A中示出。最終具有不平坦構(gòu)形的結(jié)構(gòu)可以引起一致性問(wèn)題，尤其是隨后的填充步驟。為了消除這樣的問(wèn)題，提出了各種用于形成IPD的改進(jìn)方法。根據(jù)一個(gè)實(shí)施例，在屏蔽介電凹槽蝕刻之后，如圖45B所示，使用例如低壓化學(xué)氣相淀積(LPCVD)處理沉積多晶硅襯套4508P?？蛇x地，多晶硅襯套4508P可以?xún)H在屏蔽多晶硅和屏蔽介電層之上形成，通過(guò)使用多晶硅的選擇生長(zhǎng)處理或?qū)?zhǔn)的多晶硅濺射，使得溝槽側(cè)壁基本沒(méi)有多晶硅。多晶硅襯套4508P隨后被氧化轉(zhuǎn)換為二氧化硅。這可以通過(guò)傳統(tǒng)的熱氧化處理執(zhí)行。在溝槽側(cè)壁上沒(méi)有形成多晶硅的實(shí)施例中，這種氧化處理還形成柵極介電層4508G。另外，如圖45C所示，在從溝槽側(cè)壁蝕刻氧化多晶硅之后，形成柵極介電薄層4508G，剩下的溝槽空腔填充柵電極4510。這種處理的優(yōu)點(diǎn)是多晶硅以非常共形的方式沉積。這樣使得空隙和其他缺點(diǎn)最小，并且一旦多晶硅在屏蔽介電層和屏蔽電極的頂部沉積，就會(huì)形成更加平坦的表面。結(jié)果是獲得更加堅(jiān)固和可靠的改進(jìn)iro層。通過(guò)在氧化之前沿著溝槽側(cè)壁和相鄰硅表面區(qū)設(shè)置多晶硅，隨后的氧化步驟將會(huì)使得更少的臺(tái)面損耗，以及將不期望的溝槽加寬最小化。在可選實(shí)施例中，在圖46A、46B和46C中示出簡(jiǎn)化的截面圖，將在溝槽內(nèi)由屏蔽多晶硅凹槽蝕刻產(chǎn)生的空腔填充介電填充材料4608F，其中，介電填充材料4608F具有與屏蔽介電層4608S相同的蝕刻速率。可以使用高密度等離子體(HDP)氧化沉積、化學(xué)氣相淀積(CVD)或旋涂玻璃(SOG)處理中的任何一種來(lái)執(zhí)行這個(gè)步驟，接著是平面化步驟，以獲得溝槽頂部的平面。然后，如圖46B所示，介電填充材料4608F和屏蔽介電材料4608S統(tǒng)一被深蝕刻，使得具有必要厚度的絕緣材料層留在屏蔽電極4611上。然后，如圖46C所示，沿著溝槽側(cè)壁設(shè)置柵極介電材料之后，剩下的溝槽空腔填充柵電極。結(jié)果是避免了構(gòu)形不一致的高度共形的iro層。在圖47A和47B中的簡(jiǎn)化截面圖中示出用于形成高質(zhì)量IPD的另一種方法的示例性實(shí)施例。在形成溝槽內(nèi)的屏蔽介電層4708S和用屏蔽多晶硅填充空腔之后，執(zhí)行屏蔽多晶硅深蝕刻步驟，以使得屏蔽多晶硅在溝槽內(nèi)凹入。在該實(shí)施例中，屏蔽多晶硅凹槽蝕刻在溝槽內(nèi)留下更多的多晶硅，使得凹入的屏蔽多晶硅的上表面高于最終的目標(biāo)深度。在屏蔽多晶硅上表面上的額外多晶硅的厚度被設(shè)計(jì)為大約與目標(biāo)iro相同的厚度。然后，屏蔽電極的上部被物理或化學(xué)地改變，以進(jìn)一步增強(qiáng)其氧化速率?？梢酝ㄟ^(guò)將雜質(zhì)(例如，氟或氬離子)離子注入進(jìn)多晶硅來(lái)執(zhí)行化學(xué)或物理地改變電極的方法，以分別增強(qiáng)屏蔽電極的氧化速率。優(yōu)選地，如圖47A所示，該注入在零度下執(zhí)行，也就是，與屏蔽電極垂直，以便不會(huì)物理或化學(xué)地改變溝槽側(cè)壁。接著，蝕刻屏蔽介電層4708S來(lái)將介電層從溝槽側(cè)壁去除。這種屏蔽介電凹槽蝕刻在剩下鄰近屏蔽電極4711的的屏蔽介電層中產(chǎn)生輕微的凹入(類(lèi)似于圖45A所示)。接著是傳統(tǒng)的氧化步驟，從而屏蔽電極4711改變的上部以快于溝槽側(cè)壁的速率被氧化。這樣導(dǎo)致了在屏蔽電極之上而不是沿著溝槽硅表面的側(cè)壁形成充分厚的絕緣層4708T。在屏蔽電極之上的較厚的絕緣層4708T形成IPD。改變的多晶硅橫向氧化補(bǔ)償一些在屏蔽介電層的上表面由于屏蔽介電凹槽蝕刻形成的槽。然后，執(zhí)行傳統(tǒng)的步驟，以在溝槽中形成柵電極，生成圖47B中所示的結(jié)構(gòu)。在一個(gè)實(shí)施例中，改變屏蔽電極以獲得范圍在2:1到5:1的iro與柵極氧化層的厚度比率。例如，如果選擇了 4: I的比率，對(duì)于在屏蔽電極上形成的大約2000埃的IPD，沿著溝槽側(cè)壁大約會(huì)形成500埃的柵極氧化物。在可選實(shí)施例中，在屏蔽介電凹槽蝕刻之后執(zhí)行物理或化學(xué)改變步驟。也就是，蝕刻屏蔽氧化層4708S，以將氧化物從溝槽側(cè)壁去除。這樣披露了上述的屏蔽電極的上部和硅被物理或化學(xué)改變的方法。由于露出溝槽側(cè)壁，所以改變步驟只限于水平表面，也就是，僅為硅臺(tái)面和屏蔽電極。改變方法(例如，摻雜物的離子注入)將要在零度(垂直于屏蔽電極)執(zhí)行，以便免于物理或化學(xué)地改變溝槽側(cè)壁。然后，執(zhí)行傳統(tǒng)的方法，以在溝槽中形成柵電極，因此在屏蔽電極之上產(chǎn)生較厚的介電層。在圖48中示出了用于形成改進(jìn)的IB)層的又一方法。根據(jù)該實(shí)施例，在凹進(jìn)的屏蔽氧化層4808S和屏蔽電極4811之上形成由諸如氧化物制成的厚絕緣層4808T。優(yōu)選地，使用諸如高密度等離子(HDP)沉積或增強(qiáng)的等離子化學(xué)氣相淀積(PECVD)的定向沉積技術(shù)形成厚絕緣層4808T(也就是倒置填充(bottmup fill)”)。如圖48所示,定向沉積使得沿著水平面(也就是，在屏蔽電極和屏蔽氧化層之上)，而不是沿著垂直面(也就是，沿著溝槽側(cè)壁)形成足夠厚的絕緣層。然后，執(zhí)行蝕刻步驟，以從側(cè)壁上去除氧化物，而在屏蔽多晶硅上留下足夠的氧化物。然后，執(zhí)行傳統(tǒng)的步驟，以在溝槽中形成柵電極。除了獲得共形的ipd，該實(shí)施例的優(yōu)點(diǎn)是防止了臺(tái)面損耗和溝槽加寬，因?yàn)閕ro是通過(guò)沉積處理而不是氧化處理形成的。該技術(shù)的另一個(gè)優(yōu)點(diǎn)是在溝槽的上拐角獲得圓角。在另一個(gè)實(shí)施例中，在屏蔽介電層或屏蔽多晶硅凹入之后，在溝槽內(nèi)生長(zhǎng)掩蔽氧化薄層4908P。然后，如圖49A所示，沉積氮化硅層4903以覆蓋掩蔽氧化層4908P。然后，不均勻的蝕刻氮化硅層4903，使其從溝槽的底面(也就是，在屏蔽電極之上)而不從溝槽側(cè)壁去除。在圖49B中示出最終結(jié)構(gòu)。然后，如圖49C所示，晶片暴露給氧化環(huán)境，使得在屏蔽多晶硅表面上形成厚氧化層4908T。由于氮化物層4903能夠不被氧化，沿著溝槽側(cè)壁就不會(huì)發(fā)生顯著的氧化生長(zhǎng)。然后，通過(guò)濕蝕刻，使用例如強(qiáng)磷酸去除氮化物層4903。如圖49D所示，接著傳統(tǒng)的工藝步驟，以形成柵極氧化層和柵極介電層。在一些實(shí)施例中，iro層的形成涉及蝕刻處理。例如，對(duì)于iro膜在構(gòu)形之上沉積的實(shí)施例，可以首先沉積比期望的最終Iro厚度厚很多的薄層。這樣做能夠獲得平面薄層，以將初始層的凹槽最小化到溝槽內(nèi)。然后，蝕刻可以完全填充溝槽和在硅表面上延伸的較厚的薄層，以將其厚度減小到目標(biāo)iro層厚度。根據(jù)一個(gè)實(shí)施例，這個(gè)iro蝕刻工藝以最少兩個(gè)蝕刻步驟執(zhí)行。第一個(gè)步驟是將薄層平面化到硅表面。在這個(gè)步驟中，蝕刻的均勻性是非常重要的。第二個(gè)步驟是在溝槽內(nèi)使iro層凹進(jìn)期望深度(以及厚度)。在這個(gè)第二步驟中，iro層到硅的蝕刻選擇性是很重要的。在凹槽蝕刻步驟期間露出硅臺(tái)面，并且硅溝槽側(cè)壁和iro層一樣凹進(jìn)到溝槽內(nèi)。臺(tái)面上的任何損耗都會(huì)影響實(shí)際的溝槽深度，并且如果包含τ溝槽，也會(huì)影響τ溝槽的深度。在圖50A中所示的一個(gè)示例性實(shí)施例中，各向異性的等離子蝕刻步驟5002用于將IK)層平面化直到硅表面。用于等離子蝕刻的示例性蝕刻速率可以為5000A/min。接著是各向同性的濕蝕刻步驟5004，以將iro凹進(jìn)溝槽內(nèi)。優(yōu)選地，使用可控的硅選擇的溶液執(zhí)行深蝕刻，以便于當(dāng)暴露時(shí)不會(huì)腐蝕硅側(cè)壁，以及提供可重復(fù)的蝕刻來(lái)獲得精確的凹槽深度。用于濕蝕刻的示例性化學(xué)試劑可以為6: I的緩沖氧化物蝕刻(BOE)，在25°C產(chǎn)生大約為1100A/min的蝕刻速率。Rodney Risley的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，465，325號(hào)中提供了用于適合于該工藝的示例性等離子和濕蝕刻方法的細(xì)節(jié)，其全部?jī)?nèi)容結(jié)合于此作為參考。用于平面化的第一等離子蝕刻步驟與濕蝕刻相比，溝槽之上的iro層具有較少的凹槽。用于凹槽蝕刻的第二濕蝕刻步驟與等離子蝕刻相比，產(chǎn)生更好的硅選擇性以及對(duì)硅更小的損害。在圖50B所示的可選實(shí)施例中，化學(xué)機(jī)械平面化(CMP)處理用于將iro薄層平面化直到硅表面。接著是濕蝕刻，以將iro凹進(jìn)溝槽內(nèi)。CMP處理使得溝槽之上的iro層產(chǎn)生較少的凹槽。用于凹槽蝕刻的濕蝕刻步驟與CMP相比，產(chǎn)生更好的硅選擇性和對(duì)硅更小的損害。這些處理的其他結(jié)合也是可能的。除了 IPD，在結(jié)構(gòu)中期望形成高質(zhì)量的絕緣層，包括溝槽和平面柵極介電層、層間介電層等。最普遍使用的介電材料是二氧化硅。有幾個(gè)定義高質(zhì)量氧化膜的參數(shù)。主要是均勻厚度、好的完整性(低界面陷阱密度)、高電場(chǎng)擊穿強(qiáng)度、以及低漏電平。影響這些性質(zhì)中的許多性質(zhì)的一個(gè)因素是氧化物生長(zhǎng)的速率。期望能夠精確地控制氧化物的生長(zhǎng)速率。在熱氧化期間，晶片表面上的帶電粒子產(chǎn)生氣相反應(yīng)。在一個(gè)實(shí)施例中，用于控制氧化速率的方法通過(guò)影響帶電粒子來(lái)完成，典型的為硅和氧，通過(guò)對(duì)晶片施加外部電壓，以減小或增大氧化速率。這不同于等離子增強(qiáng)型氧化，在晶片之上沒(méi)有形成等離子(具有活性組分)。此外，根據(jù)該實(shí)施例，氣體沒(méi)有朝向表面加速，僅僅是防止其與表面進(jìn)行反應(yīng)。在示例性實(shí)施例中，具有高溫能力的反應(yīng)式離子蝕刻(RIE)室可以被用于調(diào)整所需能量值。RIE室并不用于蝕刻，而是用于施加DC偏壓來(lái)控制所需能量，以減慢和停止氧化。圖51是對(duì)于根據(jù)該實(shí)施例的示例性方法的流程圖。首先，RIE室用于在測(cè)試環(huán)境下對(duì)晶片施加DC偏壓(5100)。在確定抑制表面反應(yīng)所需的勢(shì)能(5110)之后，施加足夠大的外部偏壓，以防止發(fā)生氧化(5120)。然后，通過(guò)控制外部偏壓(例如，脈沖調(diào)制或其他方法)，可以控制在平均非常高溫度時(shí)的氧化速率(5130)。這種方法能夠獲得高溫氧化的優(yōu)點(diǎn)(更好的氧化物流動(dòng)、較低的應(yīng)力、消除各種晶體取向的差動(dòng)生長(zhǎng)等)，而沒(méi)有快速和非均勻生長(zhǎng)的缺點(diǎn)。盡管例如上述那些結(jié)合圖51的技術(shù)能夠改進(jìn)生成的氧化層的質(zhì)量，但是尤其在溝槽柵器件中遺留了氧化物的可靠性問(wèn)題。其中一個(gè)主要的劣化問(wèn)題是由于溝槽拐角處的高電場(chǎng)，其中，電場(chǎng)由在這些點(diǎn)處的柵極氧化物的局部減薄而產(chǎn)生。這樣導(dǎo)致了高柵極漏電流和低柵極氧化物擊穿電壓。這種影響隨著溝槽器件進(jìn)一步成比例的減小導(dǎo)通電阻而變得更加劇烈，以及隨著減小的柵極電壓要求，導(dǎo)致了更薄的柵極氧化物。在一個(gè)實(shí)施例中，通過(guò)使用具有大于二氧化硅的介電常數(shù)(高K電介質(zhì))的介電材料來(lái)解決柵極氧化物的可靠性問(wèn)題。這樣允許與非常厚的電介質(zhì)相等的閾電壓和跨導(dǎo)。根據(jù)該實(shí)施例，高K電介質(zhì)減小了柵極漏電流，并增加了柵極電介質(zhì)的擊穿電壓，而不會(huì)降低器件的導(dǎo)通電阻或漏極擊穿電壓。顯示所需熱穩(wěn)定性和適合的界面狀態(tài)密度的高K材料(包括Al203、Hf02、AlxHfy0z、Ti02、Zr02等)將在溝槽柵和其他功率器件內(nèi)進(jìn)行集成。如上所述，為了改善溝槽柵功率MOSFET的開(kāi)關(guān)速度，期望將晶體管柵極-漏極電容Cgd最小化。與溝槽側(cè)壁相比，在溝槽底部使用較厚的介電層是上述用于減小Cgd的幾個(gè)方法之一。用于形成厚的底部氧化層的一種方法涉及沿著溝槽的側(cè)壁和底部形成掩蔽氧化物薄層。然后，通過(guò)氧化抑制材料(例如，氮化物)層覆蓋薄氧化層。然后，各向異性地蝕刻氮化物層，使得從溝槽的水平底面去除所有的氮化物，但是溝槽側(cè)壁保留涂覆的氮化物層。在從溝槽底部去除氮化物之后，在溝槽的底部形成具有期望厚度的氧化層。此后，在從溝槽側(cè)壁去除氮化物層和掩蔽氧化物之后形成較薄的溝道氧化層。這種用于形成厚底部氧化層的方法及其修改在Hurst等人共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，437，386號(hào)中進(jìn)行了更加詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此。其它涉及選擇氧化沉積用于在溝槽底部形成厚氧化層的方法在Murphy的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，444，528號(hào)中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此。在一個(gè)實(shí)施例中，在溝槽底部形成厚氧化層的改進(jìn)方法使用低氣壓化學(xué)汽相淀積(SACVD)處理。根據(jù)該方法，在圖52中示出了示例性流程圖，在蝕刻溝槽(5210)之后，SACVD用于沉積高度共形的氧化層(5220)，例如使用正硅酸乙酯(TEOS)在氧化物中沒(méi)有空隙的填充溝槽?？梢栽趶?00托到700托范圍的低氣壓，以及從大約450°C到大約600°C的示例性溫度范圍的條件下執(zhí)行SACVD步驟。例如，TEOS (以mg/min為單位)與Ozone (以cm3/min為單位)的比率可以設(shè)置在2到3的范圍內(nèi)，優(yōu)選地為大約2.4。使用這種工藝，能夠形成具有厚度在大約2000埃到10，000埃之間的氧化層。應(yīng)該明白，這些數(shù)據(jù)只是為了說(shuō)明的目的，可以根據(jù)具體工藝要求和其他因素(例如，制造設(shè)備場(chǎng)所的氣壓)來(lái)變化。可以通過(guò)平衡沉積速率和形成的氧化層質(zhì)量來(lái)獲得最佳溫度。在較高的溫度下，沉積速率減慢，可以減小了薄層的收縮。這樣的薄層收縮可以使得沿著裂痕在溝槽中心的氧化層中形成間隙。在沉積氧化層之后，從硅表面和在溝槽內(nèi)進(jìn)行深蝕刻，以在溝槽底部形成具有期望厚度的相對(duì)較平的氧化層(5240)。例如使用稀釋的HF，可以通過(guò)濕蝕刻處理、或濕蝕刻和干蝕刻的結(jié)合執(zhí)行這個(gè)蝕刻。因?yàn)镾ACVD形成的氧化物易于滲透，所以在沉積之后它吸收了周?chē)臐駳狻Ｔ趦?yōu)選實(shí)施例中，接著深蝕刻執(zhí)行致密步驟5250，以改善這個(gè)效應(yīng)。例如，可以在例如1000°C大約20分鐘的條件下通過(guò)溫度處理執(zhí)行致密步驟。該方法的其它優(yōu)點(diǎn)是在SACVD氧化的深蝕刻步驟期間屏蔽終端溝槽(步驟5230)的能力，留下填充氧化物的終端溝槽。也就是，對(duì)于上述終端結(jié)構(gòu)(包括填充介電材料的溝槽)的各種實(shí)施例，相同的SACVD步驟可以用于將終端溝槽填充氧化物。此外，通過(guò)在深蝕刻期間掩蔽場(chǎng)終端區(qū)，相同的SACVD處理步驟可以使得在終端區(qū)形成場(chǎng)氧化層，消除另外所需的工藝步驟以形成熱場(chǎng)氧化層。此外，該工藝提供了另外的靈活性，因?yàn)樵谟捎诠铔](méi)有通過(guò)熱氧化處理?yè)p耗而是在SAVCD沉積期間設(shè)置在兩個(gè)位置而過(guò)分蝕刻的情況下，其允許終端介電層和厚底部氧化層完整的再加工。在另一個(gè)實(shí)施例中，用于在溝槽底部形成厚氧化層的另一種方法使用定向TEOS處理。根據(jù)該實(shí)施例，在圖53中示出了示例性流程圖，TEOS的共形特性與等離子增強(qiáng)化學(xué)氣相淀積(PECVD)的定向特性結(jié)合，以選擇性地沉積氧化物(5310)。這種結(jié)合能夠在水平表面具有比垂直表面更高的沉積速度。例如，使用這種工藝沉積的氧化層可以在溝槽底部具有2500埃的厚度，以及在溝槽側(cè)壁上具有大約800埃的平均厚度。然后，各向同性地蝕刻氧化物，直至從側(cè)壁上去除所有的氧化物，在溝槽底部保留氧化層。蝕刻工藝可以包括干頂部氧化物蝕刻(dry top oxide etch)步驟5320,接著是濕緩沖氧化物蝕刻(BOE)步驟5340。對(duì)于這里所描述的示例性實(shí)施例，在蝕刻之后，在溝槽底部保留具有例如1250埃厚度的氧化層，而去除所有的側(cè)壁氧化物。在特定實(shí)施例中，集中在結(jié)構(gòu)的上表面使用干預(yù)部氧化物蝕刻，以加速的速率蝕刻頂部區(qū)域的氧化物，而以減小很多的速率蝕刻溝槽底部的氧化物。這種本文中稱(chēng)為“霧蝕刻(fog etch)”的蝕刻類(lèi)型包括小心地平衡蝕刻條件和蝕刻化學(xué)物以產(chǎn)生期望的選擇性。在一個(gè)實(shí)例中，在相對(duì)較低的功率和壓力下使用具有頂部電源的等離子蝕刻機(jī)(例如，LAM4400)來(lái)執(zhí)行這個(gè)蝕刻工藝。功率和壓力的示例值可以分別在200-500瓦特和250-500毫托之間的范圍內(nèi)。可以使用不同的蝕刻化學(xué)物。在一個(gè)實(shí)施例中，組合氟化物(例如，C2F6)和氯，在例如大約5: I的最佳比率(例如，C2F6為190sccm,Cl為40sccm)下混合，產(chǎn)生期望的選擇性。使用氯作為部分氧化蝕刻化學(xué)物不常見(jiàn)，因?yàn)槁雀话愕挠糜谖g刻金屬或多晶硅，并且它一般抑制氧化物的蝕刻。然而，為了這種類(lèi)型的選擇蝕刻的目的，這種組合工作的很好，因?yàn)镃2F6很強(qiáng)烈的蝕刻接近上表面的氧化物，較高的能量使得C2F6克服氯的影響，同時(shí)接近于溝槽底部，氯減慢了蝕刻速度。在這個(gè)主要的干蝕刻步驟5320之后，先于BOE蝕刻5340的是清除蝕刻5330。應(yīng)該明白，根據(jù)該實(shí)施例，通過(guò)微小地調(diào)節(jié)可以根據(jù)等離子蝕刻機(jī)改變的壓力、能量、以及蝕刻化學(xué)物實(shí)現(xiàn)最佳的選擇性。如果期望獲得具有目標(biāo)厚度的底部氧化層，根據(jù)該實(shí)施例的PECVD/蝕刻工藝可以重復(fù)一次或多次。該工藝還使得在溝槽之間的水平臺(tái)面上形成厚氧化層?？梢栽跍喜壑谐练e多晶硅并在表面上深蝕刻之后被蝕刻該氧化層，使得保護(hù)溝槽底部的氧化物免受隨后蝕刻步驟的影響?？梢杂杏糜谠跍喜鄣撞窟x擇性形成厚氧化層的其他方法。圖54示出一個(gè)示例性方法的流程圖，使用高密度等離子(HDP)沉積以防止在溝槽側(cè)壁上形成氧化層(5410)。HDP沉積的特性是它隨著沉積蝕刻，與定向TEOS方法相比，在溝槽側(cè)壁上形成相對(duì)于溝槽底部的氧化物較少的氧化物。然后，使用濕蝕刻(步驟5420)，以從側(cè)壁上去除一些或清除氧化物，而保留在溝槽底部上的厚氧化層。如圖55所示，這種工藝的優(yōu)點(diǎn)是在溝槽頂部的側(cè)面斜坡5510遠(yuǎn)離溝槽5500，使得更加容易實(shí)現(xiàn)無(wú)孔多晶硅填充。在多晶硅填充(步驟5440)之前，可以使用上述“霧蝕刻”(步驟5430)來(lái)將一些氧化物從頂部蝕刻掉，使得在多晶硅蝕刻之后，更少的氧化物需要從頂部蝕刻掉。HDP沉積處理也可以用于在具有掩埋電極的溝槽(例如，具有屏蔽柵極結(jié)構(gòu)的溝槽MOSFET)中的兩個(gè)多晶硅層之間沉積氧化物。根據(jù)圖56所示的又一方法，選擇的SACVD處理用于在溝槽底部上形成厚氧化層。該方法利用SACVD在較低的TEOS =Ozone比率變得有選擇力的能力。氧化物在氮化硅中具有非常慢的沉積速度，但是在硅中能夠快速的沉積。TEOS與Ozone的比率越低，沉積就變得更有選擇性。根據(jù)該方法，在蝕刻溝槽(5610)之后，在溝槽陣列的硅表面上生長(zhǎng)襯墊氧化層(5620)。然后，在襯墊氧化層上沉積氮化物薄層(5630)。接著是各向異性地蝕刻，以從水平面上去除氮化物層，且在溝槽側(cè)壁上保留氮化物層(5640)。然后，例如在大約為0.6的TEOS =Ozone比率、大約405°C的條件下，在包括溝槽底部的水平面上沉積選擇的SACVD氧化物(5650)。然后，通過(guò)溫度處理選擇地將SACVD氧化物致密(5660)。然后，執(zhí)行氧化物-氮-氧化物蝕刻，以清除溝槽側(cè)壁上的氮化物和氧化物(5670)。如上所述，與溝槽側(cè)壁相比在在柵極溝槽底部使用較厚的氧化層的一個(gè)原因是減小改進(jìn)了開(kāi)關(guān)速度的Qgd或柵極-漏極電荷。相同的原因指定溝槽的深度大約與阱結(jié)的深度相同，以將溝槽疊加最小化到漂移區(qū)內(nèi)。在一個(gè)實(shí)施例中，用于在溝槽底部形成厚介電層的方法將厚介電層延伸到溝槽側(cè)。這使得底部氧化層的厚度與溝槽深度和阱結(jié)深度無(wú)關(guān)，并使得溝槽和溝槽中的多晶硅深于阱結(jié)，而不會(huì)增加Qgd。圖57到圖59示出根據(jù)這種方法形成厚底部介電層的示例性實(shí)施例。圖57A示出在其已經(jīng)被蝕刻僅覆蓋溝槽側(cè)壁之后，襯墊氧化薄層5710和氮化物層5720沿著溝槽設(shè)置的簡(jiǎn)化和部分截面圖。如圖57B所示，這樣能夠?qū)崿F(xiàn)襯墊氧化層5710的蝕刻，以露出溝槽底部的硅和管芯的上表面。接著是所露出硅的各向異性蝕刻，結(jié)果是如圖58A所示的結(jié)構(gòu)，其中，頂部硅和溝槽底部的硅都已經(jīng)被去除到期望的深度。在可選實(shí)施例中，可以掩蔽上表面的硅，使得在硅蝕刻期間，僅蝕刻溝槽底部。接下來(lái)，執(zhí)行氧化步驟，以在沒(méi)有被氮化物層5720覆蓋的位置上生長(zhǎng)厚氧化層5730，結(jié)果是圖58B所示的結(jié)構(gòu)。例如，氧化層的厚度可以為大約1200埃到2000埃。然后，去除氮化物層5720，并蝕刻掉襯墊氧化層5710。襯墊氧化層的蝕刻將會(huì)引起厚氧化層5730的一些減薄。剩下的工藝可以使用標(biāo)準(zhǔn)的流程，以形成柵電極、阱、以及源極結(jié)，結(jié)果是如圖59所示的示例性結(jié)構(gòu)。如圖59所示，最終的柵極氧化層包括沿著溝槽側(cè)壁延伸到區(qū)5740中的阱結(jié)之上的底部厚層5730。在一些實(shí)施例中，其中，溝槽旁邊的阱區(qū)中的溝道摻雜在接近漏極側(cè)5740處具有較少的摻雜物，該區(qū)與接近源極的區(qū)相比，一般具有較低的閾電壓。沿著疊加到區(qū)5740中的溝道的溝槽側(cè)延伸較厚的氧化層將不會(huì)增加器件的閾電壓。也就是，該實(shí)施例使得最優(yōu)化阱結(jié)深度和側(cè)壁氧化物最佳，以將Qgd最小化，而不會(huì)影響器件的導(dǎo)通電阻。本領(lǐng)域的技術(shù)人員應(yīng)該明白，在溝槽底部形成厚氧化層的方法可以應(yīng)用在上述各種器件中，包括屏蔽柵極、結(jié)合各種電荷平衡結(jié)構(gòu)的雙柵極、以及其他溝槽柵器件。本領(lǐng)域的技術(shù)人員還應(yīng)該明白，任何上述用于在溝槽底部形成厚氧化層和用于IPD的工藝可以使用在用于形成本文所述的任何溝柵晶體管的工藝中?？梢詫?duì)這些工藝進(jìn)行其它更改。例如，如結(jié)合圖47A和圖47B描述的工藝，硅的化學(xué)或物理改變可以增強(qiáng)其氧化速度。根據(jù)一個(gè)這樣的實(shí)施例，鹵離子種類(lèi)(例如，氟、溴等)以零度注入到溝槽底部的硅中。該注入可以發(fā)生在大約15KeV或更小的示例性能量、大于IE14(例如，IE15到5E17)的示例性量、以及900°C到1150°C之間的示例性溫度下。在溝槽底部的鹵素注入?yún)^(qū)中，氧化層以與溝槽側(cè)壁相比加速的速度生長(zhǎng)。上述多個(gè)溝槽器件為了電荷平衡的目的包括溝槽側(cè)壁摻雜。例如，圖5B和圖5C、以及圖6到圖9A中所示的所有實(shí)施例具有溝槽側(cè)壁摻雜結(jié)構(gòu)。側(cè)壁摻雜技術(shù)存在由于物理約束限制、深溝槽和/或溝槽的垂直側(cè)壁產(chǎn)生的限制。氣源或角度注入可以用于形成溝槽側(cè)壁摻雜區(qū)。在一個(gè)實(shí)施例中，改進(jìn)的溝槽側(cè)壁摻雜技術(shù)使用等離子摻雜或脈沖等離子摻雜技術(shù)。該技術(shù)利用施加到包含在摻雜離子的等離子體中的晶片的脈沖電壓。施加的電壓加快了離子從陰極套注入晶片的速度。施加的電壓是受脈沖作用的，并持續(xù)作用直到實(shí)現(xiàn)期望的結(jié)果。該技術(shù)能夠使許多這樣的溝槽器件實(shí)現(xiàn)共形摻雜技術(shù)。此外，該工藝的高生產(chǎn)量減小了制造工藝的總費(fèi)用。
本領(lǐng)域的技術(shù)人員應(yīng)了解，等離子摻雜或脈沖等離子摻雜技術(shù)并不限于溝槽電荷平衡結(jié)構(gòu)，還可以應(yīng)用到其他結(jié)構(gòu)，包括溝槽終端結(jié)構(gòu)和溝槽漏極、源極或主體連接。例如，該方法可以用于摻雜屏蔽溝槽結(jié)構(gòu)(例如，那些結(jié)合圖4D、4E、5B、5C、6、7、8和9A所描述的結(jié)構(gòu))的溝槽側(cè)壁。此外，該技術(shù)可以用于形成均勻摻雜的溝道區(qū)。當(dāng)反向偏置功率器件時(shí)的耗盡區(qū)到溝道區(qū)(P阱結(jié))的滲透通過(guò)該結(jié)兩側(cè)上的電荷集中控制。當(dāng)外延層的摻雜濃度很高時(shí)，到該結(jié)的滲透可以允許穿通，以限制擊穿電壓或要求長(zhǎng)于期望長(zhǎng)度的溝道來(lái)保持低的導(dǎo)通電阻。為了將溝道的滲透最小化，可以要求較高的溝道摻雜濃度，可以使得減小閾值。由于該閾值是通過(guò)溝槽MOSFET中源極下面的峰濃度(peak concentration)確定的，溝道中的均勻摻雜濃度可以提供溝道長(zhǎng)度和擊穿電壓之間更好的平衡。可以使用其他方法獲來(lái)得更加均勻的溝道濃度，包括使用外延工藝形成溝道結(jié)、使用多種能量注入、以及其他用于形成突起結(jié)的技術(shù)。另一種技術(shù)使用具有輕摻雜的保護(hù)層的初始晶片。以這種方式，補(bǔ)償被最小化，且向上擴(kuò)散可以用于形成更均勻的溝道摻雜剖面。溝槽器件可以利用閾值是通過(guò)沿著溝槽側(cè)壁的溝道摻雜濃度來(lái)設(shè)置的事實(shí)。允許高摻雜濃度遠(yuǎn)離溝槽，同時(shí)保持低閾值的工藝能夠幫助防止穿通機(jī)構(gòu)。在柵極氧化工藝之前提供P阱摻雜使得分離阱P型雜質(zhì)(例如，硼)進(jìn)入溝槽氧化層，以減小溝道中的濃度，因此減小了閾值。將該工藝和上述技術(shù)結(jié)合能夠提供更短的溝道而不會(huì)穿通。一些功率應(yīng)用要求測(cè)量流過(guò)功率晶體管的電流量。典型地通過(guò)隔離和測(cè)量總器件電流的一部分，然后用于推斷流過(guò)器件的總電流來(lái)完成。隔離部分的總器件電流流過(guò)電流感應(yīng)或檢測(cè)器件，生成表示隔離電流大小的信號(hào)，然后其用于確定總的器件電流。這種設(shè)置是公知的鏡像電流源。電流感應(yīng)晶體管通常整體制造為兩個(gè)器件共享共同的基板(漏極)和柵極的功率器件。圖60是具有電流感應(yīng)器件6002的M0SFET6000的簡(jiǎn)化圖。流過(guò)主M0SFET6000的電流在主晶體管和電流感應(yīng)部6002之間按比例劃分為彼此的有源區(qū)。因此，通過(guò)測(cè)量流過(guò)感應(yīng)器件的電流，然后將感應(yīng)電流乘以有源區(qū)的比率來(lái)計(jì)算流過(guò)主M0SFET6000 的電流。用于從主器件隔離電流感應(yīng)器件的各種方法在Yedinak等人的題為“Methodof Isolating the Current Sense on Planar or Trench StripePower Devices whileMaintaining a Continuous Stripe Cell”的共有美國(guó)專(zhuān)利申請(qǐng)第 10/315，719 中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。以下將描述用于將感應(yīng)器件與各種功率器件集成的實(shí)施例，包括那些具有電荷平衡結(jié)構(gòu)的器件。根據(jù)一個(gè)實(shí)施例，在具有電荷平衡結(jié)構(gòu)和整體集成的電流感應(yīng)器件的功率晶體管中，優(yōu)選地，電流感應(yīng)區(qū)形成具有相同的連續(xù)MOSFET結(jié)構(gòu)和電荷平衡結(jié)構(gòu)。在電荷平衡結(jié)構(gòu)中沒(méi)有保持連續(xù)性，將會(huì)由于電荷失配使得擊穿電壓降低，引起電壓提供區(qū)不會(huì)完全耗盡。圖61A示出一個(gè)具有平面柵極結(jié)構(gòu)和隔離的電流感應(yīng)結(jié)構(gòu)6115的電荷平衡M0SFET6100的示例性實(shí)施例。在該實(shí)施例中，電荷平衡結(jié)構(gòu)包括在漂移區(qū)(n型)6104內(nèi)形成的相反導(dǎo)電性(該實(shí)例中為p型)柱6126。例如，p型柱6126可以以摻雜多晶硅或外延填充溝槽形成。如圖61A所示，電荷平衡結(jié)構(gòu)在電流感應(yīng)結(jié)構(gòu)6115下保持連續(xù)性。覆蓋電流反應(yīng)器件6115表面區(qū)的感應(yīng)襯墊金屬6113通過(guò)介電區(qū)6117電子地與源極金屬6116分離開(kāi)來(lái)。應(yīng)該明白，具有相似結(jié)構(gòu)的電流感應(yīng)器件可以與任何本文中所描述的任何其他功率器件進(jìn)行集成。例如，圖61B示出了電流感應(yīng)器件怎樣與具有屏蔽柵極的溝槽MOSFET進(jìn)行集成的實(shí)例，可以通過(guò)調(diào)節(jié)溝槽深度和偏置溝槽內(nèi)的屏蔽多晶娃來(lái)獲得電荷平衡。有許多期望將二極管與功率晶體管集成在相同管芯上的功率應(yīng)用。這樣的應(yīng)用包括溫度感應(yīng)、靜電放電(ESD)保護(hù)、源鉗位、以及其中的電壓劃分。例如，對(duì)于溫度感應(yīng)，一個(gè)或多個(gè)串聯(lián)的二極管整體地與功率晶體管集成，借此二極管的陽(yáng)極和陰極端用于分隔結(jié)合焊盤(pán)(bond pad)，或者使用導(dǎo)電互連連接到整體控制電路部件。通過(guò)二極管的正向電壓(Vf)的變化來(lái)感應(yīng)溫度。例如，與功率晶體管的柵極端子具有適當(dāng)?shù)南嗷ミB接，由于二極管的Vf隨著溫度降低，使得柵極電壓被拉低，以減小流過(guò)器件的電流，直至達(dá)到期望的溫度。圖62A示出具有串聯(lián)溫度傳感二極管的M0SFET6200A的示例性實(shí)施例。M0SFET6200A包括二極管結(jié)構(gòu)6215，其中，具有交替導(dǎo)電性的摻雜多晶硅形成三個(gè)串聯(lián)的溫度感應(yīng)二極管。在該示例性實(shí)施例中，器件6200A的MOSFET部分使用在n型外延漂移區(qū)6204內(nèi)形成相反導(dǎo)電性區(qū)的p型外延填充的電荷平衡溝槽。如圖所示，優(yōu)選地，電荷平衡結(jié)構(gòu)在溫度感應(yīng)二極管結(jié)構(gòu)6215的下面保持連續(xù)性。在硅表面頂上的場(chǎng)介電(氧化)層6219的頂部形成二極管結(jié)構(gòu)。P型結(jié)隔離區(qū)6221可以任意地在介電層6219下擴(kuò)散。在圖62B中示出沒(méi)有這種p型結(jié)的器件6200B。為了確認(rèn)獲得串聯(lián)正向偏置的二極管，使用短路金屬6223以將反向偏置的P/N+結(jié)短路。在一個(gè)實(shí)施例中，穿過(guò)該結(jié)執(zhí)行p+注入以及擴(kuò)散，以形成N+/P/P+/N+結(jié)構(gòu)，其中，在短路金屬6223下出現(xiàn)p+來(lái)獲得改善的歐姆接觸。對(duì)于也可以穿過(guò)N/P+結(jié)擴(kuò)散的相反極性N+，以形成P+/N/N+/P+結(jié)構(gòu)。同樣，本領(lǐng)域的技術(shù)人員應(yīng)該理解，這種類(lèi)型的溫度感應(yīng)二極管可以使用在任何一種結(jié)合本文描述的許多其他特征的各種功率器件中。例如，圖62C示出具有屏蔽溝槽柵極結(jié)構(gòu)的M0SFET6200C，其中，屏蔽電極可以用于電荷平衡。在另一個(gè)實(shí)施例中，通過(guò)使用與用于溫度感應(yīng)二極管的器件6200所示相似的隔離技術(shù)，實(shí)現(xiàn)了不對(duì)稱(chēng)的ESD保護(hù)。為了 ESD保護(hù)的目的，二極管結(jié)構(gòu)的一端電連接到源極端子，另一端連接到器件的柵極端子?？蛇x地，如圖63A和63B所示，通過(guò)不短路任何背接N+/P/N+結(jié)獲得對(duì)稱(chēng)ESD保護(hù)。圖63A中所示的示例性M0SFET6300A使用平面柵極結(jié)構(gòu)，并使用用于電荷平衡的相反導(dǎo)電性柱，圖63B所示的示例性M0SFET6300B是具有屏蔽柵極結(jié)構(gòu)的溝槽柵器件。為了防止電荷平衡中的不均勻，電荷平衡結(jié)構(gòu)在柵極結(jié)合焊盤(pán)金屬和任何其他控制元件結(jié)合焊盤(pán)的下面延伸。 圖64A到圖64D示出了示例性ESD保護(hù)電路，其中，通過(guò)上述二極管結(jié)構(gòu)保護(hù)主器件、柵極可以是使用任何一種電荷平衡或其他技術(shù)的任何一種本文所描述的功率器件。圖64A示出對(duì)稱(chēng)隔離的多晶硅二極管ESD保護(hù)的簡(jiǎn)化圖，圖64B示出了標(biāo)準(zhǔn)背接隔離的多晶硅二極管ESD保護(hù)電路。圖64C所示的ESD保護(hù)電路使用用于BVcot快恢復(fù)的NPN晶體管。BVcct中的下標(biāo)“cer”表示反向偏置的集電極-發(fā)射極雙極晶體管結(jié)，其中，到基極的連接使用電阻來(lái)控制基極電流。低阻抗使得大部分發(fā)射極電流通過(guò)基極遷移，防止發(fā)射極-基極結(jié)導(dǎo)通，也就是，注入少量載流子返回集電極?？梢酝ㄟ^(guò)電阻值設(shè)置導(dǎo)通條件。當(dāng)載流子被注入返回集電極時(shí)，發(fā)射極和集電極之間的保持電壓減小-稱(chēng)為“快恢復(fù)”現(xiàn)象?？梢酝ㄟ^(guò)調(diào)整基極-集電極電阻Rbe的值來(lái)設(shè)置BVcot快恢復(fù)被觸發(fā)的電流。圖64D示出了使用硅控整流器或SCR和所示二極管的ESD保護(hù)電路。通過(guò)使用柵極陰極短路結(jié)構(gòu)，可以控制觸發(fā)電流。二極管擊穿電壓可以用于偏置SCR鎖存電壓。上述整體的二極管結(jié)構(gòu)可以使用在這些或其他的任何ESD保護(hù)電路中。在一些功率應(yīng)用中，功率開(kāi)關(guān)器件重要的性能特性是其等效串聯(lián)電阻或測(cè)量開(kāi)關(guān)終端或柵極阻抗的ESR。例如，在使用功率MOSFET的同步降壓轉(zhuǎn)換器中，較低的ESR有助于減小開(kāi)關(guān)損耗。在溝槽柵MOSFET的情況下，其柵極ESR很大程度上由填充多晶硅的溝槽的尺寸來(lái)確定。例如，柵極溝槽的長(zhǎng)度可以通過(guò)封裝限制(例如，最小絲焊結(jié)合焊盤(pán)大小)來(lái)限定。眾所周知，對(duì)多晶硅應(yīng)用硅化物薄膜可以降低柵極電阻。然而，在溝槽MOSFET中使用硅化物薄膜出現(xiàn)很多問(wèn)題。在典型的平面分立MOS結(jié)構(gòu)中，在結(jié)已經(jīng)被注入并驅(qū)動(dòng)到各自的深度之后，柵極多晶硅可以被硅化。對(duì)于柵極多晶硅被凹進(jìn)的溝槽柵器件，應(yīng)用硅化物變得更加復(fù)雜。傳統(tǒng)硅化物的使用限制最高溫度，晶片能夠經(jīng)受大約小于900°C的快速硅化處理。當(dāng)形成擴(kuò)散區(qū)(例如，源極、漏極和阱)時(shí)，這給制造工藝過(guò)程設(shè)置了很大的限制。用于硅化的最典型的金屬是鈦。其他諸如鎢、鉭、鈷和鉬的金屬也可以用于更高的熱預(yù)算快速硅化處理，提供更大的處理范圍。還可以通過(guò)各種設(shè)計(jì)技術(shù)來(lái)減小柵極ESR。下面描述各種用于形成具有更低ESR的電荷平衡功率開(kāi)關(guān)器件的實(shí)施例。在圖65所示的一個(gè)實(shí)施例中，過(guò)程6500包括形成具有出于屏蔽和/或電荷平衡目的在溝槽下部形成較低電極的溝槽(步驟6502)。接著是沉積和蝕刻Iro層(步驟6504)。可以通過(guò)公知的工藝形成iro層。可選地，上述任何一種結(jié)合圖45到50的工藝可以用于形成iro層。接下來(lái)，在步驟6506中，使用公知工藝沉積并蝕刻上部電極或柵極多晶硅。接著是注入并驅(qū)動(dòng)阱和源極區(qū)(步驟6508)。在步驟6508之后的步驟6510中，硅化物被應(yīng)用到柵極多晶硅。然后，在步驟6512中，沉積和平面化介電層。在該工藝的更改中，首先執(zhí)行沉積和平面化介電層的步驟6512，然后在形成硅化物接觸之后，打開(kāi)接觸孔來(lái)到達(dá)源極/主體和柵極。這兩個(gè)實(shí)施例依靠通過(guò)低于硅化物薄膜轉(zhuǎn)變點(diǎn)的低溫退火激活的重?fù)诫s主體注入?yún)^(qū)。在另一個(gè)實(shí)施例中，多晶硅柵極被金屬柵極代替。根據(jù)該實(shí)施例，通過(guò)使用對(duì)準(zhǔn)的源極沉積例如Ti形成金屬柵極，以改善溝槽結(jié)構(gòu)中的填充能力。在應(yīng)用金屬柵極之后，一旦已經(jīng)注入并驅(qū)動(dòng)結(jié)，介電選擇包括HDP和TE0S，以將柵極與源極/主體接觸隔離開(kāi)來(lái)。在可選實(shí)施例中，具有各種從鋁到銅的金屬選擇的波紋和雙波紋方法用于形成柵極端子。柵極導(dǎo)體的布局也可以影響柵極ESR和器件的總開(kāi)關(guān)速度。在圖66A和66B所示的另一個(gè)實(shí)施例中，布局技術(shù)將垂直娃化表面多晶娃長(zhǎng)條(stripe)和凹溝槽多晶娃結(jié)合來(lái)減小柵極ESR。參照?qǐng)D66A，示出高度簡(jiǎn)化的器件結(jié)構(gòu)6600，其中，硅化物涂覆的多晶硅線6604沿著垂直于溝槽長(zhǎng)條6602的娃表面延伸。圖66B不出沿著AA’軸的器件6600的簡(jiǎn)化截面圖。硅化多晶硅線6604在與溝槽的交叉處接觸柵極多晶硅。多個(gè)硅化多晶線6604可以在硅表面的頂面延伸，以減小柵電極的電阻率。例如，通過(guò)具有兩個(gè)或兩個(gè)以上互連層的處理使得這個(gè)和其他布局技術(shù)成為可能，可以用于改善在本文描述的任何一種溝槽柵極器件中的柵極ESR。電路應(yīng)用例如，由于通過(guò)本文所描述的各種器件和工藝技術(shù)提供的器件導(dǎo)通電阻的顯著減小，可以減小由功率器件占用的芯片區(qū)。結(jié)果，這些具有低壓邏輯和控制電路的高壓器件的整體集成變得更加可行。在典型的電路應(yīng)用中，可以與功率器件集成在相同管芯上的各種類(lèi)型的功能包括功率控制、感應(yīng)、保護(hù)和接口電路。在功率器件與其他電路整體集成中的重要問(wèn)題是用于將高壓功率器件與低壓邏輯或控制電路電隔離的技術(shù)。存在許多公知的方法來(lái)實(shí)現(xiàn)，包括結(jié)隔離、介電隔離、絕緣體娃(siIicon-on-1nsulator)等。下面，將描述許多用于功率開(kāi)關(guān)的電流應(yīng)用，其中，各種電流部件可以集成在相同的芯片上。圖67示出要求較低電壓器件的同步降壓轉(zhuǎn)換器(DC-DC轉(zhuǎn)換器)。在該電路中，n溝道MOSFET Ql (通常被稱(chēng)為“高側(cè)開(kāi)關(guān)”)設(shè)計(jì)為具有適度的低導(dǎo)通電阻但有快的開(kāi)關(guān)速度，以將功率損耗最小化。MOSFET Q2(通常稱(chēng)為“低側(cè)開(kāi)關(guān)”)設(shè)計(jì)為具有非常低的導(dǎo)通電阻和適度的高開(kāi)關(guān)速度。圖68示出另一個(gè)更適合用于中到高壓器件的DC-DC轉(zhuǎn)換器。在該電路中，主開(kāi)關(guān)器件Qa顯示出快開(kāi)關(guān)速度和高阻斷電壓。因?yàn)樵撾娐肥褂米儔浩?，所以較少的電流流過(guò)晶體管Qa，使得其具有適當(dāng)?shù)膶?dǎo)通電阻。對(duì)于同步整流器Qs，可以使用具有非常低的導(dǎo)通電阻、快開(kāi)關(guān)速度、非常低的反向恢復(fù)電荷、以及低電極間電容的M0SFET。其他實(shí)施例和對(duì)這種DC-DC轉(zhuǎn)換器的改進(jìn)在Elbanhawy的題為“Methods and Circuit forReducing Losses in DC-DCConverters”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/222，481號(hào)(代理案號(hào)18865-91-1/17732-51430)中進(jìn)行了詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此作為參考。上 述各種功率器件的任何一種可以用于圖67和68的轉(zhuǎn)換器電路中的M0SFET。例如，圖4A中所示的雙柵極MOSFET類(lèi)型是當(dāng)用在實(shí)現(xiàn)同步降壓轉(zhuǎn)換器時(shí)提供特定優(yōu)點(diǎn)的一種類(lèi)型。在一個(gè)實(shí)施例中，特殊的驅(qū)動(dòng)設(shè)置利用由雙柵極MOSFET提供的所有特征。在圖69中示出該實(shí)施例的實(shí)例，其中，高側(cè)MOSFET Ql的第一柵極端子G2的電位通過(guò)由二極管D1、電阻Rl和R2、以及電容Cl組成的電路來(lái)確定。Ql的柵極端子G2處的固定電位可以調(diào)節(jié)為最好的Qgd，以最優(yōu)化晶體管的開(kāi)關(guān)時(shí)間。高側(cè)MOSFET Ql的第二柵極端子Gl從脈寬調(diào)制(PWM)控制器/驅(qū)動(dòng)器(未示出)接收普通柵極驅(qū)動(dòng)信號(hào)。如圖所示，低側(cè)開(kāi)關(guān)晶體管Q2的兩個(gè)柵電極類(lèi)似地被驅(qū)動(dòng)。在可選實(shí)施例中，在圖70A中示出一個(gè)實(shí)例，高側(cè)開(kāi)關(guān)的兩個(gè)柵電極分別被驅(qū)動(dòng)，以進(jìn)一步使電路性能最優(yōu)。根據(jù)該實(shí)施例，不同的波形驅(qū)動(dòng)高側(cè)開(kāi)關(guān)Ql的柵極端子Gl和G2，以實(shí)現(xiàn)過(guò)渡期間最好的開(kāi)關(guān)速度和剩余周期期間器件最好的導(dǎo)通電阻。在所示的一個(gè)實(shí)例中，在轉(zhuǎn)換期間大約5伏特的電壓給高側(cè)開(kāi)關(guān)Ql的柵極輸送非常低的Qgd，導(dǎo)致高的開(kāi)關(guān)速度，但是在過(guò)渡期tdl和td2之前和之后，Rnson并不在其最低值。然而，由于在轉(zhuǎn)換期間Rdsmi不是顯著的損耗方，所以這并不會(huì)對(duì)電路的操作產(chǎn)生不利的影響。為了在剩余的脈沖持續(xù)期間確保最低的Rdsmi，柵極端子G2處的電位Vg2提高到第二電壓Vb，其中，在圖70B的時(shí)序圖中所示的時(shí)間％期間第二電壓Vb高于Va。這種驅(qū)動(dòng)設(shè)計(jì)實(shí)現(xiàn)了最優(yōu)的效率。對(duì)這種驅(qū)動(dòng)設(shè)計(jì)的更改在Elbanhawy的題為“Driver for Dual GateMOSFETs”的普通注冊(cè)的美國(guó)專(zhuān)利申請(qǐng)第10/686，859號(hào)(代理案號(hào)17732-66930)中進(jìn)行了更為詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此作為參考。封裝技術(shù)對(duì)于所有的功率半導(dǎo)體器件的重要問(wèn)題是用于將器件連接到電路的外殼或封裝。半導(dǎo)體管芯一般使用金屬粘合層(例如，焊接)或填充金屬的環(huán)氧粘合劑連接到金屬焊盤(pán)。導(dǎo)線一般粘附到芯片的頂部，然后，使那個(gè)突起通過(guò)模制的主體。然后，該裝配安裝在電路板。外殼提供半導(dǎo)體芯片和電子系統(tǒng)及其周?chē)h(huán)境之間的電和熱連接。低寄生電阻、電容、以及電感是對(duì)于能夠?qū)崿F(xiàn)與芯片更好連接的外殼的期望電特性。已經(jīng)提出的封裝技術(shù)的改進(jìn)主要集中在減小封裝中的電阻和電感。在特定的封裝技術(shù)中，焊球或銅鈕分布在芯片的相對(duì)較薄(例如，2-5i!m)的金屬表面上。通過(guò)在金屬表面的大面積上分布金屬連接，金屬中的電流路徑做的更短，并減小了金屬電阻。如果芯片的凸起側(cè)連接到銅導(dǎo)線架或連接到印制電路板上的銅線，與絲焊方法相比，減小了功率器件的電阻。圖71和72分別示出模制和非模制封裝的簡(jiǎn)化截面圖，使用將導(dǎo)線架連接到芯片的金屬表面的焊球或銅鈕。如圖71所示的模制封裝7100包括導(dǎo)線架(Ieadframe) 7106,其通過(guò)焊球或銅鈕7104連接到管芯7102的第一側(cè)。遠(yuǎn)離導(dǎo)線架7106的管芯7102的第二側(cè)通過(guò)模制材料被露出。在典型的垂直功率晶體管中，管芯的第二側(cè)形成漏極端子。管芯的第二側(cè)可以在電路板上形成到焊盤(pán)的直接電連接，因此為管芯提供低阻抗的熱和電路徑。這種類(lèi)型的封裝及其更改在Joshi等人的題為“Flip Chip in Leaded Molded PackageandMethod of Manufacture Thereof ”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/607，633號(hào)(代理案號(hào)18865-42-1/17732-1342)中進(jìn)行了更為詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此作為參考。圖72示出封裝7200的非模制實(shí)施例。在圖72所示的示例性實(shí)施例中，封裝7200具有多層基板7212，其包括基層7220 (例如，由金屬組成)以及通過(guò)介電層7222分離的金屬層7221。焊接結(jié)構(gòu)7213(例如，焊球)連接到基板7212。管芯7211連接到基板7212，且焊接結(jié)構(gòu)7213設(shè)置在管芯周?chē)?。管?211可以通過(guò)管芯連接材料(例如，焊料7230)連接到基板7212。在形成所示封裝之后，被倒置并安裝在電路板(未示出)或其他電路基板上。在垂直功率晶體管在管芯7211上制造的實(shí)施例中，焊球7230形成漏極端子連接，以及芯片表面形成源極端子。通過(guò)反轉(zhuǎn)管芯7211到基板7212的連接還可以實(shí)現(xiàn)反轉(zhuǎn)連接。如圖所示，封裝7200很薄且非模制，所以不需要模制材料。用于這種類(lèi)型的非模制封裝在Joshi 的題為 “Unmolded Package for a Semiconductor device” 的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/235，249號(hào)(代理案號(hào)18865-007110/17732-26390.003)中進(jìn)行了更加詳細(xì)的描述，其全部?jī)?nèi)容結(jié)合于此。已經(jīng)提出了芯片的上表面通過(guò)焊料或?qū)щ姯h(huán)氧樹(shù)脂直接連接到銅的可選方法。因?yàn)殂~和硅芯片之間引起的應(yīng)力隨著芯片區(qū)增加，所以直接連接方法可能被限制，因?yàn)楹噶匣颦h(huán)氧樹(shù)脂界面僅在破壞之前會(huì)被施壓到那種程度。另一方面，隆起焊盤(pán)使得在破壞之前實(shí)現(xiàn)更多替換，且已經(jīng)表明與非常大的芯片一起工作。在封裝設(shè)計(jì)中另一個(gè)重要的問(wèn)題是散熱。功率半導(dǎo)體性能的改進(jìn)通常導(dǎo)致更小的芯片區(qū)。如果芯片中的功率損耗沒(méi)有增加，那么在更小區(qū)上的熱能集中可以產(chǎn)生更高的溫度并可靠地下降。增加封裝外的熱量轉(zhuǎn)換率的方法包括減小熱界面的數(shù)量、使用具有更高導(dǎo)熱性的材料、以及減小層(例如，硅、焊料、管芯固定、以及管芯固定焊盤(pán))的厚度。RajeevJoshi 的題為 “Semiconductor Die Packageffith Improved Thermal and ElectricalPerformance, ”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，566，749號(hào)中討論了散熱問(wèn)題的解決方法,尤其關(guān)于包括用于RF應(yīng)用的垂直功率MOSFET的管芯。用于改進(jìn)總的封裝性能的其他技術(shù)在Rajeev Joshi的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利第6，133，634號(hào)和第6，469，384號(hào)，以及Joshi等人白勺題為“Thin Thermally EnhancedFlip Chip in a Leaded Molded Package”的美國(guó)專(zhuān)利申請(qǐng)第10/271,654(代理案號(hào)18865-99-1/17732.53440)號(hào)中進(jìn)行了詳細(xì)描述。應(yīng)該明白，本文描述的各種功率器件中的任何一種可以容納在本文描述的任何一種封裝或任何其他合適的封裝中。使用更多用于散熱的外殼面積還增加外殼保持較低溫度的能力，例如，外殼頂部和底部的熱界面。與這些表面周?chē)臍饬鹘Y(jié)合的增加的表面積增加了散熱速率。外殼設(shè)計(jì)還能夠輕易與外部散熱器連接。由于熱傳導(dǎo)和紅外輻射技術(shù)是普通方法，所以交替冷卻方法的應(yīng)用是可以的。例如，在 Reno Rossetti 的題為“Power Circuitryffith A ThermionicCooling System”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第10/408，471 (代理案號(hào)17732-6672)號(hào)中進(jìn)行了描述熱離子發(fā)射是可以用于冷卻功率器件散熱的一種方法，其全部?jī)?nèi)容結(jié)合于此作為參考。在單個(gè)封裝中包括功率輸出和控制功能的邏輯電路的集成帶來(lái)了其他問(wèn)題。其一，外殼需要更多的引腳來(lái)與其他的電子功能相連接。封裝應(yīng)該考慮到封裝中高電流功率的相互連接和低電流信號(hào)的相互連接?？梢越鉀Q這些問(wèn)題的各種封裝技術(shù)包括:芯片到芯片(chip-to-chip)引線結(jié)合法，以消除特殊的連接焊盤(pán)；層疊芯片(chip-on-chip),以節(jié)省外殼內(nèi)的空間；以及多芯片模塊，其允許將不同的硅技術(shù)結(jié)合到單個(gè)電子功能中。多芯片封裝技術(shù)的各種實(shí)施例在Rajeev Joshi的題為“Stacked Package Using Flip inLeadedMolded Package Technology”的共同轉(zhuǎn)讓的美國(guó)專(zhuān)利申請(qǐng)第09/730，932號(hào)(代理案號(hào) 18865-50/17732-19450)，以及同樣是 RajeevJoshi 的題為 “Multichip ModuleIncluding Substrate with an Array of Interconnect Structures，，的第 10/330, 741 號(hào)(代理案號(hào)18865-121/17732-66650.08)中進(jìn)行了描述，其全部?jī)?nèi)容結(jié)合于此作為參考。雖然上面提供了對(duì)本發(fā)明優(yōu)選實(shí)施例的完整說(shuō)明，但是許多替換、修改和等同都是可行的。例如，在本文中，許多電荷平衡技術(shù)是在M0SFET，尤其是溝槽柵型MOSFET的情況下進(jìn)行描述的。本領(lǐng)域的技術(shù)人員應(yīng)了解，可以將相同的技術(shù)應(yīng)用到包括IGBT、半導(dǎo)體閘流管、二極管和平面型MOSFET的其他類(lèi)型的器件以及橫向器件中。因此，出于這些和其他原因，以上描述并非用于限制由權(quán)利要求所限定的本發(fā)明的范圍。
權(quán)利要求
1.一種用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的方法，所述方法包括: 在所述半導(dǎo)體基板和所述溝槽的上表面上形成第一介電材料層； 在所述第一介電材料層上形成第一導(dǎo)電材料層； 圖樣化所述第一介電材料層和所述第一導(dǎo)電材料層以形成第一導(dǎo)電電極，所述第一導(dǎo)電電極包括在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一部分以及在所述溝槽的第一末端處的所述基板的頂部上延伸的第二部分； 在所述第一導(dǎo)電材料層上形成第二介電材料層； 在所述第二導(dǎo)電材料層上形成第二介電材料層；以及 圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層以形成第二導(dǎo)電電極，所述第二導(dǎo)電電極具有在所述溝槽內(nèi)并沿所述溝槽的縱軸延伸的第一部分以及在所述第一導(dǎo)電電極的所述第二部分的頂部上延伸的第二部分。
2.根據(jù)權(quán)利要求1所述的方法，還包括: 通過(guò)在所述第一導(dǎo)電電極的所述第二部分中的所述第一介電層中的開(kāi)口接觸所述第一導(dǎo)電層；以及 通過(guò)在所述第二導(dǎo)電電極的所述第二部分中的所述第二介電層中的開(kāi)口接觸所述第二導(dǎo)電層。
3.一種用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的方法，所述方法包括: 在所述半導(dǎo)體基板和所述溝槽的上表面上形成第一介電材料層； 在所述第一介電材料層 上形成第一導(dǎo)電材料層； 圖樣化所述第一介電材料層和所述第一導(dǎo)電材料層以形成第一導(dǎo)電電極，所述第一導(dǎo)電電極具有在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一基本水平部分以及延伸到所述基板的所述上表面的第二基本垂直部分； 在所述第一導(dǎo)電材料層上形成第二介電材料層； 在所述第二導(dǎo)電材料層上形成第二介電材料層；以及 圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層以形成第二導(dǎo)電電極，所述第二導(dǎo)電電極具有在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一部分以及基本垂直延伸到所述基板的所述上表面的第二部分。
4.根據(jù)權(quán)利要求3所述的方法，還包括在所述基板的表面處接觸所述第一導(dǎo)電電極和第二導(dǎo)電電極的所述第二部分。
5.一種用于在半導(dǎo)體基板中的多個(gè)溝槽內(nèi)形成掩埋導(dǎo)電層的方法，包括: 沿著所述多個(gè)溝槽中的每一個(gè)的側(cè)壁和底部設(shè)置第一介電材料層； 將所述多個(gè)溝槽基本上填充有第一導(dǎo)電材料層； 在所述多個(gè)溝槽中所選的一個(gè)溝槽上施加掩模層； 將在剩下的多個(gè)溝槽中的所述第一導(dǎo)電材料層和所述第一介電材料層凹進(jìn)； 去除所述掩模層； 在包括所述剩下的多個(gè)溝槽的所述上表面和側(cè)壁的所述基板的所述上表面上形成第二介電材料層； 將所述剩下的多個(gè)溝槽的上部基本上填充有第二導(dǎo)電材料層；以及 用第三介電材料層覆蓋所述第二導(dǎo)電材料層。
6.一種用于在半導(dǎo)體基板中的多個(gè)溝槽內(nèi)形成掩埋導(dǎo)電層的方法，包括: 沿著所述多個(gè)溝槽中的每一個(gè)的側(cè)壁和底部設(shè)置第一介電材料層； 將所述多個(gè)溝槽基本上填充有第一導(dǎo)電材料層； 在每個(gè)露出第一導(dǎo)電材料層的一部分的溝槽內(nèi)，將所述第一介電材料層從所述基板的上表面和所述多個(gè)溝槽的所述側(cè)壁去除到第一深度，所述第一導(dǎo)電材料層所露出的部分在每個(gè)溝槽內(nèi)形成兩個(gè)槽； 應(yīng)用第二介電材料層覆蓋所述基板的所述上表面、每個(gè)溝槽的所述側(cè)壁以及所述第一導(dǎo)電材料層的所述露出部分的所述表面； 將每個(gè)溝槽內(nèi)的所述兩個(gè)槽基本上填充有第二導(dǎo)電材料層；以及 用第三介電材料層覆蓋所述第二導(dǎo)電材料層。
7.一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括: 提供由第一類(lèi)型摻雜物摻雜的半導(dǎo)體基板； 在所述半導(dǎo)體基板上形成緩沖層，將所述緩沖層摻雜第二類(lèi)型的摻雜物，所述第二類(lèi)型的摻雜物的擴(kuò)散率比所述第一類(lèi)型摻雜物的擴(kuò)散率??；以及在所述緩沖層上形成期望厚度的所述外延生長(zhǎng)層。
8.一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括: 提供由第一類(lèi)型摻雜物摻雜的半導(dǎo)體基板； 在所述半導(dǎo)體基板上形成勢(shì)壘層，所述勢(shì)壘層具有包括碳的混合物；以及 在所述緩沖層上形成 期望厚度的外延生長(zhǎng)層， 其中，所述勢(shì)壘層用于阻止所述第一類(lèi)型的所述摻雜物從所述基板向上擴(kuò)散到所述外延生長(zhǎng)層中。
9.一種用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法，包括: 提供由第一類(lèi)型摻雜物摻雜的半導(dǎo)體基板； 在所述半導(dǎo)體基板上形成期望厚度的外延生長(zhǎng)層； 在所述外延生長(zhǎng)層內(nèi)形成阱區(qū)，所述阱區(qū)具有與所述第一類(lèi)型的所述摻雜物相反導(dǎo)電性的第二類(lèi)型的摻雜物；以及 在所述外延生長(zhǎng)層和所述阱區(qū)之間的結(jié)處形成擴(kuò)散勢(shì)壘層， 其中，所述勢(shì)壘層用于防止所述阱區(qū)和所述外延生長(zhǎng)層之間摻雜物的擴(kuò)散。
10.一種用于形成溝槽柵型晶體管的方法，包括: 提供第一導(dǎo)電類(lèi)型的基板； 在所述基板之上形成所述第一導(dǎo)電類(lèi)型的漂移區(qū)； 在所述漂移區(qū)中形成溝槽； 沿著所述溝槽的側(cè)壁和底部設(shè)置第一介電材料層； 將所述溝槽的下部填充第一導(dǎo)電材料層； 用層間介電材料覆蓋所述第一導(dǎo)電材料層； 選擇性地生長(zhǎng)與所述第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型的外延層，以在所述漂移區(qū)的上表面上形成阱區(qū)以及在所述層間介電材料之上形成上溝槽部； 在所述外延層的上表面和側(cè)壁上形成第二介電材料層；以及 將所述上溝槽部基本上填充有第二導(dǎo)電材料層。
全文摘要
本發(fā)明提供用于在形成在半導(dǎo)體基板上的溝槽內(nèi)形成掩埋導(dǎo)電層的方法、用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法、用于控制外延生長(zhǎng)的半導(dǎo)體材料的厚度的方法、用于形成溝槽柵型晶體管的方法。方法包括在半導(dǎo)體基板和所述溝槽的上表面上形成第一介電材料層；在第一介電材料層上形成第一導(dǎo)電材料層；圖樣化第一介電材料層和所述第一導(dǎo)電材料層以形成第一導(dǎo)電電極，所述第一導(dǎo)電電極包括在所述溝槽內(nèi)沿著所述溝槽的縱軸延伸的第一部分以及在所述溝槽的第一末端處的所述基板的頂部上延伸的第二部分；在所述第一導(dǎo)電材料層上形成第二介電材料層；在所述第二導(dǎo)電材料層上形成第二介電材料層；以及圖樣化所述第二介電材料層和所述第二導(dǎo)電材料層。
文檔編號(hào)H01L21/3205GK103199017SQ20131006051
公開(kāi)日2013年7月10日 申請(qǐng)日期2004年12月28日 優(yōu)先權(quán)日2003年12月30日
發(fā)明者阿肖克·沙拉, 艾倫·埃爾班霍威, 克里斯托弗·B·科康, 史蒂文·P·薩普, 彼得·H·威爾遜, 巴巴克·S·薩尼 申請(qǐng)人:飛兆半導(dǎo)體公司