專利名稱：基于深亞微米cmos工藝適用于大規(guī)模像素陣列的像素結構的制作方法
技術領域：
本發(fā)明涉及一種像素結構。特別是涉及一種低電源電壓供電、高動態(tài)范圍、高信噪比的基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構。
背景技術：
CMOS (Complementary Metal Oxide Semiconductor,互補金屬氧化物半導體)圖像傳感器具有功耗低、集成度高、成本低、抗輻照性好等特點，在部分領域已逐漸取代CCD(Charge Coupled Device,電感I禹合器件)圖像傳感器。
當今CMOS圖像傳感器主要是有源像素傳感器(Active Pixel Sensor, APS),其像素陣列廣泛采用以4T像素結構為代表的‘電荷積分’工作模式，其電路結構如

圖1所示，像素由F1D (Pinned Photodiode,表面箝位光電二極管)、傳輸門(MTe)、復位管(MKS)、放大管(Msf)和選通管(MseJ組成。其工作過程為:1、復位:信號置為高電平，浮空擴散區(qū)(floating diffusion, FD)節(jié)點被復位。2、積分:曝光過程中，傳輸柵ΦΤ(；電壓升高,在F1D中收集到的光生電子進入FD節(jié)點，在規(guī)定積分時間內(nèi)完成電荷積分過程，最后導出的電子數(shù)與曝光的強度有關，光強越大，流入FD的電子越多，輸出電壓Vtot越??；同理，光強越小，輸出電壓Vott越大。即光敏節(jié)點的輸出電壓反映了光強信息，以這種模式工作的通常稱為“電荷積分型”圖像傳感器。
動態(tài)范圍(DynamicRange, DR)和信噪比(Signal-to-Noise Ratio, SNR)圖像傳感器的兩項重要指標。動態(tài)范圍定義為像素的最大可探測非飽和信號與最小可測信號的比值。最大非飽和信號是像素的滿阱容量或像素最大輸出電壓擺幅，它受到電源電壓的限制，通常電源電壓越大像素最大輸出電壓擺幅越大，電源電壓越小像素最大輸出電壓擺幅??；最小可測信號為無輸入信號時噪聲的均方根，即受到噪聲限值。信噪比定義為信號與噪聲的功率之比。信噪比越大，信號相對較強，噪聲對圖像的影響就相對降低，因此得到的圖像質(zhì)量較高。
隨著CMOS工藝特征尺寸不斷減小，尤其是先進的深亞微米CMOS工藝，使集成電路所需的電源電壓不斷降低，這給CMOS集成電路帶來了高集成度、高速度、低功耗等一系列優(yōu)勢。然而，基于這種小尺寸CMOS工藝的集成電路，電源電壓的下降及電路噪聲的上升是必然趨勢，如上所述，這將導致由這種像素構成的圖像傳感器DR和SNR大幅下降。這成為小尺寸工藝下模擬像素圖像傳感器發(fā)展的瓶頸。
為克服這種DR和SNR的下降，在圖像傳感器的發(fā)展進程中，研究人員開發(fā)出了基于PWM (Pulse Width Modulation，脈沖寬度調(diào)制)工作模式的圖像傳感器。與傳統(tǒng)的電荷積分型圖像傳感器中所有像素受限于固定積分時間不同，基于時間的圖像傳感器可以根據(jù)每個像素選擇最適合的積分時間，并且這種積分時間可以代表光強度，即獲得時域的圖像信息。
基于PWM的像素結構參考圖2，一個典型的PWM像素由光電二極管H)、復位管MKST、像素級比較器和像素級/列級/陣列級存儲器組成。復位管Mkst連接電源和ro反向輸入端(cPD為ro寄生電容)，比較器的輸入端分別為ro節(jié)點電壓vPD和設定的參考電壓vMf，比較器輸出端Vwt通過反相器接入存儲器寫控制端，存儲器的輸入數(shù)據(jù)由像素陣列外部的全局計數(shù)器輸入。其工作過程如下:ro先復位至復位電壓Vist，在像素積分的過程中，ro節(jié)點電容因外界光強作用產(chǎn)生的光生電流而放電，節(jié)點電壓下降，比較器比較ro節(jié)點電壓與Vref之間的關系，當它降低至VMf時，該比較器的輸出Vtjut發(fā)生跳變，這一跳變信號控制存儲器進行一次“寫”操作，保存當前全局計數(shù)器的數(shù)值，并可通過存儲器“讀”控制端控制讀出數(shù)據(jù)。此時存儲器中的數(shù)據(jù)即為該像素的積分時間tsig量化值，等價于像素從積分開始到其比較器輸出翻轉(zhuǎn)之間的時間間隔所形成的脈沖寬度，其值為:
權利要求
1.一種基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構，包括有由PCCT發(fā)生器(Al)、時序控制電路(A2)和陣列共用的全局計數(shù)器(A3)構成的芯片級(A)，其特征在于，還設置有輸入端與芯片級(A)的輸出端相連的數(shù)字像素結構(B)，所述的數(shù)字像素結構(B)是由PWM工作模式的像素結構(BI)和像素級寄存器(B2)構成，其中，芯片級(A)中的PCCT發(fā)生器(Al)的輸出電流Ipcct通過電流鏡結構輸入到PWM工作模式的像素結構(BI)中晶體管Mk的漏端，芯片級(A)中的全局計數(shù)器(A3)的輸出端連接所述的像素級寄存器(B2)的輸入端，所述的PWM工作模式的像素結構(BI)的輸出端連接像素級寄存器(B2)的寫控制端。
2.根據(jù)權利要求1所述的基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構，其特征在于，所述的PWM工作模式的像素結構(BI)包括有:晶體管M1、M2、M3>Mest,Mcs,反相器Invl和反相器Inv2，所述的晶體管M3的柵極連接芯片級A中的PCCT發(fā)生器Al的晶體管M4柵極，晶體管M3的源極、反相器Invl、Inv2中的PMOS晶體管源極和用于開關的晶體管M1的源極共同連接電源，晶體管M3的漏極分別連接復位晶體管Mkst的源極、比較晶體管Mcs的漏極以及反相器Invl的輸入端，晶體管Mk^MpM2的柵極連接芯片級時序控制信號，晶體管Mkst的漏極分別連接光電二極管H)的反向輸入端，以及晶體管Mcs的柵極，光電二極管ro的另一端接地，晶體管Mcs的源極連接反相器Inv2的輸出端，反相器Invl、Inv2中的NMOS源極接地，反相器Invl的輸出端連接晶體管M2的漏極，用于開關的晶體管M2的源極和晶體管M1的漏極共同連接反相器Inv2輸入端以及像素級寄存器B2的寫控制端。
3.根據(jù)權利要求1所述的基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構，其特征在于，所述的電流鏡結構是由PCCT發(fā)生器(Al)中的晶體管M4的柵極與PWM工作連接模式的像素結構(BI)中的M3的柵極相連構成。
4.根據(jù)權利要求1所述的基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構，其特征在于，所述的PCCT發(fā)生器(Al)是基于5位電流DAC的PCCT發(fā)生器。
5.根據(jù)權利要求1所述的基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構，其特征在于，所述的全局計數(shù)器(A3)的輸出端與所述的像素級寄存器(B2)的輸入端之間是多位連接，所述的像素級寄存器(B2)的輸出為多位輸出。
全文摘要
一種基于深亞微米CMOS工藝適用于大規(guī)模像素陣列的像素結構，有由PCCT發(fā)生器、時序控制電路和陣列共用的全局計數(shù)器構成的芯片級，輸入端與芯片級的輸出端相連的數(shù)字像素結構，數(shù)字像素結構是由PWM工作模式的像素結構和像素級寄存器構成，芯片級中的PCCT發(fā)生器的輸出電流IPCCT通過電流鏡結構輸入到PWM工作模式的像素結構中晶體管MCS的漏端，芯片級中的全局計數(shù)器的輸出端連接所述的像素級寄存器的輸入端，PWM工作模式的像素結構的輸出端連接像素級寄存器的寫控制端。本發(fā)明，動態(tài)范圍不直接依賴電源電壓、可直接輸出數(shù)字值、無列FPN和讀出噪聲。在深亞微米CMOS工藝下，可采用低電源電壓供電，具有更低的功耗并可獲得高的動態(tài)范圍和信噪比。
文檔編號H01L27/146GK103139496SQ201310061690
公開日2013年6月5日 申請日期2013年2月27日 優(yōu)先權日2013年2月27日
發(fā)明者徐江濤, 金偉松, 姚素英, 高靜, 史再峰 申請人:天津大學