半導(dǎo)體器件和制造半導(dǎo)體器件的方法本申請(qǐng)是基于日本專(zhuān)利申請(qǐng)No.2012-042806和2012-223966，這些申請(qǐng)的內(nèi)容通過(guò)引用并入本文。技術(shù)領(lǐng)域本發(fā)明涉及一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法，并且涉及例如一種在其中半導(dǎo)體芯片以倒裝芯片的方式與互連基板連接的半導(dǎo)體器件和制造半導(dǎo)體器件的方法。

背景技術(shù)：
在半導(dǎo)體芯片的安裝類(lèi)型之一中存在倒裝芯片連接。倒裝芯片連接是這樣的類(lèi)型，在該類(lèi)型中，使半導(dǎo)體芯片的有源表面面對(duì)互連基板，然后通過(guò)焊料將半導(dǎo)體芯片的電極焊盤(pán)與互連基板的端子彼此連接。近年來(lái)，為了應(yīng)對(duì)電極焊盤(pán)的小型化，開(kāi)發(fā)了這樣一種結(jié)構(gòu)，在該結(jié)構(gòu)中，Cu柱形成在電極焊盤(pán)上，并且Cu柱和電極焊盤(pán)通過(guò)焊料彼此連接。這里，利用其中不使用Pb的Sn基焊料作為焊料。另一方面，W.H.WU和三個(gè)其他人在2009年的JournalofELECTRONICMATERIALS第38卷第12期的“TheinfluenceofCurrentDirectionontheCu-NiCross-InteractioninCu/Sn/NiDiffusionCouples”顯示了檢查當(dāng)Sn設(shè)置在Cu與Ni之間時(shí)的電遷移的結(jié)果。在該文檔中，知道了當(dāng)從照片看時(shí)Cu與Ni之間的距離大約為60至80μm。報(bào)告了在這種條件下由于電遷移而導(dǎo)致在Sn中形成空隙。當(dāng)Cu柱設(shè)置在電極焊盤(pán)上時(shí)，由于電遷移，Cu從Cu柱擴(kuò)散到Sn基焊料。當(dāng)Cu擴(kuò)散到Sn基焊料時(shí)，形成合金Cu和Sn，這導(dǎo)致在焊料中形成空隙。當(dāng)在焊料中形成空隙時(shí)，存在焊料被切斷的高可能性。從本說(shuō)明書(shū)的說(shuō)明書(shū)和附圖，其他問(wèn)題和新的特征將是明顯的。

技術(shù)實(shí)現(xiàn)要素：
在一個(gè)實(shí)施例中，提供一種包括電極焊盤(pán)的半導(dǎo)體芯片。Cu柱形成在電極焊盤(pán)上。另外，互連基板的連接端子由含有Cu的金屬形成。Cu柱和連接端子通過(guò)含有Sn的焊料層彼此連接。Ni層形成在Cu柱與焊料層之間或者在焊料層與連接端子之間。Cu柱的上表面與連接端子之間的距離等于或小于20μm。根據(jù)實(shí)施例，可防止用于將Cu柱連接到互連基板的連接端子的焊料被切斷。附圖說(shuō)明從以下結(jié)合附圖對(duì)某些優(yōu)選實(shí)施例的描述，本發(fā)明的以上目的、優(yōu)點(diǎn)和特征以及其他目的、優(yōu)點(diǎn)和特征將會(huì)更清楚，在附圖中：圖1是示出半導(dǎo)體器件的構(gòu)造的截面圖。圖2A和圖2B是示出半導(dǎo)體芯片的平面圖。圖3A和圖3B是示出半導(dǎo)體芯片的平面圖。圖4是圖1的截面A-A’的放大圖。圖5A和圖5B是示出制造圖4中所示的半導(dǎo)體器件的方法的示圖。圖6A和圖6B是示出制造圖4中所示的半導(dǎo)體器件的方法的示圖。圖7是示出制造圖4中的半導(dǎo)體器件的方法的示圖。圖8A和圖8B是示出當(dāng)Ni層設(shè)置在Cu柱與連接端子兩者上時(shí)焊料層的結(jié)構(gòu)變化的示圖。圖9是示出圖8B的延續(xù)部分的示圖。圖10A和圖10B是示出實(shí)施例的效果的示圖。圖11是示出圖4的修改例子的截面圖。圖12是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件中的半導(dǎo)體芯片和互連基板的連接結(jié)構(gòu)的截面圖。圖13是示出圖12的修改例子的截面圖。圖14是示出緊接著Cu柱和連接端子通過(guò)焊料層彼此連接之后的狀態(tài)的截面照片。圖15是示出Cu柱與連接端子之間通電預(yù)定時(shí)間之后的狀態(tài)的截面照片。圖16是示出圖12的修改例子的截面圖。圖17是示出圖11的修改例子的截面圖。圖18是示出焊料層的厚度L與空隙的發(fā)生率之間的關(guān)系的曲線圖。具體實(shí)施方式本文現(xiàn)在將參照說(shuō)明性實(shí)施例來(lái)描述本發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，許多替代實(shí)施例可使用本發(fā)明的教導(dǎo)來(lái)實(shí)現(xiàn)，并且本發(fā)明不限于出于解釋性目的而示出的實(shí)施例。以下，將參照附圖來(lái)描述本發(fā)明的實(shí)施例。在所有圖中，相似的元件用相似的指代數(shù)字和符號(hào)指代，將不重復(fù)其描述。（第一實(shí)施例）圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件SD的構(gòu)造的截面圖。該半導(dǎo)體器件SD包括半導(dǎo)體芯片SC和互連基板INT。半導(dǎo)體芯片SC是例如在其中合并邏輯電路和存儲(chǔ)器電路的芯片，但是可僅包括邏輯電路，并且可僅包括存儲(chǔ)器電路。另外，半導(dǎo)體芯片SC可包括CoC（芯片上芯片）結(jié)構(gòu)或SIP（系統(tǒng)級(jí)封裝）結(jié)構(gòu)，在CoC結(jié)構(gòu)中，多個(gè)半導(dǎo)體芯片被疊層。半導(dǎo)體芯片SC在互連基板INT上以倒裝芯片被安裝。半導(dǎo)體芯片SC包括Cu柱PIL，并且通過(guò)Cu柱PIL與互連基板INT連接。半導(dǎo)體芯片SC與互連基板INT的連接部分用底部填充樹(shù)脂UFR密封?；ミB基板INT在與其上安裝半導(dǎo)體芯片SC的表面相對(duì)的一側(cè)的表面上包括焊料球SB。焊料球SB通過(guò)互連基板INT內(nèi)的互連部分和Cu柱PIL與半導(dǎo)體芯片SC的內(nèi)部電路連接。圖2A和圖2B是示出半導(dǎo)體芯片SC的平面圖，并且顯示了Cu柱PIL的布局的第一例子。在這些圖中所示的例子中，Cu柱PIL沿著半導(dǎo)體芯片SC的邊緣設(shè)置。具體地講，在圖2A中所示的例子中，Cu柱PIL僅設(shè)置在沿著半導(dǎo)體芯片SC的邊緣的區(qū)域中。另一方面，在圖2B中所示的例子中，除了沿著半導(dǎo)體芯片SC的邊緣的區(qū)域之外，Cu柱PIL甚至還設(shè)置在內(nèi)側(cè)的一部分中。圖3A和圖3B是示出半導(dǎo)體芯片SC的平面圖，并且顯示了Cu柱PIL的布局的第二例子。在這些圖中所示的例子中，Cu柱PIL按矩陣設(shè)置在半導(dǎo)體芯片SC的整個(gè)表面上。具體地講，在圖3A中所示的例子中，Cu柱PIL設(shè)置在半導(dǎo)體芯片SC的整個(gè)表面上。另一方面，在圖3B中所示的例子中，Cu柱PIL不設(shè)置在半導(dǎo)體芯片SC的一部分上。同時(shí)，在圖3A和圖3B中所示的例子中，Cu柱PIL均勻地設(shè)置。然而，Cu柱PIL在所述區(qū)域的一部分上的布置間隔可以不同于Cu柱PIL在其他區(qū)域上的布置間隔。圖4是圖1的截面A-A’的放大圖。半導(dǎo)體芯片SC包括電極焊盤(pán)PAD。Cu柱PIL形成在電極焊盤(pán)PAD上。另外，互連基板INT包括連接端子TER。連接端子TER含有Cu。例如，連接端子TER由Cu形成，并且被形成為例如焊盤(pán)形狀（landshape）。然而，連接端子TER可以不被形成為焊盤(pán)形狀。Cu柱PIL和連接端子TER通過(guò)焊料層SOL彼此連接。焊料層SOL含有Sn。Ni層NIL形成在Cu柱PIL與連接端子TER之間。焊料層SOL的厚度的最小值L等于或小于20μm。具體地講，半導(dǎo)體芯片SC包括多級(jí)互連層。電極焊盤(pán)PAD形成在該多級(jí)互連層的最上層中。保護(hù)絕緣膜（鈍化膜）形成在該多級(jí)互連層的最上層中。保護(hù)絕緣膜包括氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一個(gè)。用于暴露電極焊盤(pán)PAD的開(kāi)口形成在保護(hù)絕緣膜中。聚酰亞胺（polyimide）層SLL形成在保護(hù)絕緣膜上。聚酰亞胺層SLL包括電極焊盤(pán)PAD上的開(kāi)口。阻擋層和種子層按這個(gè)順序的層疊膜SEED形成在該開(kāi)口內(nèi)且在電極焊盤(pán)PAD上。阻擋層是用于防止Cu擴(kuò)散到電極焊盤(pán)PAD和保護(hù)絕緣膜的層，并且由例如TiN形成。種子層是用于通過(guò)電鍍使Cu柱PIL生長(zhǎng)的種子層，并且由例如Cu形成。如上所述，Cu柱PIL用電鍍方法形成。Cu柱PIL的上表面的形狀可以是大致平整的，并且凹部和凸部中的至少一個(gè)可形成在該上表面上。在本實(shí)施例中，Ni層NIL形成在Cu柱PIL上。Ni層NIL用電鍍方法形成，并且Ni的含量等于或大于99wt%。Ni層NIL的厚度例如等于或大于0.1μm且等于或小于10μm。焊料層SOL含有Sn，而不含Pb。Sn在焊料層SOL中的含量例如等于或大于90wt%，并且優(yōu)選地等于或大于95%。焊料層SOL由例如SnAg形成。Cu柱PIL的上表面和連接端子TER的上表面通常都包括不規(guī)則部分。由于這個(gè)原因，焊料層SOL的厚度通常變得不均勻。焊料層SOL的厚度的最小值L等于或小于20μm，優(yōu)選地等于或小于15μm，更優(yōu)選地等于或小于11μm。同時(shí)，最小至L優(yōu)選地等于或大于5μm。圖5A至圖7是示出制造半導(dǎo)體器件SD的方法的例子的截面圖。首先，在半導(dǎo)體晶圓上形成元素隔離膜。從而，使元素形成區(qū)隔離。元素隔離膜使用例如STI方法來(lái)形成，但是可使用LOCOS方法來(lái)形成。接著，在位于元素形成區(qū)中的半導(dǎo)體晶圓上形成柵絕緣膜和柵極。柵絕緣膜可以是氧化硅膜，并且可以是其介電常數(shù)高于氧化硅膜的介電常數(shù)的高介電常數(shù)膜（例如，硅酸鉿膜）。當(dāng)柵絕緣膜是氧化硅膜時(shí)，柵極由多晶硅膜形成。另外，當(dāng)柵絕緣膜是高介電常數(shù)膜時(shí)，柵極由金屬膜（例如，TiN）和多晶硅膜的層疊膜形成。另外，當(dāng)柵極由多晶硅形成時(shí)，在形成柵極的工藝中，在元素隔離膜上可形成多晶硅電阻。接著，在位于元素形成區(qū)中的半導(dǎo)體晶圓上形成源極和漏極的延伸區(qū)。接著，在柵極的側(cè)壁上形成側(cè)壁。接著，在位于元素形成區(qū)中的半導(dǎo)體晶圓上形成用作源極和漏極的雜質(zhì)區(qū)。以這種方式，MOS晶體管形成在半導(dǎo)體晶圓上。接著，在元素隔離膜和MOS晶體管上形成多級(jí)互連層。電極焊盤(pán)PAD形成在最上面的互連層中。接著，在多級(jí)互連層上形成保護(hù)絕緣膜（鈍化膜）。位于電極焊盤(pán)PAD上的開(kāi)口形成在保護(hù)絕緣膜中。接著，如圖5A所示，在保護(hù)絕緣膜和電極焊盤(pán)PAD上形成聚酰亞胺層SLL。接著，通過(guò)使聚酰亞胺層SLL曝光和顯影來(lái)在聚酰亞胺層SLL中形成位于電極焊盤(pán)PAD上的開(kāi)口。接著，例如通過(guò)濺射法在聚酰亞胺層SLL上、開(kāi)口內(nèi)形成阻擋層和種子層的層疊膜SEED。阻擋層的一部分與電極焊盤(pán)PAD連接。接著，在層疊膜SEED上形成抗蝕膜RES，并且使抗蝕膜RES曝光和顯影。從而，在抗蝕膜RES中形成開(kāi)口。該開(kāi)口位于用于使Cu柱PIL生長(zhǎng)的區(qū)域中，具體地講，被形成為當(dāng)在平面圖中查看時(shí)將電極焊盤(pán)PAD包括在內(nèi)側(cè)。接著，如圖5B所示，通過(guò)在下述部分上進(jìn)行電鍍來(lái)使Cu生長(zhǎng)，所述部分為暴露到層疊膜SEED上的抗蝕膜RES的開(kāi)口內(nèi)的部分。從而，形成Cu柱PIL。接著，如圖6A所示，通過(guò)使用抗蝕膜RES作為掩膜，通過(guò)在Cu柱PIL上按Ni層NIL和焊料層SOL這個(gè)順序進(jìn)行電鍍來(lái)使Ni層NIL和焊料層SOL生長(zhǎng)。接著，如圖6B所示，移除抗蝕膜RES，并進(jìn)一步移除在其中Cu柱PIL不由層疊膜SEED形成的部分。其后，通過(guò)對(duì)半導(dǎo)體晶圓進(jìn)行切片來(lái)切掉半導(dǎo)體芯片SC。另外，如圖7所示，制備互連基板INT。焊料層SOL以小厚度形成在互連基板INT的連接端子TER上。接著，使半導(dǎo)體芯片SC的Cu柱PIL面對(duì)互連基板INT的連接端子TER，并且以倒裝芯片的方式將半導(dǎo)體芯片SC與互連基板INT連接。同時(shí)，在以倒裝芯片的方式將處于晶圓狀態(tài)的半導(dǎo)體芯片SC與互連基板INT連接之后，可通過(guò)切片來(lái)切掉半導(dǎo)體芯片SC和互連基板INT。接下來(lái)，將參照?qǐng)D8A、圖8B、圖9和圖10來(lái)描述本實(shí)施例的操作和效果。首先，考慮Ni層NIL既不形成在Cu柱PIL上、也不形成在連接端子TER上的情況。電流在Cu柱PIL與連接端子TER之間雙向流動(dòng)。由于這個(gè)原因，隨著半導(dǎo)體器件SD被使用，相當(dāng)大量的Cu從Cu柱PIL和連接端子TER兩者擴(kuò)散到焊料層SOL中。當(dāng)相當(dāng)大量的Cu擴(kuò)散到焊料層SOL中時(shí)，擴(kuò)散的Cu與焊料層SOL內(nèi)的Sn組合形成Cu3Sn。Cu3Sn的體積小于Sn單獨(dú)存在的情況下的體積。由于這個(gè)原因，當(dāng)形成Cu3Sn時(shí)，形成Kirkendall空隙。在這種情況下，存在焊料層SOL被切斷的高可能性。接下來(lái)，參照?qǐng)D8A、圖8B和圖9，考慮Ni層NIL既形成在Cu柱PIL上、又形成在連接端子TER上的情況。在這種情況下，即使當(dāng)Cu從Cu柱PIL擴(kuò)散到焊料層SOL中時(shí)，Cu也被Ni層NLL阻擋。另外，即使當(dāng)Cu從連接端子TER擴(kuò)散到焊料層SOL中時(shí)，Cu也被Ni層NIL阻擋。由于這個(gè)原因，只要Ni層NIL存在，在焊料層SOL中就不形成Cu和Sn的合金。然而，如圖8A所示，Ni和Sn的合金化（即，Ni3Sn的形成）從作為起始點(diǎn)的、Ni層NIL與焊料層SOL之間的界面開(kāi)始。整個(gè)Ni層NIL在某一時(shí)刻變?yōu)镹i3Sn。于是，這處于與Ni層NIL既不形成在Cu柱PIL上、也不形成在連接端子TER上的情況下相同的狀態(tài)，因此，如圖8B所示，相當(dāng)大量的Cu從Cu柱PIL和連接端子TER兩者擴(kuò)散。由于這個(gè)原因，由于Cu3Sn的形成，形成Kirkendall空隙，因此，如圖9所示，存在焊料層SOL被切斷的高可能性。另外，隨著半導(dǎo)體器件SD被使用，由于電遷移，焊料層SOL內(nèi)的Sn在遠(yuǎn)離Ni3Sn的方向上移動(dòng)。由于這個(gè)原因，由Sn的電遷移引起的空隙可形成在焊料層SOL的未反應(yīng)部分與Ni3Sn之間的界面中。在這種情況下，存在焊料層SOL在該界面中被切斷的高可能性。另一方面，如圖10A和圖10B所示，在本實(shí)施例中，Ni層NIL形成在Cu柱PIL或連接端子TER上。由于這個(gè)原因，Ni3Sn層在Ni層與焊料層SOL之間生長(zhǎng)，并且與此同時(shí)，Cu從連接端子TER與Cu柱PIL之間其中不形成Ni層NIL的一個(gè)（在這些圖中所示的例子中，連接端子TER）擴(kuò)散到焊料層SOL中。擴(kuò)散的Cu的一部分在焊料層SOL和Ni3Sn層之間的界面處匯集，但是其量很小。由于這個(gè)原因，Cu6Sn5形成在Ni3Sn層與焊料層SOL之間的界面中。同時(shí)，認(rèn)為Ni含于Cu6Sn5層中。另一方面，Cu3Sn層形成在焊料層SOL與連接端子TER與Cu柱PIL之間其中不形成Ni層NIL的一個(gè)（在這些圖中所示的例子中，連接端子TER）之間的界面中。然而，因?yàn)镃u僅從連接端子TER或Cu柱PIL之一擴(kuò)散到焊料層SOL中，所以Cu變短。由于這個(gè)原因，Cu3Sn層在某一時(shí)間切換為Cu6Sn5層。也就是說(shuō)，在Cu3Sn層首先形成在焊料層SOL與連接端子TER與Cu柱PIL之間其中不形成Ni層NIL的一個(gè)（在這些圖中所示的例子中，連接端子TER）之間的界面中之后，Cu6Sn5層形成在焊料層SOL側(cè)。其后，隨著半導(dǎo)體器件SD被使用，Cu6Sn5層從Cu柱PIL側(cè)和連接端子TER側(cè)這兩側(cè)生長(zhǎng)到焊料層SOL中。Cu6Sn5層具有比Cu3Sn層的Sn消耗量少的Sn消耗量。另外，焊料層SOL的厚度的最小值等于或小于20μm。由于這個(gè)原因，如圖10B所示，Cu柱PIL的至少一部分和連接端子TER的至少一部分通過(guò)合金層和Ni層NIL彼此連接，在該合金層中，Cu3Sn層、Cu6Sn5層和Ni3Sn層被層疊。該合金層在使用半導(dǎo)體器件SD的條件下是熱穩(wěn)定的和電穩(wěn)定的。由于這個(gè)原因，Cu柱PIL和連接端子TER的連接結(jié)構(gòu)在通過(guò)合金層和Ni層NIL的連接之后變得穩(wěn)定，因此，存在斷開(kāi)的低可能性。該效果隨著焊料層SOL的厚度的最小值變?。ɡ?，等于或小于15μm，進(jìn)一步等于或小于12μm）而變得顯著。圖18是示出焊料層SOL的厚度L與空隙的發(fā)生率之間的關(guān)系的曲線圖。在該曲線圖中，測(cè)試條件被設(shè)置為175℃的溫度、200mA的電流流動(dòng)量以及2,000小時(shí)的電流流動(dòng)時(shí)間。當(dāng)焊料層SOL的厚度為7μm、10μm、11μm和12μm時(shí)，在其中出現(xiàn)空隙的任何樣本不存在（0%）。另一方面，當(dāng)焊料層SOL的厚度為16μm時(shí)，在20%的樣本中出現(xiàn)空隙，并且當(dāng)焊料層SOL的厚度為22μm時(shí)，在60%的樣本中出現(xiàn)空隙。由此，知道焊料層SOL的厚度等于或小于20μm，優(yōu)選地等于或小于15μm，更優(yōu)選地等于或小于12μm。同時(shí)，在本實(shí)施例中，如圖11所示，Ni層NIL可形成在連接端子TER上，而不是Cu柱PIL上。在這種情況下，也可獲得上述效果。同時(shí)，如圖17所示，連接端子TER可從互連基板INT的最上樹(shù)脂層突出。因此，可進(jìn)一步減小焊料層SOL的最薄部分的厚度。同時(shí)，在這種情況下，Ni層NIL形成在上表面和連接端子TER的側(cè)邊上。（第二實(shí)施例）圖12是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件SD中的半導(dǎo)體芯片SC和互連基板INT的連接結(jié)構(gòu)的截面圖。根據(jù)本實(shí)施例的半導(dǎo)體器件SD具有與根據(jù)第一實(shí)施例的半導(dǎo)體器件SD相同的構(gòu)造，除了半導(dǎo)體芯片SC的Cu柱的形狀之外。首先，Cu柱PIL的上表面被形成為凸形。該凸形的高度（即，上表面（在其上形成Ni層NIL的表面）的高差）等于或大于5μm且等于或小于10μm。另外，與Cu柱PIL的電極焊盤(pán)PAD平行的表面中的截面面積隨著離電極焊盤(pán)PAD的距離增大而增大。上述Cu柱PIL的形狀可通過(guò)改變第一實(shí)施例中的圖5至圖7中所示的抗蝕膜RES的開(kāi)口的形狀來(lái)實(shí)現(xiàn)。具體地講，與Cu柱PIL的電極焊盤(pán)PAD平行的表面中的抗蝕膜RES的開(kāi)口的截面面積隨著離電極焊盤(pán)PAD的距離增大而增大。另外，至少連接端子TER的側(cè)邊的上部部分與焊料層SOL連接。同時(shí)，在圖12中所示的例子中，Ni層NIL形成在Cu柱PIL上。然而，如圖13所示，Ni層NIL可形成在連接端子TER上。另外，如圖16所示，連接端子TER可從互連基板INT的最上樹(shù)脂層突出。因此，可進(jìn)一步減小焊料層SOL的最薄部分的厚度。同時(shí)，在這種情況下，Ni層NIL形成在上表面和連接端子TER的側(cè)邊上。在本實(shí)施例中，也可獲得與第一實(shí)施例相同的效果。另外，Cu柱PIL的上表面被形成為凸形。由于這個(gè)原因，易于使焊料層SOL的厚度的最小值更小。圖14和圖15是具有圖12中所示的結(jié)構(gòu)的樣本的截面照片。圖14顯示了緊接著Cu柱PIL和連接端子TER通過(guò)焊料層SOL彼此連接之后的狀態(tài)。焊料層SOL在Cu柱PIL側(cè)的界面和連接端子TER側(cè)的界面中均包括Cu6Sn5層。這被認(rèn)為是在在焊料層SOL上執(zhí)行回流的工藝中形成的。圖15顯示了Cu柱PIL與連接端子TER之間通電預(yù)定時(shí)間之后的狀態(tài)。在該圖中所示的例子中，Cu6Sn5層生長(zhǎng)，并且將Ni層NIL與連接端子TER連接。在這種狀態(tài)下，焊料層SOL不被切斷。同時(shí)，如圖16所示，連接端子TER上端可從互連基板INT的表面突出。因此，可進(jìn)一步減小焊料層SOL的最薄部分的厚度。如上所述，盡管已基于實(shí)施例具體描述了發(fā)明人所實(shí)現(xiàn)的發(fā)明，但是不言而喻，本發(fā)明不限于以上實(shí)施例，而是在不脫離本發(fā)明的精神和范圍的情況下，可進(jìn)行各種改變和修改。