半導(dǎo)體器件制造方法
【專利摘要】本發(fā)明提供了一種FinFET的制造方法，采用外延工藝，形成了用于FinFET鰭片的高遷移率半導(dǎo)體材料，其中，外延溝槽在第一絕緣層和第二絕緣層中形成，一方面利用第一絕緣層構(gòu)成了FinFET的隔離結(jié)構(gòu)，另一方面利用第二絕緣層精確限定了鰭片高度，并且，整個工藝與現(xiàn)有工藝完全兼容，由此獲得的高遷移率半導(dǎo)體材料鰭片可以被用于高速器件中。
【專利說明】半導(dǎo)體器件制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件制造方法領(lǐng)域，特別地，涉及一種形成具有高遷移率溝道材料的FinFET器件制造方法。
【背景技術(shù)】
[0002]近30年來，半導(dǎo)體器件一直按照摩爾定律等比例縮小，半導(dǎo)體集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術(shù)節(jié)點(diǎn)進(jìn)入深亞微米領(lǐng)域，例如10nm以內(nèi)，甚至45nm以內(nèi)，傳統(tǒng)場效應(yīng)晶體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制，使其等比例縮小的前景受到挑戰(zhàn)。眾多新型結(jié)構(gòu)的FET被開發(fā)出來，以應(yīng)對現(xiàn)實(shí)的需求，其中，F(xiàn)inFET就是一種很具等比例縮小潛力的新結(jié)構(gòu)器件。
[0003]FinFET，鰭狀場效應(yīng)晶體管，是一種多柵半導(dǎo)體器件。由于結(jié)構(gòu)上的獨(dú)有特點(diǎn)，F(xiàn)inFET成為深亞微米集成電路領(lǐng)域很具發(fā)展前景的器件。顧名思義，F(xiàn)inFET包括一個垂直于體硅的襯底的Fin，F(xiàn)in被稱為鰭片或鰭狀半導(dǎo)體柱，不同的FinFET被STI結(jié)構(gòu)分割開來。不同于常規(guī)的平面FET，F(xiàn)inFET的溝道區(qū)位于Fin之內(nèi)。柵極絕緣層和柵極在側(cè)面和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個側(cè)面上的柵極；同時，通過控制Fin的厚度，使得FinFET具有極佳的特性:更好的短溝道效應(yīng)抑制能力，更好的亞閾值斜率，較低的關(guān)態(tài)電流，消除了浮體效應(yīng)，更低的工作電壓，更有利于按比例縮小。
[0004]除了器件結(jié)構(gòu)，半導(dǎo)體器件的等比例縮小，對半導(dǎo)體材料也提出了更高的要求。目前，主流FinFET多采用硅作為鰭片材料，也即器件溝道材料為硅，而硅的載流子遷移率并不能完全滿足高速IC的要求。高遷移率半導(dǎo)體材料，指的是載流子(電子和/或空穴)遷移率超過硅的半導(dǎo)體材料。常見的包括Ge，SiGe, GaAs, InAs等。其中，Ge的晶格常數(shù)與Si接近，可以實(shí)現(xiàn)與現(xiàn)有的硅襯底的集成。然而，如何利用現(xiàn)有的常規(guī)半導(dǎo)體工藝形成高遷移率半導(dǎo)體材料的鰭片以及具有高遷移率溝道材料的FinFET，是研究人員目前所面對的問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種與現(xiàn)有工藝兼容的方法，可以方便地在硅襯底上形成高遷移率半導(dǎo)體材料的鰭片，并在此基礎(chǔ)上形成具有高遷移率溝道材料的FinFET器件。具體采用了外延技術(shù)，在硅襯底上形成高遷移率半導(dǎo)體材料的鰭片。
[0006]根據(jù)本發(fā)明的一個方面，本發(fā)明提供一種半導(dǎo)體器件制造方法，用于制造FinFET器件，其中，包括如下步驟:
[0007]提供襯底；
[0008]在所述襯底上依次形成第一絕緣層和第二絕緣層；
[0009]在所述第二絕緣層上形成硬掩模層；
[0010]在所述硬掩模層上形成圖案化的光刻膠層；
[0011]以所述圖案化的光刻膠層為掩模，依次刻蝕所述硬掩模層、所述第二絕緣層和所述第一絕緣層，形成暴露出所述襯底表面的溝槽；
[0012]去除所述圖案化的光刻膠層和所述硬掩模層；
[0013]采用外延工藝，在所述溝槽中填充高遷移率半導(dǎo)體材料；
[0014]去除所述第二絕緣層，以使填充在所述溝槽中的所述高遷移率半導(dǎo)體材料成為FinFET的鰭片。
[0015]其中，所述襯底為單晶體硅襯底；所述第一絕緣層的材料為二氧化硅，其厚度為40-60nm ;所述第二絕緣層的材料為氮化硅，其厚度為30_50nm ;所述硬掩模層的材料包括α -S1、SiC，具有單層結(jié)構(gòu)或多層結(jié)構(gòu)；所述高遷移率半導(dǎo)體材料為Ge或SiGe。
[0016]其中，在所述溝槽中填充高遷移率半導(dǎo)體材料之后，進(jìn)行CMP、離子轟擊或者干法刻蝕工藝，去除多余的所述高遷移率半導(dǎo)體材料。
[0017]本發(fā)明的優(yōu)點(diǎn)在于:采用外延工藝，形成了用于FinFET鰭片的高遷移率半導(dǎo)體材料，其中，外延溝槽在第一絕緣層和第二絕緣層中形成，一方面利用第一絕緣層構(gòu)成了FinFET的隔離結(jié)構(gòu)，另一方面利用第二絕緣層精確限定了鰭片高度，并且，整個工藝與現(xiàn)有工藝完全兼容，由此獲得的高遷移率半導(dǎo)體材料鰭片可以被用于高速器件中。
【專利附圖】

【附圖說明】
[0018]圖1-7本發(fā)明的半導(dǎo)體器件制造方法流程及其結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0019]以下，通過附圖中示出的具體實(shí)施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
[0020]本發(fā)明提供一種半導(dǎo)體器件制造方法，使用外延方法形成FinFET的高遷移率半導(dǎo)體材料鰭片，其制造流程參見附圖1-7。
[0021]首先，參見附圖1，提供襯底I。本實(shí)施例中，襯底I有選為單晶體桂襯底，可選為S01.Ge.SiGe等襯底，具體材料的選擇可視所要制造的器件結(jié)構(gòu)和類型以及后續(xù)工藝而定。接著，在襯底I上依次形成第一絕緣層2和第二絕緣層3。其具體包括，首先在襯底I上全面性地形成第一絕緣層2，其材料優(yōu)選為二氧化硅，形成工藝包括但不限于CVD，第一絕緣層2的材料在隨后工藝中被形成為相鄰FinFET的隔離結(jié)構(gòu)，其厚度為40-60nm，優(yōu)選為50nm ;其次，在第一絕緣層2全面性地形成第二絕緣層3，其材料優(yōu)選為氮化硅，形成工藝包括但不限于CVD。第二絕緣層3的厚度決定了隨后形成的半導(dǎo)體鰭片的高度，其厚度30-50nm，優(yōu)選為40nm。
[0022]接著，參見附圖2，在第二絕緣層3上形成硬掩模層4。其中，硬掩模層4的材料包括α -S1、SiC中的至少一種，形成為單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0023]接著，參見附圖3，在硬掩模層4上形成圖案化的光刻膠層5。光刻膠層5的圖案對應(yīng)了隨后要形成的半導(dǎo)體鰭片的圖案。
[0024]接著，參見附圖4，以圖案化的光刻膠層5為掩模，依次刻蝕硬掩模層4、第二絕緣層3和第一絕緣層2，形成暴露出襯底I表面的溝槽6?？涛g工藝可以采用各向異性的干法刻蝕。[0025]接著，參見附圖5，去除圖案化的光刻膠層5和硬掩模層4，其中，去除工藝可以采用濕法腐蝕。接著，采用外延工藝，在溝槽6中填充高遷移率半導(dǎo)體材料7。高遷移率半導(dǎo)體材料指的是載流子(電子和/或空穴)遷移率超過硅的半導(dǎo)體材料。本實(shí)施例中采用的高遷移率半導(dǎo)體材料7優(yōu)選為Ge，SiGe0舉例而言，Si中電子遷移率為1600cm2/Vs，空穴遷移率為430cm2/Vs，而Ge中電子遷移率為3900cm2/Vs，空穴遷移率為1900cm2/Vs，均大幅超過Si中載流子遷移率，有利于制造高速器件。另外，可選地，為了使高遷移率半導(dǎo)體材料7完全填充溝槽6，通過過量的外延工藝，使部分高遷移率半導(dǎo)體材料7超出了溝槽6之外。參見附圖6，采用CMP、離子轟擊或者干法刻蝕工藝進(jìn)行平坦化處理，去除超出溝槽6之外的多余的高遷移率半導(dǎo)體材料7，以獲得平坦表面。平坦化處理的終點(diǎn)為第二絕緣層3的上表面。
[0026]接著，參見附圖7，去除第二絕緣層3，以使填充在溝槽6中的高遷移率半導(dǎo)體材料7成為FinFET的鰭片。去除第二絕緣層3之后，高遷移率半導(dǎo)體材料7的部分側(cè)面暴露出，成為半導(dǎo)體鰭片，也即FinFET的溝道材料為高遷移率半導(dǎo)體材料7，而第一絕緣層2成為半導(dǎo)體鰭片之間的隔離結(jié)構(gòu)，如STI。這樣，在隨后的工藝中，可以在高遷移率半導(dǎo)體材料7所形成的半導(dǎo)體鰭片上制造FinFET，其工藝與常規(guī)FinFET制造工藝相同，此處不再贅述。
[0027]至此，已經(jīng)詳細(xì)介紹了本發(fā)明的制造方法。在本發(fā)明的方法中，采用外延工藝，形成了用于FinFET鰭片的高遷移率半導(dǎo)體材料，其中，外延溝槽在第一絕緣層和第二絕緣層中形成，一方面利用第一絕緣層構(gòu)成了 FinFET的隔離結(jié)構(gòu)，另一方面利用第二絕緣層精確限定了鰭片高度，并且，整個工藝與現(xiàn)有工藝完全兼容，由此獲得的高遷移率半導(dǎo)體材料鰭片可以被用于高速器件中。
[0028]以上參照本發(fā)明的實(shí)施例對本發(fā)明予以了說明。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體器件制造方法，用于制造FinFET器件，其中，包括如下步驟: 提供襯底； 在所述襯底上依次形成第一絕緣層和第二絕緣層； 在所述第二絕緣層上形成硬掩模層； 在所述硬掩模層上形成圖案化的光刻膠層； 以所述圖案化的光刻膠層為掩模，依次刻蝕所述硬掩模層、所述第二絕緣層和所述第一絕緣層，形成暴露出所述襯底表面的溝槽； 去除所述圖案化的光刻膠層和所述硬掩模層； 采用外延工藝，在所述溝槽中填充高遷移率半導(dǎo)體材料； 去除所述第二絕緣層，以使填充在所述溝槽中的所述高遷移率半導(dǎo)體材料成為FinFET的鰭片。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述襯底為單晶體硅襯底。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一絕緣層的材料為二氧化硅，其厚度為 40_60nm。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二絕緣層的材料為氮化硅，其厚度為 30_50nm。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述硬掩模層的材料包括a_S1、SiC，具有單層結(jié)構(gòu)或多層結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述高遷移率半導(dǎo)體材料為Ge或SiGe。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述溝槽中填充高遷移率半導(dǎo)體材料之后，進(jìn)行CMP、離子轟擊或者干法刻蝕工藝，去除多余的所述高遷移率半導(dǎo)體材料。
【文檔編號】H01L21/336GK104037085SQ201310073320
【公開日】2014年9月10日 申請日期:2013年3月7日 優(yōu)先權(quán)日:2013年3月7日
【發(fā)明者】王桂磊, 朱慧瓏 申請人:中國科學(xué)院微電子研究所